JPH06138185A - 故障検出回路 - Google Patents
故障検出回路Info
- Publication number
- JPH06138185A JPH06138185A JP4288032A JP28803292A JPH06138185A JP H06138185 A JPH06138185 A JP H06138185A JP 4288032 A JP4288032 A JP 4288032A JP 28803292 A JP28803292 A JP 28803292A JP H06138185 A JPH06138185 A JP H06138185A
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- JP
- Japan
- Prior art keywords
- output buffer
- output
- circuit
- tri
- terminal
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Abstract
(57)【要約】
【目的】トライステート出力バッファのコントロール信
号回路における縮退故障を追加の余分の外部端子を設け
ずに検出できるようにすること。 【構成】故障検出対称の第1トライステート出力バッフ
ァ1に対し、出力ワィアードした故障検出用の第2トラ
イステート出力バッファ2と、故障検出モード設定端子
3aを持った故障検出モード設定回路3と、第2トライ
ステート出力バッファ2への“1”“0”交番信号入力
用の入力端子4とを有し、入力端子6を持つ第1トライ
ステート出力バッファのコントロール信号回路が1レベ
ル固定のときと0レベル固定のときの故障状態を、共通
出力端子5に、入力端子7の信号のみ、または、入力端
子4の“1”“0”交番信号のみが現れることで検出す
る。
号回路における縮退故障を追加の余分の外部端子を設け
ずに検出できるようにすること。 【構成】故障検出対称の第1トライステート出力バッフ
ァ1に対し、出力ワィアードした故障検出用の第2トラ
イステート出力バッファ2と、故障検出モード設定端子
3aを持った故障検出モード設定回路3と、第2トライ
ステート出力バッファ2への“1”“0”交番信号入力
用の入力端子4とを有し、入力端子6を持つ第1トライ
ステート出力バッファのコントロール信号回路が1レベ
ル固定のときと0レベル固定のときの故障状態を、共通
出力端子5に、入力端子7の信号のみ、または、入力端
子4の“1”“0”交番信号のみが現れることで検出す
る。
Description
【0001】
【産業上の利用分野】本発明は集積回路の故障検出回
路、特にトライステート出力バッファのコントロール信
号回路における縮退故障の検出回路に関する。
路、特にトライステート出力バッファのコントロール信
号回路における縮退故障の検出回路に関する。
【0002】
【従来の技術】従来、トライステート出力バッファのコ
ントロール信号回路における縮退故障の検出には、図3
の回路図に示すように、トライステート出力バッファ1
のコントロール信号回路12から外部端子13を引き出
して、この外部端子13にテスタを接触させて直接故障
検出を行っていた。
ントロール信号回路における縮退故障の検出には、図3
の回路図に示すように、トライステート出力バッファ1
のコントロール信号回路12から外部端子13を引き出
して、この外部端子13にテスタを接触させて直接故障
検出を行っていた。
【0003】
【発明が解決しようとする課題】この従来の故障検出回
路では、コントロール信号回路から外部端子を引き出し
ているため、トライステート出力バッファの数と同数の
外部端子を余分に設けなければならないという欠点があ
った。
路では、コントロール信号回路から外部端子を引き出し
ているため、トライステート出力バッファの数と同数の
外部端子を余分に設けなければならないという欠点があ
った。
【0004】
【課題を解決するための手段】上記課題に対して本発明
では、検査対象の第1トライステート出力バッファに対
し、出力ワイアードした故障検出用の第2のトライステ
ート出力バッファと、この第2出力バッファに“1”
“0”交番信号を加えるための制御回路と、故障検出モ
ード設定回路とを設けて、前記第1出力バッファのコン
トロール信号回路が0レベルまたは1レベルに固定され
た縮退故障のときは、第1出力バッファと第2出力バッ
ファ共通の出力端子に、第1出力バッファの出力のみ、
または、第2出力バッファの出力のみが出力するように
して、前記第1出力バッファの信号回路における故障を
検出するのである。
では、検査対象の第1トライステート出力バッファに対
し、出力ワイアードした故障検出用の第2のトライステ
ート出力バッファと、この第2出力バッファに“1”
“0”交番信号を加えるための制御回路と、故障検出モ
ード設定回路とを設けて、前記第1出力バッファのコン
トロール信号回路が0レベルまたは1レベルに固定され
た縮退故障のときは、第1出力バッファと第2出力バッ
ファ共通の出力端子に、第1出力バッファの出力のみ、
または、第2出力バッファの出力のみが出力するように
して、前記第1出力バッファの信号回路における故障を
検出するのである。
【0005】
【実施例】つぎに図面を参照して本発明を説明する。図
1は本発明の一実施例の回路図である。図において、1
は検査対象の第1のトライステート出力バッファ(以下
単に第1出力バッファという)であり、入力端子7から
ドライブ信号が入力され、端子6からコントロール信号
が入力される。2は故障検出用の第2のトライステート
出力バッファ(以下単に第2出力バッファという)であ
り、その出力は第1出力バッファと出力ワィアードされ
ている。第2出力バッファ2は、制御回路4のORゲー
ト4bの出力でドライブされる。4aはORゲート4b
の一つの入力につながる入力端子であり、1レベルと0
レベルの交番信号(“1”“0”交番信号)が入力され
る。ORゲート4bの他の一つの入力は故障検出モード
設定回路3のORゲート3bの出力が接続されている。
このORゲート3bの出力はまた第2出力バッファ2の
コントロール信号線にも接続されており、さらに、OR
ゲート3bの一つの入力は入力端子3aに接続され、他
の一つの入力は、第1出力バッファ1のコントロール信
号入力端子6に接続されている。
1は本発明の一実施例の回路図である。図において、1
は検査対象の第1のトライステート出力バッファ(以下
単に第1出力バッファという)であり、入力端子7から
ドライブ信号が入力され、端子6からコントロール信号
が入力される。2は故障検出用の第2のトライステート
出力バッファ(以下単に第2出力バッファという)であ
り、その出力は第1出力バッファと出力ワィアードされ
ている。第2出力バッファ2は、制御回路4のORゲー
ト4bの出力でドライブされる。4aはORゲート4b
の一つの入力につながる入力端子であり、1レベルと0
レベルの交番信号(“1”“0”交番信号)が入力され
る。ORゲート4bの他の一つの入力は故障検出モード
設定回路3のORゲート3bの出力が接続されている。
このORゲート3bの出力はまた第2出力バッファ2の
コントロール信号線にも接続されており、さらに、OR
ゲート3bの一つの入力は入力端子3aに接続され、他
の一つの入力は、第1出力バッファ1のコントロール信
号入力端子6に接続されている。
【0006】つぎにこのような回路の動作について説明
する。入力端子3aを0レベルにすることにより故障検
出モードに設定する。端子4aには、第1出力バッファ
1のコントロール信号回路が正常動作時に端子6に表れ
ているコントロール信号の1レベルまたは0レベル期間
の最小幅よりも小さい幅の“1”“0”交番信号が印加
される。この状態にて、第1出力バッファ1のハイイン
ピーダンス期間の部分(端子6が0レベル状態)に端子
4の印加信号と同一の期待値を入れたテストパターンで
テストを行う。
する。入力端子3aを0レベルにすることにより故障検
出モードに設定する。端子4aには、第1出力バッファ
1のコントロール信号回路が正常動作時に端子6に表れ
ているコントロール信号の1レベルまたは0レベル期間
の最小幅よりも小さい幅の“1”“0”交番信号が印加
される。この状態にて、第1出力バッファ1のハイイン
ピーダンス期間の部分(端子6が0レベル状態)に端子
4の印加信号と同一の期待値を入れたテストパターンで
テストを行う。
【0007】このテストにおいて、コントロール信号が
印加される端子6が、縮退故障のために0レベルに固定
されているとすれば、第1出力バッファ1の出力はハイ
インピーダンス状態にあり、第2出力バッファ2のコン
トロール信号は1レベルであって、出力端子5には、
“1”“0”交番信号でドライブされた第2出力バッフ
ァ2のみが現われる。かくして、第1出力バッファ1の
コントロール信号回路は0レベルに固定された故障状態
にあることが判明する。
印加される端子6が、縮退故障のために0レベルに固定
されているとすれば、第1出力バッファ1の出力はハイ
インピーダンス状態にあり、第2出力バッファ2のコン
トロール信号は1レベルであって、出力端子5には、
“1”“0”交番信号でドライブされた第2出力バッフ
ァ2のみが現われる。かくして、第1出力バッファ1の
コントロール信号回路は0レベルに固定された故障状態
にあることが判明する。
【0008】また、第1出力バッファ1のコントロール
信号端子6が1レベルに固定されているとすれば、第1
出力バッファ1の出力としてはテストパターンのドライ
ブ信号が現われ、他方第2出力バッファ2のコントロー
ル信号回路は0レベルであるから第2出力バッファ2は
ハイインピーダンス状態になっており、出力端子5には
端子7の信号のみが出力し、第1出力バッファ1のコン
トロール信号回路が1レベル固定の故障状態にあること
が判明する。
信号端子6が1レベルに固定されているとすれば、第1
出力バッファ1の出力としてはテストパターンのドライ
ブ信号が現われ、他方第2出力バッファ2のコントロー
ル信号回路は0レベルであるから第2出力バッファ2は
ハイインピーダンス状態になっており、出力端子5には
端子7の信号のみが出力し、第1出力バッファ1のコン
トロール信号回路が1レベル固定の故障状態にあること
が判明する。
【0009】もし、端子6のコントロール信号回路が正
常であれば、その1レベルの期間は端子7のドライブ信
号による第1出力バッファ1の出力が連続して出力端子
5に現われ、もって故障無しが確認できる。
常であれば、その1レベルの期間は端子7のドライブ信
号による第1出力バッファ1の出力が連続して出力端子
5に現われ、もって故障無しが確認できる。
【0010】図2は本発明の一応用例の回路図である。
図において、本例では図1の第2出力バッファ2の代わ
りに、プルアップ抵抗R付きのNchオープンドレイン
MOSトランジスタTrとインバータAとを含む出力バ
ッファ8を設けている。
図において、本例では図1の第2出力バッファ2の代わ
りに、プルアップ抵抗R付きのNchオープンドレイン
MOSトランジスタTrとインバータAとを含む出力バ
ッファ8を設けている。
【0011】
【発明の効果】以上説明したように本発明では、検査対
称の第1のトライステート出力バッファに対して、出力
ワィアードされた故障検出用の第2のトライステート出
力バッファを設けて、この第1と第2の出力バッファの
共通出力端子の出力信号から検査対称の第1出力バッフ
ァのコントロール信号における故障を判定するので、検
査用の特別の外部引き出し端子を設けずにコントロール
信号回路における縮退故障が検査できるという効果が得
られる。
称の第1のトライステート出力バッファに対して、出力
ワィアードされた故障検出用の第2のトライステート出
力バッファを設けて、この第1と第2の出力バッファの
共通出力端子の出力信号から検査対称の第1出力バッフ
ァのコントロール信号における故障を判定するので、検
査用の特別の外部引き出し端子を設けずにコントロール
信号回路における縮退故障が検査できるという効果が得
られる。
【図1】本発明の一実施例の回路図である。
【図2】本発明の一応用例の回路図である。
【図3】従来のトライステート出力バッファのコントロ
ール信号回路における縮退故障検出を説明するための回
路図である。
ール信号回路における縮退故障検出を説明するための回
路図である。
1 第1トライステート出力バッファ 2 第2トライステート出力バッファ 3 故障検出モード設定回路 3a 故障検出モード設定端子 4 制御回路 4a “1”“0”交番信号入力端子 5 出力端子 6 コントロール信号入力端子 7 ドライブ信号入力端子
Claims (1)
- 【請求項1】 検査対象の第1のトライステート出力バ
ッファに対し、この第1のトライステート出力バッファ
と出力ワィアードされた故障検出用の第2のトライステ
ート出力バッファと、この第2のトライステート出力バ
ッファを試験モードに設定する試験モード設定回路と、
前記第2トライステート出力バッファに“1”“0”交
番信号を加えるための制御回路とを有し、前記第1およ
び第2トライステート出力バッファの共通出力端子の出
力信号から前記第1トライステート出力バッファのコン
トロール信号回路における縮退故障を検出することを特
徴とする故障検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28803292A JP3175344B2 (ja) | 1992-10-27 | 1992-10-27 | 故障検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28803292A JP3175344B2 (ja) | 1992-10-27 | 1992-10-27 | 故障検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06138185A true JPH06138185A (ja) | 1994-05-20 |
JP3175344B2 JP3175344B2 (ja) | 2001-06-11 |
Family
ID=17724945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28803292A Expired - Fee Related JP3175344B2 (ja) | 1992-10-27 | 1992-10-27 | 故障検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3175344B2 (ja) |
-
1992
- 1992-10-27 JP JP28803292A patent/JP3175344B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3175344B2 (ja) | 2001-06-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010306 |
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LAPS | Cancellation because of no payment of annual fees |