JPH06137833A - パタ−ン検査方法 - Google Patents

Abstract

(57)【要約】 【目的】センサデ−タの分解能の選択が可能なパタ−ン
検査方法を提供することにある。 【構成】被検査パタ−ンに測定光を走査し、測定光をラ
インセンサ５の複数の画素に順次入力してセンサデ−タ
を得たのち、このセンサデ−タを被検査パタ−ンの参照
デ−タと比較して被検査パタ−ンを検査するパタ−ン検
査方法において、隣接した画素の出力を加算し、加算さ
れた画素数に応じて拡大された周期で画素の出力を取出
し、複数画素の出力を一画素分のセンサデ−タとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、フォトマスク
等のパタ−ンを設計デ−タと比較検査するパタ−ン検査
方法に関する。

【０００２】

【従来の技術】一般に、半導体ウエハ等へパタ−ンを形
成するために、主として縮小投影露光法が採用される。
この縮小投影露光法においては、最終ステップの数倍の
大きさのパタ−ンを持つフォトマスク（以下、マスクと
称する）が用いられ、電子線描画装置が、このマスクに
形成されたパタ−ンを縮小投影しながらウエハに描画す
る。マスクの品質は、ＬＳＩの素子構成に影響を及ぼ
す。このため、高品質なマスクを安定供給するために
は、検査による品質保証が重要である。マスクパタ−ン
の形状・欠陥を検査する装置には、例えば図５に示すよ
うに設計デ−タ比較方式を採用したものがある。

【０００３】すなわち、このパタ−ン検査装置１におい
ては、マスク２がＸＹテ−ブル３に載置されており、マ
スク２には検査光４が走査される。この検査光４はマス
ク２を通過したのち、所定の光学倍率でラインセンサ５
に集光される。

【０００４】ラインセンサ５は一列に並べられた多数の
フォトダイオ−ドを備えており、ラインセンサ５の向き
は検査光４の走査方向に一致している。そして、マスク
２に走査された検査光が、ラインセンサ５の各フォトダ
イオ−ドに順次入射する。

【０００５】各フォトダイオ−ドの出力は、アンプ６を
経たのちＡ／Ｄ変換回路７により順次デジタル値に変換
されてセンサデ−タとなる。このセンサデ−タは、複数
の微小画素により構成されたライン像であり、各画素は
マスク２の所定の微小エリアの像を濃淡レベルで表して
いる。

【０００６】ここで、図５においては、マスク２を通過
した光のみが示されている。また、図中の矢印Ａは検査
光４の走査方向を示しており、この検査光４の走査方向
はＸＹテ−ブル３のＸ軸方向に一致している。

【０００７】マスク２は、ＸＹテ−ブル３によって、Ｙ
軸方向へ一定間隔でピッチ移動させられる。検査光４は
Ｘ方向へ走査されているので、検査光４は所定のＸＹ平
面の全域を照射する。この結果、所定の平面の全域につ
いてのセンサデ−タが得られる。ここで、図中の矢印Ｂ
はマスク２の移動方向を示している。

【０００８】ＸＹテ−ブル３の位置がレ−ザ干渉計８に
よって検出されており、レ−ザ干渉計８から参照デ−タ
発生回路９へマスク２の位置デ−タが送られている。Ｘ
Ｙテ−ブル３の位置を知ることにより、センサデ−タの
取込み位置が判る。

【０００９】参照デ−タ発生回路９には設計デ−タが送
られる。設計デ−タは磁気ディスク１０等の記憶媒体に
蓄積されており、ホストＣＰＵ１１がマスク２の設計デ
−タを磁気ディスク１０から読み出して参照デ−タ発生
回路９へ送る。

【００１０】参照デ−タ発生回路９は、設計デ−タと位
置デ−タとを基にして参照デ−タを発生させる。参照デ
−タの基は二値（パタ−ン有／無）のデ−タである。つ
まり、二値デ−タが、結像光学系の特性とラインセンサ
の応答特性とに応じたぼけ関数（インパルス応答）によ
り濃淡画像に変換されて、参照デ−タが作成される。

【００１１】参照デ−タとセンサデ−タとは、比較回路
１２に送られる。比較回路１２においては、比較アルゴ
リズムにより、参照デ−タとセンサデ−タとから形状の
異なる部分が抽出される。そして、抽出結果がしきい値
を越えた場合、欠陥の存在が判定され、判定結果がホス
トＣＰＵ１１へ出力される。

【００１２】

【発明が解決しようとする課題】ところで、上述のよう
な従来のパタ−ン検査技術においては、センサデ−タの
分解能をｒ、検査光４をラインセンサ５に集光する光学
倍率をｍ、そして、ラインセンサ５の各出力画素の寸法
をαとすると、分解能ｒは以下のように表される。 ｒ＝α／ｍ そして、検査光４が１ラインスキャンされる毎にライン
センサ５とマスク２とがＹ軸方向に距離αずつ相対移動
し、分解能ｒの画像デ−タが得られる。

【００１３】つまり、従来は、センサデ−タの分解能
ｒ、光学倍率ｍ、及び、出力画素の寸法αとの間には不
変な関係があり、分解能ｒはこの関係によって制約され
ていた。そして、分解能を、光学倍率や出力画素の寸法
によって決定されることなく、必要に応じて選択するこ
とはできなかった。本発明の目的とするところは、セン
サデ−タの分解能の選択が可能なパタ−ン検査方法を提
供することにある。

【００１４】

【課題を解決するための手段および作用】上記目的を達
成するために本発明は、被検査パタ−ンに測定光を走査
し、測定光をラインセンサの複数の画素に順次入力して
センサデ−タを得たのち、このセンサデ−タを被検査パ
タ−ンの参照デ−タと比較して被検査パタ−ンを検査す
るパタ−ン検査方法において、隣接した画素の出力を加
算し、加算された画素数に応じて拡大された周期で画素
の出力を取出し、複数画素の出力を一画素分のセンサデ
−タとするパタ−ン検査方法である。こうすることによ
って本発明は、センサデ−タの分解能を選択できるよう
にしたことにある。

【００１５】

【実施例】以下、本発明の各実施例を図１〜図４に基づ
いて説明する。なお、従来の技術の項で説明したものと
重複する部分については同一番号を付し、その説明は省
略する。

【００１６】図１は、本発明の第１実施例の検査方法に
用いられるセンサ出力処理部２１を示している。このセ
ンサ出力処理部２１はアナログ信号を処理するもので、
センサ出力処理部２１には、アンプ２２、第１のサンプ
ルホ−ルド回路２３、加算回路２４、遅延回路２５、第
２のサンプルホ−ルド回路２６、及び、二倍周期化回路
２７が備えられている。

【００１７】これらのうち、アンプ２２はラインセンサ
４の出力を増幅し、第１のサンプルホ−ルド回路２３へ
送る。第１のサンプルホ−ルド回路２３には、サンプル
ホ−ルドパルスが順次入力されており、このサンプルホ
−ルドパルス応じた周期でラインセンサ４の出力をサン
プルホ−ルドするようになっている。

【００１８】第１のサンプルホ−ルド回路２３の後段に
は加算回路２４が配置されており、この加算回路２４は
二入力を加算して出力する。さらに、加算回路２４の一
方の入力端子の前段には遅延回路２５が配置されてお
り、この遅延回路２５には、第１のサンプルホ−ルド回
路２３の場合と同一のサンプルホ−ルドパルスが送られ
ている。そして、この遅延回路２５は、第１のサンプル
ホ−ルド回路２３の出力を、所定の時間遅延させて加算
回路２４へ出力するようになっている。

【００１９】加算回路２４の出力は第２のサンプルホ−
ルド回路２６へ送られる。また、第２のサンプルホ−ル
ド回路２６には二倍周期化回路２７が接続されている。
この二倍周期化回路２７は、第１のサンプルホ−ルド回
路２３に供給されるサンプルホ−ルドパルスっを入力し
てその二倍周期のサンプルホ−ルドパルスを第２のサン
プルホ−ルドパルス回路へ供給するようになっている。
つぎに、上述のセンサ出力処理部２１の作用を説明す
る。

【００２０】まず、ラインセンサ５に備えられた各フォ
トダイオ−ドの出力が、アンプ２２を経て、第１のサン
プルホ−ルド回路２３へ順次送られる。さらに、第１の
サンプルホ−ルド回路２３において、図２（ａ）に示す
ように、ラインセンサ５の出力信号２８が、サンプルホ
−ルドパルスに応じた間隔でピ−クホ−ルドされる。

【００２１】ここで、本実施例においては、サンプルホ
−ルドパルスの周期Δｔは、検査光４が個々のフォトダ
イオ−ドに入力される周期に一致している。また、本実
施例では説明を簡略化するために、センサ出力信号２８
の波形が正規分布曲線として表示されており、さらに、
各スキャンラインの画素数（フォトダイオ−ドの個数）
は、個々のホ−ルド点の図示が可能になるよう実際より
も少なく設定されている。

【００２２】第１のサンプルホ−ルド回路によってホ−
ルドされた信号は遅延回路２５によって遅延される。遅
延時間は、一つのフォトダイオ−ドに検査光４が入射す
る時間、即ち一画素分の出力が得られる時間に設定され
ている。このため、一画素分遅延された信号は、その時
点にラインセンサ５から出力された信号とともに加算回
路２４に入力され、ラインセンサ５の出力信号と加算さ
れる。

【００２３】つまり、加算回路２４は、その時点のホ−
ルド値と、一画素分前のホ−ルド値とを加算する。図２
（ｂ）には一つのスキャンラインの加算結果が示されて
いる。

【００２４】加算回路２４の出力は第２のサンプルホ−
ルド回路２６に送られる。第２のサンプルホ−ルド回路
２６には、二倍周期化回路２７によって二倍周期化され
たサンプルホ−ルドパルスが供給されており、加算回路
２４の出力は、図２（ｃ）に示すように、第１のサンプ
ルホ−ルド回路２３の場合に対して二倍の周期（２・Δ
ｔ）でサンプルホ−ルドされる。そして、第２のサンプ
ルホ−ルド回路２６の出力はセンサデ−タとして、後段
の比較回路（図示しない）へ送られる。

【００２５】すなわち、上述のようなパタ−ン検査方法
においては、ラインセンサ５の出力が所定の周期でサン
プルホ−ルドされ、各ホ−ルド値が、一画素分遅延され
たホ−ルド値と加算される。さらに、加算結果が二倍の
周期でサンプルホ−ルドされ、各ホ−ルド値がセンサデ
−タとして利用される。

【００２６】つまり、隣接した二つの画素のデ−タが平
均化され、二つの画素が一つのセンサデ−タを得るため
に利用される。そして、出力画素の寸法を二倍として分
解能を計算でき、センサデ−タの分解能ｒが二倍にな
る。したがって、分解能ｒを変更することが可能にな
る。

【００２７】そして、本実施例のセンサ出力処理部２１
と従来の信号処理手段とを切り換えれば、分解能ｒを、
光学倍率ｍや画素の寸法によって予め決定されることな
く、必要に応じて選択することができる。そして、分解
能ｒを必要に応じて細かく設定したり、粗く設定したり
することができる。

【００２８】パタ−ンの形状・欠陥に要求されるセンサ
デ−タの分解能ｒは、作製されるメモリの容量に応じて
異なる。このため、分解能ｒを選択できれば、容量の異
なるメモリの作製に同一の検査装置を利用することが可
能になる。

【００２９】また、本実施例の検査方法においては、加
算回路２４の出力が二倍周期でホ−ルドされるので、セ
ンサデ−タの数は、従来に比べて１／２になる。さら
に、分解能は大きくなるが、二画素のデ−タが平均化さ
れているので、単純にセンサデ−タの数を１／２にした
場合に比べて検査精度を高く保つことができる。なお、
２で割られたセンサデ−タが必要な場合には、アンプ２
２のゲインを調整する。

【００３０】また、本実施例ではラインセンサ５の出力
が第１のサンプルホ−ルド回路２３によって順次ホ−ル
ドされているが、例えば、ラインセンサ５の各フォトダ
イオ−ド毎にアンプ２２および第１のサンプルホ−ルド
回路２３を設け、サンプルホ−ルドパルスによってタイ
ミングを調整しながら各フォトダイ−ドの出力をホ−ル
ドすることも可能である。

【００３１】つぎに、本発明の第２実施例の検査方法を
図３に基づいて説明する。なお、従来の技術の項で説明
したものと重複するものについては同一番号を付し、そ
の説明は省略する。

【００３２】図３は、本発明の第２実施例の検査方法に
用いられるセンサ出力処理部３１を示している。このセ
ンサ出力処理部３１はデジタル信号を処理するもので、
このセンサ出力処理部３１には、アンプ３２、Ａ／Ｄ変
換回路３３、加算回路３４、第１のラッチ回路３５、第
２のラッチ回路３６、及び、フリップフロップ回路３７
が備えられている。

【００３３】ラインセンサ５から出力されたアナログ信
号は、アンプ３２を経たのち、Ａ／Ｄ変換回路３３によ
って例えば二進８ビット信号等のデジタル信号に変換さ
れる。Ａ／Ｄ変換された信号は第１のラッチ回路３５に
よって一画素分ラッチされたのち、加算回路３４に入力
される。第１のラッチ回路３５にはデ−タラッチクロッ
クパルスが供給されている。加算回路３４にはその時点
のセンサ出力信号と、一画素分遅延された信号が入力さ
れており、両信号は加算されたのちに第２のラッチ回路
３６へ送られる。

【００３４】ここで、図４（ａ）はデ−タラッチクロッ
クパルス、（ｂ）はＡ／Ｄ変換回路３３の出力、（ｃ）
は第１のラッチ回路３５によって一画素分遅延された信
号、及び、（ｄ）は加算回路３４の出力をそれぞれ示し
ている。

【００３５】第２のラッチ回路３６には、フリップフロ
ップ回路３７によって二倍周期化されたデ−タラッチク
ロックパルスが供給されており、加算回路３４の出力は
第２のラッチ回路３６によって、第１のラッチ回路３５
の場合に対して二倍の周期でラッチされる。そして、第
２のラッチ回路３６の出力はセンサデ−タとして、後段
の比較回路（図示しない）へ送られる。ここで、図４
（ｅ）は第２のラッチ回路３６の出力を示しており、
（ｆ）は二倍周期化されたデ−タラッチクロックパルス
を示している。

【００３６】このようなセンサ信号処理部３１を用いれ
ば、デジタル信号処理によって二つの画素デ−タを平均
化することができる。そして、分解能ｒを変更すること
ができる。２で割られたセンサデ−タが必要な場合に
は、加算回路３４の出力を１ビットシフトさせてから第
２のラッチ回路３６へ送る。

【００３７】なお、本発明は前述の各実施例に限定され
ず、センサデ−タと、設計デ−タに基づいた参照パタ−
ンとを比較する検査方法、或いは、センサデ−タと、そ
れに対応するパタ−ン上のセンサデ−タとを比較する検
査方法であれば、種々の検査方法に適用することが可能
である。

【００３８】

【発明の効果】以上説明したように本発明は、被検査パ
タ−ンに測定光を走査し、測定光をラインセンサの複数
の画素に順次入力してセンサデ−タを得たのち、このセ
ンサデ−タを被検査パタ−ンの参照デ−タと比較して被
検査パタ−ンを検査するパタ−ン検査方法において、隣
接した画素の出力を加算し、加算された画素数に応じて
拡大された周期で画素の出力を取出し、複数画素の出力
を一画素分のセンサデ−タとする。したがって本発明
は、センサデ−タの分解能を選択できるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例の検査方法に用いられるセ
ンサ出力処理部を示すブロック図。

【図２】（ａ）は第１のサンプルホ−ルド回路の出力波
形を示す図、（ｂ）は加算回路の出力波形を示す図、
（ｃ）は第２のサンプルホ−ルド回路の出力波形を示す
図。

【図３】本発明の第２実施例の検査方法に用いられるセ
ンサ出力処理部を示すブロック図。

【図４】（ａ）はデ−タラッチクロックパルスを示す
図、（ｂ）はＡ／Ｄ変換回路の出力波形を示す図、
（ｃ）は第１のラッチ回路の出力波形を示す図、（ｄ）
は加算回路の出力波形を示す図、（ｅ）は第２のラッチ
回路の出力波形を示す図、（ｆ）は二倍周期化されたデ
−タラッチクロックパルスを示す図。

【図５】一般のパタ−ン検査装置を示す構成図。

【符号の説明】

４…測定光、５…ラインセンサ、２３…第１のサンプル
ホ−ルド回路、２４…加算回路、２５…遅延回路、２６
…第２のサンプルホ−ルド回路、２７…二倍周期化回
路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 被検査パタ−ンに測定光を走査し、上記
   測定光をラインセンサの複数の画素に順次入力してセン
   サデ−タを得たのち、このセンサデ−タを上記被検査パ
   タ−ンの参照デ−タと比較して上記被検査パタ−ンを検
   査するパタ−ン検査方法において、隣接した上記画素の
   出力を加算し、加算された画素数に応じて拡大された周
   期で上記画素の出力を取出し、複数画素の出力を一画素
   分のセンサデ−タとすることを特徴とするパタ−ン検査
   方法。