KR100518559B1 - 센스 앰프 회로 및 이를 구비한 비트 비교 회로. - Google Patents
센스 앰프 회로 및 이를 구비한 비트 비교 회로. Download PDFInfo
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Abstract
Description
Claims (21)
- 선택 신호 및 반전 선택 신호에 응답하여 제 1 신호와 제 1 반전 신호를 구비하는 제 1 신호 쌍과 제 2 신호와 제 2 반전 신호를 구비하는 제 2 신호 쌍 중 하나를 선택하는 선택부 ;상기 선택된 제 1 신호 쌍 또는 제 2 신호 쌍 중 하나의 전압 레벨을 센싱하는 센싱부 ;클럭 신호에 응답하여 제 1 및 제 2 노드를 프리차지 시키고, 상기 센싱부의 센싱 결과에 응답하여 상기 제 1 및 제 2 노드의 전압 레벨을 제어하는 래치부 ;상기 제 1 및 제 2 노드의 레벨을 반전시켜 대응되는 제 1 및 제 2 출력 신호를 발생하는 출력부 ; 및상기 클럭 신호에 응답하여 상기 선택부의 동작을 제어하는 스위치부를 구비하고,상기 선택부는,제 1 센스 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 선택 신호가 연결되며 제 2단이 제 3노드에 연결되는 제 1 선택 트랜지스터 ; 및제 2 센스 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 반전 선택 신호가 연결되며 제 2단이 상기 제 3노드에 연결되는 제 2 선택 트랜지스터를 구비하는 것을 특징으로 하는 센스 앰프 회로.
- 제 1항에 있어서, 상기 래치부는,전원 전압에 제 1단이 연결되고 상기 제 1 노드에 제 2단이 연결되며 게이트에 상기 클럭 신호가 연결되는 제 1 프리차지 트랜지스터 ;상기 전원 전압에 제 1단이 연결되고 상기 제 2 노드에 제 2단이 연결되며 게이트에 상기 클럭 신호가 연결되는 제 2 프리차지 트랜지스터 ;상기 전원 전압에 제 1단이 연결되고 상기 제 1 노드에 제 2단이 연결되며 게이트에 상기 제 2 노드가 연결되는 제 1 래치 트랜지스터 ;상기 전원 전압에 제 1단이 연결되고 상기 제 2 노드에 제 2단이 연결되며 게이트에 상기 제 1 노드가 연결되는 제 2 래치 트랜지스터 ;상기 제 1 노드에 제 1단들이 공통으로 연결되고 각각의 게이트에 제 2 노드가 각각 연결되는 제 3 및 제 4 래치 트랜지스터들 ; 및상기 제 2 노드에 제 1단들이 공통으로 연결되고 각각의 게이트에 제 1 노드가 각각 연결되는 제 5 및 제 6 래치 트랜지스터들을 구비하는 것을 특징으로 하는 센스 앰프 회로.
- 제 2 항에 있어서, 상기 래치부는,상기 제 1 노드에 제 1단이 연결되고 상기 스위치부에 제 2단이 연결되며 게이트에 상기 제 2 노드가 연결되는 제 1 전류 패스 트랜지스터 ; 및상기 제 2 노드에 제 1단이 연결되고 상기 스위치부에 제 2단이 연결되며 게이트에 상기 제 1 노드가 연결되는 제 2 전류 패스 트랜지스터를 더 구비하는 것을 특징으로 하는 센스 앰프 회로.
- 제 2항에 있어서, 상기 센싱부는,상기 제 3 래치 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 제 1 신호가 연결되는 상기 제 1 센스 트랜지스터 ;상기 제 6 래치 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 제 1 반전 신호가 연결되며 제 2단이 상기 제 1 센스 트랜지스터의 제 2단에 연결되는 제 1 반전 센스 트랜지스터 ;상기 제 4 래치 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 제 2 신호가 연결되는 상기 제 2 센스 트랜지스터 ; 및상기 제 5 래치 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 제 1 반전 신호가 연결되며 제 2단이 상기 제 2 센스 트랜지스터의 제 2단에 연결되는 제 2 반전 센스 트랜지스터를 구비하는 것을 특징으로 하는 센스 앰프 회로.
- 삭제
- 제 4항에 있어서, 상기 선택부는,상기 제 1 반전 센스 트랜지스터의 제 2단에 제 1단이 연결되고 상기 선택 신호가 게이트에 연결되며 제 2단이 제 3노드에 연결되는 제 1 반전 선택 트랜지스터 ; 및상기 제 2 반전 센스 트랜지스터의 제 2단에 제 1단이 연결되고 상기 반전 선택 신호가 게이트에 연결되며 제 2단이 제 3노드에 연결되는 제 2 반전 선택 트랜지스터를 더 구비하는 것을 특징으로 하는 센스 앰프 회로.
- 제 6항에 있어서, 상기 스위치부는,상기 제 3 노드에 제 1단이 연결되며 상기 클럭 신호가 게이트에 연결되고 접지 전압에 제 2단이 연결되는 스위치 트랜지스터인 것을 특징으로 하는 센스 앰프 회로.
- 제 7항에 있어서, 상기 제 1 및 제 2 프리차지 트랜지스터, 제 1 및 제 2 래치 트랜지스터는 피모스 트랜지스터이고,상기 제 3 내지 제 6 래치 트랜지스터들, 상기 제 1 및 제 2 센스 트랜지스터, 상기 제 1 및 제 2 반전 센스 트랜지스터, 상기 제 1 및 제 2 선택 트랜지스터, 상기 제 1 및 제 2 반전 선택 트랜지스터, 상기 스위치 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 센스 앰프 회로.
- 클럭 신호의 제 1 레벨, 선택 신호 및 반전 선택 신호에 응답하여 제 1 신호와 제 1 반전 신호를 구비하는 제 1 신호 쌍과 제 2 신호와 제 2 반전 신호를 구비하는 제 2 신호 쌍 중 하나를 선택하는 선택부 ;상기 선택된 제 1 신호 쌍 또는 제 2 신호 쌍 중 하나의 전압 레벨을 센싱하는 센싱부 ;상기 클럭 신호의 제 2 레벨에 응답하여 제 1 및 제 2 노드를 프리차지 시키고, 상기 센싱부의 센싱 결과에 응답하여 상기 제 1 및 제 2 노드의 전압 레벨을 제어하는 래치부 ; 및상기 제 1 및 제 2 노드의 레벨을 반전시켜 대응되는 제 1 및 제 2 출력 신호를 발생하는 출력부를 구비하고,상기 선택부는,제 1 센스 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 클럭 신호가 연결되는 제 1 스위치 트랜지스터 ;제 2 센스 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 클럭 신호가 연결되는 제 2 스위치 트랜지스터 ;상기 제 1 스위치 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 선택 신호가 연결되며 제 2단이 접지 전압에 연결되는 제 1 선택 트랜지스터 ; 및상기 제 2 스위치 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 반전 선택 신호가 연결되며 제 2단이 상기 접지 전압에 연결되는 제 2 선택 트랜지스터를 구비하는 것을 특징으로 하는 센스 앰프 회로.
- 제 9항에 있어서, 상기 래치부는,전원 전압에 제 1단이 연결되고 상기 제 1 노드에 제 2단이 연결되며 게이트에 상기 클럭 신호가 연결되는 제 1 프리차지 트랜지스터 ;상기 전원 전압에 제 1단이 연결되고 상기 제 2 노드에 제 2단이 연결되며 게이트에 상기 클럭 신호가 연결되는 제 2 프리차지 트랜지스터 ;상기 전원 전압에 제 1단이 연결되고 상기 제 1 노드에 제 2단이 연결되며 게이트에 상기 제 2 노드가 연결되는 제 1 래치 트랜지스터 ;상기 전원 전압에 제 1단이 연결되고 상기 제 2 노드에 제 2단이 연결되며 게이트에 상기 제 1 노드가 연결되는 제 2 래치 트랜지스터 ;상기 제 1 노드에 제 1단들이 공통으로 연결되고 각각의 게이트에 제 2 노드가 각각 연결되는 제 3 및 제 4 래치 트랜지스터들 ; 및상기 제 2 노드에 제 1단들이 공통으로 연결되고 각각의 게이트에 제 1 노드가 각각 연결되는 제 5 및 제 6 래치 트랜지스터들을 구비하는 것을 특징으로 하는 센스 앰프 회로.
- 제 10항에 있어서, 상기 센싱부는,상기 제 3 래치 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 제 1 신호가 연결되는 상기 제 1 센스 트랜지스터 ;상기 제 6 래치 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 제 1 반전 신호가 연결되며 제 2단이 상기 제 1 센스 트랜지스터의 제 2단에 연결되는 제 1 반전 센스 트랜지스터 ;상기 제 4 래치 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 제 2 신호가 연결되는 상기 제 2 센스 트랜지스터 ; 및상기 제 5 래치 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 제 1 반전 신호가 연결되며 제 2단이 상기 제 2 센스 트랜지스터의 제 2 단에 연결되는 제 2 반전 센스 트랜지스터를 구비하는 것을 특징으로 하는 센스 앰프 회로.
- 삭제
- 제 11항에 있어서, 상기 선택부는,상기 제 1 반전 센스 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 클럭 신호가 연결되며 제 2단이 상기 제 1 스위치 트랜지스터의 제 2단에 연결되는 제 1 반전 스위치 트랜지스터 ; 및상기 제 2 반전 센스 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 클럭 신호가 연결되며 제 2 단이 상기 제 2 스위치 트랜지스터의 제 2단에 연결되는 제 2 반전 스위치 트랜지스터 를 더 구비하는 것을 특징으로 하는 센스 앰프 회로.
- 제 13항에 있어서, 상기 선택부는,상기 제 1 반전 스위치 트랜지스터의 제 2단에 제 1단이 연결되고 상기 선택 신호가 게이트에 연결되며 제 2단이 상기 접지 전압에 연결되는 제 1 반전 선택 트랜지스터 ; 및상기 제 2 반전 스위치 트랜지스터의 제 2단에 제 1단이 연결되고 상기 반전 선택 신호가 게이트에 연결되며 제 2단이 상기 접지 전압에 연결되는 제 2 반전 선택 트랜지스터를 더 구비하는 것을 특징으로 하는 센스 앰프 회로.
- 제 14항에 있어서, 상기 제 1 및 제 2 프리차지 트랜지스터, 제 1 및 제 2 래치 트랜지스터는 피모스 트랜지스터이고,상기 제 3 내지 제 6 래치 트랜지스터들, 상기 제 1 및 제 2 센스 트랜지스터, 상기 제 1 및 제 2 반전 센스 트랜지스터, 상기 제 1 및 제 2 선택 트랜지스터, 상기 제 1 및 제 2 반전 선택 트랜지스터, 상기 제 1 내지 제 4 스위치 트랜지스터들은 엔모스 트랜지스터인 것을 특징으로 하는 센스 앰프 회로.
- 제어 신호에 응답하여 데이터 라인 쌍으로부터 데이터 및 상기 데이터와 반대되는 레벨을 가지는 반전 데이터를 수신하여 저장하고 선택 신호 및 반전 선택 신호를 발생하는 램 셀부 ;클럭 신호의 제 1 레벨, 상기 선택 신호 및 상기 반전 선택 신호에 응답하여 제 1 신호와 제 1 반전 신호를 구비하는 제 1 신호 쌍과 제 2 신호와 제 2 반전 신호를 구비하는 제 2 신호 쌍 중 하나를 선택하는 선택부 ;상기 선택된 제 1 신호 쌍 또는 제 2 신호 쌍 중 하나의 전압 레벨을 센싱하는 센싱부 ;상기 클럭 신호의 제 2 레벨에 응답하여 제 1 및 제 2 노드를 프리차지 시키고, 상기 센싱부의 센싱 결과에 응답하여 상기 제 1 및 제 2 노드의 전압 레벨을 제어하는 래치부 ; 및상기 제 1 및 제 2 노드의 레벨을 반전시켜 대응되는 제 1 및 제 2 출력 신호를 발생하고, 상기 제 2 출력 신호의 레벨을 이용하여 상기 데이터 및 반전 데이터와 상기 제 1 신호 및 상기 제 1 반전 신호가 일치하는 지를 판단하는 출력부를 구비하는 것을 특징으로 하는 비트 비교 회로.
- 제 16항에 있어서, 상기 램 셀부는,인버터의 출력이 다른쪽 인버터의 입력으로 연결되는 제 1 및 제 2 인버터를 구비하는 데이터 유지부 ;상기 제어 신호에 응답하여 상기 데이터 라인 쌍 중 하나로부터 상기 데이터를 상기 제 1 인버터의 입력단으로 전송하는 제 1 제어 트랜지스터 ; 및상기 제어 신호에 응답하여 상기 데이터 라인 쌍 중 다른 하나로부터 상기 반전 데이터를 상기 제 2 인버터의 입력단으로 전송하는 제 2 제어 트랜지스터를 구비하고,상기 데이터 라인 쌍은 비트 라인 쌍 인 것을 특징으로 하는 비트 비교 회로.
- 제 16항에 있어서, 상기 데이터는 상기 선택 신호와 동일한 신호이고, 상기 반전 데이터는 상기 반전 선택 신호와 동일한 신호이며,상기 제 1 신호와 상기 제 2 반전 신호는 동일한 신호이고, 상기 제 2 신호와 상기 제 1 반전 신호는 동일한 신호이며,상기 제 1 신호와 상기 제 1 반전 신호는 서로 반대되는 레벨을 가지며 상기 비트 비교 회로로 입력되는 어드레스 데이터인 것을 특징으로 하는 비트 비교 회로.
- 제 16항에 있어서, 상기 센싱부는,상기 클럭 신호 및 상기 선택 신호가 제 1 레벨인 경우, 상기 제 1 신호가 게이트로 인가되는 제 1 센스 트랜지스터 및 상기 제 1 반전 신호가 게이트로 인가되는 제 1 반전 센스 트랜지스터가 턴 온 되며, 상기 제 1 센스 트랜지스터 및 상기 제 1 반전 센스 트랜지스터의 소스가 공통으로 연결되고,상기 클럭 신호 및 상기 반전 선택 신호가 제 1 레벨인 경우, 제 2 신호가 게이트로 인가되는 제 2 센스 트랜지스터 및 제 2 반전 신호가 게이트로 인가되는 제 2 반전 센스 트랜지스터가 턴 온 되며, 상기 제 2 센스 트랜지스터 및 상기 제 2 반전 센스 트랜지스터의 소스가 공통으로 연결되는 것을 특징으로 하는 비트 비교 회로.
- 제 19항에 있어서, 상기 선택부는,상기 제 1 센스 트랜지스터와 상기 제 1 반전 센스 트랜지스터의 소스에 공통으로 제 1단이 연결되고 게이트에 상기 클럭 신호가 연결되는 제 1 스위치 트랜지스터 ;상기 제 2 센스 트랜지스터와 상기 제 2 반전 센스 트랜지스터의 소스에 공통으로 제 1단이 연결되고 게이트에 상기 클럭 신호가 연결되는 제 2 스위치 트랜지스터 ;상기 제 1 스위치 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 선택 신호가 연결되며 접지 전압에 제 2단이 연결되는 제 1 선택 트랜지스터 ; 및상기 제 2 스위치 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 반전 선택 신호가 연결되며 상기 접지 전압에 제 2단이 연결되는 제 2 선택 트랜지스터를 구비하는 것을 특징으로 하는 비트 비교 회로.
- 제 19항에 있어서, 상기 선택부는,상기 제 1 센스 트랜지스터와 상기 제 1 반전 센스 트랜지스터의 소스에 공통으로 제 1단이 연결되고 게이트에 상기 선택 신호가 연결되는 제 1 선택 트랜지스터 ;상기 제 2 센스 트랜지스터와 상기 제 2 반전 센스 트랜지스터의 소스에 공통으로 제 1단이 연결되고 게이트에 상기 반전 선택 신호가 연결되는 제 2 선택 트랜지스터 ;상기 제 1 선택 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 클럭 신호가 연결되며 접지 전압에 제 2단이 연결되는 제 1 스위치 트랜지스터 ; 및상기 제 2 선택 트랜지스터의 제 2단에 제 1단이 연결되고 게이트에 상기 클럭 신호가 연결되며 상기 접지 전압에 제 2단이 연결되는 제 2 스위치 트랜지스터를 구비하는 것을 특징으로 하는 비트 비교 회로.
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