JPH06120516A - 不揮発性記憶装置およびその製造方法 - Google Patents
不揮発性記憶装置およびその製造方法Info
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- JPH06120516A JPH06120516A JP4289476A JP28947692A JPH06120516A JP H06120516 A JPH06120516 A JP H06120516A JP 4289476 A JP4289476 A JP 4289476A JP 28947692 A JP28947692 A JP 28947692A JP H06120516 A JPH06120516 A JP H06120516A
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- gate insulating
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Abstract
(57)【要約】
【目的】 本発明は、ゲート電圧を高くすることなく、
ホットエレクトロンの発生率とともにフローティングゲ
ートへのホットエレクトロンの注入確率を高めて、デー
タの書き込み特性の向上を図る。 【構成】 フローティングゲート14の下方におけるソ
ース領域17側またはドレイン領域18側の少なくとも
いずれか一方の半導体基板11の上層に設けた溝12の
内部に、第1のゲート絶縁膜13を介してフローティン
グゲート14の一部分を埋め込み、かつ溝12の周囲の
半導体基板11にソース領域17またはドレイン領域1
8とほぼ同等の不純物濃度を有する不純物導入領域19
を設けたものである。また溝12を不揮発性記憶装置1
0に形成される空乏層20にかかる状態に設けたもので
ある。
ホットエレクトロンの発生率とともにフローティングゲ
ートへのホットエレクトロンの注入確率を高めて、デー
タの書き込み特性の向上を図る。 【構成】 フローティングゲート14の下方におけるソ
ース領域17側またはドレイン領域18側の少なくとも
いずれか一方の半導体基板11の上層に設けた溝12の
内部に、第1のゲート絶縁膜13を介してフローティン
グゲート14の一部分を埋め込み、かつ溝12の周囲の
半導体基板11にソース領域17またはドレイン領域1
8とほぼ同等の不純物濃度を有する不純物導入領域19
を設けたものである。また溝12を不揮発性記憶装置1
0に形成される空乏層20にかかる状態に設けたもので
ある。
Description
【0001】
【産業上の利用分野】本発明は、不揮発性記憶装置およ
びその製造方法に関するものである。
びその製造方法に関するものである。
【0002】
【従来の技術】従来の不揮発性記憶装置の一例を図6の
概略構成断面図により説明する。図に示すように、不揮
発性記憶装置60では、半導体基板61の上面に形成し
た第1のゲート絶縁膜62を介してフローティングゲー
ト63が形成されている。このフローティングゲート6
3の上面には、第2のゲート絶縁膜64を介してコント
ロールゲート65が形成されている。またフローティン
グゲート63の両側の半導体基板61の上層には、ソー
ス領域66とドレイン領域67とが形成されている。
概略構成断面図により説明する。図に示すように、不揮
発性記憶装置60では、半導体基板61の上面に形成し
た第1のゲート絶縁膜62を介してフローティングゲー
ト63が形成されている。このフローティングゲート6
3の上面には、第2のゲート絶縁膜64を介してコント
ロールゲート65が形成されている。またフローティン
グゲート63の両側の半導体基板61の上層には、ソー
ス領域66とドレイン領域67とが形成されている。
【0003】上記構成の不揮発性記憶装置60にデータ
を書き込むには、ドレイン領域67の近傍で発生したホ
ットエレクトロンをフローティングゲート63に注入す
る。データの書き込み特性を高めるには、ドレイン領域
67に高電圧を印加することによりチャネル方向電界を
高くして、ホットエレクトロンの発生率を高める。また
フローティングゲート63は、電子が進むチャネル方向
に平行して設けられているので、発生したホットエレク
トロンがフローティングゲート63に注入される確率を
高めるには、コントロールゲート65に高電圧を印加し
てゲート−ドレイン領域間の電圧を高め、ホットエレク
トロンをフローティングゲート63側へ電気的に引き寄
せる必要がある。
を書き込むには、ドレイン領域67の近傍で発生したホ
ットエレクトロンをフローティングゲート63に注入す
る。データの書き込み特性を高めるには、ドレイン領域
67に高電圧を印加することによりチャネル方向電界を
高くして、ホットエレクトロンの発生率を高める。また
フローティングゲート63は、電子が進むチャネル方向
に平行して設けられているので、発生したホットエレク
トロンがフローティングゲート63に注入される確率を
高めるには、コントロールゲート65に高電圧を印加し
てゲート−ドレイン領域間の電圧を高め、ホットエレク
トロンをフローティングゲート63側へ電気的に引き寄
せる必要がある。
【0004】
【発明が解決しようとする課題】しかしながら、上記構
造の不揮発性記憶装置では、ホットエレクトロンの発生
率を高めようとして、ドレイン電圧を高くすると、ゲー
ト−ドレイン領域間の電圧が低下し、ホットエレクトロ
ンの注入確率が低くなる。また、ゲート電圧を高くする
と、チャネル方向電界が低くなってホットエレクトロン
の発生率が低下する。このように、ホットエレクトロン
の発生率とホットエレクトロンの注入確率とは相反する
関係にあるので、ホットエレクトロンの発生率とホット
エレクトロンの注入確率とを、ともに高めることは困難
である。
造の不揮発性記憶装置では、ホットエレクトロンの発生
率を高めようとして、ドレイン電圧を高くすると、ゲー
ト−ドレイン領域間の電圧が低下し、ホットエレクトロ
ンの注入確率が低くなる。また、ゲート電圧を高くする
と、チャネル方向電界が低くなってホットエレクトロン
の発生率が低下する。このように、ホットエレクトロン
の発生率とホットエレクトロンの注入確率とは相反する
関係にあるので、ホットエレクトロンの発生率とホット
エレクトロンの注入確率とを、ともに高めることは困難
である。
【0005】本発明は、データの書き込み特性に優れた
不揮発性記憶装置およびその製造方法を提供することを
目的とする。
不揮発性記憶装置およびその製造方法を提供することを
目的とする。
【0006】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた不揮発性記憶およびその製造方法
である。すなわち、不揮発性記憶装置としては、フロー
ティングゲートの下方におけるソース領域側またはドレ
イン領域側の少なくともいずれか一方の半導体基板の上
層に設けた溝の内部に、ゲート絶縁膜を介してフローテ
ィングゲートの一部分を埋め込み、かつ溝の周囲の半導
体基板にソース領域またはドレイン領域とほぼ同等の不
純物濃度を有する不純物導入領域を設けたものである。
あるいは、溝を不揮発性記憶装置に形成される空乏層に
かかる状態に設けたものである。
成するためになされた不揮発性記憶およびその製造方法
である。すなわち、不揮発性記憶装置としては、フロー
ティングゲートの下方におけるソース領域側またはドレ
イン領域側の少なくともいずれか一方の半導体基板の上
層に設けた溝の内部に、ゲート絶縁膜を介してフローテ
ィングゲートの一部分を埋め込み、かつ溝の周囲の半導
体基板にソース領域またはドレイン領域とほぼ同等の不
純物濃度を有する不純物導入領域を設けたものである。
あるいは、溝を不揮発性記憶装置に形成される空乏層に
かかる状態に設けたものである。
【0007】不揮発性記憶装置の第1の製造方法として
は、第1の工程で、半導体基板の上層に溝を形成し、第
2の工程で、溝の周囲の半導体基板に不純物導入領域を
形成する。次いで第3の工程で、溝の内壁と半導体基板
の上面とに第1のゲート絶縁膜を形成し、次いで溝の内
部と第1のゲート絶縁膜上とにフローティングゲートを
形成し、さらにその上に第2のゲート絶縁膜とコントロ
ールゲートとを形成した後、第4の工程でコントロール
ゲートの両側の半導体基板の上層に不純物を導入してソ
ース領域とドレイン領域とを形成する。
は、第1の工程で、半導体基板の上層に溝を形成し、第
2の工程で、溝の周囲の半導体基板に不純物導入領域を
形成する。次いで第3の工程で、溝の内壁と半導体基板
の上面とに第1のゲート絶縁膜を形成し、次いで溝の内
部と第1のゲート絶縁膜上とにフローティングゲートを
形成し、さらにその上に第2のゲート絶縁膜とコントロ
ールゲートとを形成した後、第4の工程でコントロール
ゲートの両側の半導体基板の上層に不純物を導入してソ
ース領域とドレイン領域とを形成する。
【0008】また不揮発性記憶装置の第2の製造方法と
しては、上記第1の工程を行った後、第2の工程で、溝
の内壁と半導体基板の上面とに第1のゲート絶縁膜を形
成し、次いで溝の内部と第1のゲート絶縁膜上とにフロ
ーティングゲートを形成し、さらにその上に第2のゲー
ト絶縁膜とコントロールゲートとを形成する。次いで第
3の工程で、コントロールゲートの両側の半導体基板の
上層に不純物を導入してソース領域とドレイン領域とを
形成した後、第4の工程で、溝の周囲の半導体基板にソ
ース領域またはドレイン領域とほぼ同等の不純物濃度の
不純物導入領域を形成する。
しては、上記第1の工程を行った後、第2の工程で、溝
の内壁と半導体基板の上面とに第1のゲート絶縁膜を形
成し、次いで溝の内部と第1のゲート絶縁膜上とにフロ
ーティングゲートを形成し、さらにその上に第2のゲー
ト絶縁膜とコントロールゲートとを形成する。次いで第
3の工程で、コントロールゲートの両側の半導体基板の
上層に不純物を導入してソース領域とドレイン領域とを
形成した後、第4の工程で、溝の周囲の半導体基板にソ
ース領域またはドレイン領域とほぼ同等の不純物濃度の
不純物導入領域を形成する。
【0009】あるいは不揮発性記憶装置の第3の製造方
法としては、上記第1の工程を行った後、第2の工程
で、溝の一方側の半導体基板上に不純物導入用のマスク
を形成する。続いて第3の工程で、マスクを用いて、溝
の周囲とともに半導体基板の上層に不純物を導入するこ
とによって、ソース領域とドレイン領域とを形成した
後、第4の工程で、ソース領域とドレイン領域との間の
半導体基板の上面と溝の内壁とに第1のゲート絶縁膜を
形成し、次いで当該溝の内部と第1のゲート絶縁膜上と
にフローティングゲートを形成し、続いてその上に第2
のゲート絶縁膜を形成した後、さらにコントロールゲー
トを形成する。
法としては、上記第1の工程を行った後、第2の工程
で、溝の一方側の半導体基板上に不純物導入用のマスク
を形成する。続いて第3の工程で、マスクを用いて、溝
の周囲とともに半導体基板の上層に不純物を導入するこ
とによって、ソース領域とドレイン領域とを形成した
後、第4の工程で、ソース領域とドレイン領域との間の
半導体基板の上面と溝の内壁とに第1のゲート絶縁膜を
形成し、次いで当該溝の内部と第1のゲート絶縁膜上と
にフローティングゲートを形成し、続いてその上に第2
のゲート絶縁膜を形成した後、さらにコントロールゲー
トを形成する。
【0010】
【作用】上記構成の不揮発性記憶装置では、フローティ
ングゲートの下方におけるソース領域側またはドレイン
領域側の少なくともいずれか一方の半導体基板の上層に
溝を設け、その内部にフローティングゲートの一部分を
埋め込んで、溝の周囲の半導体基板に不純物導入領域を
設けたので、発生したホットエレクトロンは、コントロ
ールゲートの電圧を高めなくても、フローティングゲー
トに確率よく注入される。また埋め込んだフローティン
グゲートを空乏層にかかる状態に設けることにより、ホ
ットエレクトロンの注入確率はさらに高められる。
ングゲートの下方におけるソース領域側またはドレイン
領域側の少なくともいずれか一方の半導体基板の上層に
溝を設け、その内部にフローティングゲートの一部分を
埋め込んで、溝の周囲の半導体基板に不純物導入領域を
設けたので、発生したホットエレクトロンは、コントロ
ールゲートの電圧を高めなくても、フローティングゲー
トに確率よく注入される。また埋め込んだフローティン
グゲートを空乏層にかかる状態に設けることにより、ホ
ットエレクトロンの注入確率はさらに高められる。
【0011】上記第1,第2の製造方法では、不純物導
入領域がコントロールゲート,フローティングゲート等
によって規定されるので、ソース領域とドレイン領域と
が自己整合的に形成される。また上記第3の製造方法で
は、不純物導入のためのマスク形成工程は必要である
が、1度の不純物導入工程でソース領域,ドレイン領域
および不純物導入領域が形成される。
入領域がコントロールゲート,フローティングゲート等
によって規定されるので、ソース領域とドレイン領域と
が自己整合的に形成される。また上記第3の製造方法で
は、不純物導入のためのマスク形成工程は必要である
が、1度の不純物導入工程でソース領域,ドレイン領域
および不純物導入領域が形成される。
【0012】
【実施例】本発明の実施例を図1の概略構成断面図によ
り説明する。図に示すように、P型シリコンよりなる半
導体基板11の上層には、溝12が形成されている。こ
の溝12の内壁と上記半導体基板11の上面とには、第
1のゲート絶縁膜13が形成されている。さらに溝12
の内部と上記第1のゲート絶縁膜13上とには、フロー
ティングゲート14が形成されている。このフローティ
ングゲート14の上面には、第2のゲート絶縁膜15と
コントロールゲート16とが形成されている。
り説明する。図に示すように、P型シリコンよりなる半
導体基板11の上層には、溝12が形成されている。こ
の溝12の内壁と上記半導体基板11の上面とには、第
1のゲート絶縁膜13が形成されている。さらに溝12
の内部と上記第1のゲート絶縁膜13上とには、フロー
ティングゲート14が形成されている。このフローティ
ングゲート14の上面には、第2のゲート絶縁膜15と
コントロールゲート16とが形成されている。
【0013】また上記コントロールゲート16の両側の
半導体基板11の上層にはソース領域17とドレイン領
域18とが形成されている。さらに上記溝12の周囲の
半導体基板11には、上記ドレイン領域18に接続する
不純物導入領域19が形成されている。この不純物導入
領域19は、ドレイン領域18と同等の不純物濃度に形
成されている。したがって、不純物ドレイン領域19は
ドレイン領域として作用する。上記の如くに、不揮発性
記憶ソース10は構成されている。
半導体基板11の上層にはソース領域17とドレイン領
域18とが形成されている。さらに上記溝12の周囲の
半導体基板11には、上記ドレイン領域18に接続する
不純物導入領域19が形成されている。この不純物導入
領域19は、ドレイン領域18と同等の不純物濃度に形
成されている。したがって、不純物ドレイン領域19は
ドレイン領域として作用する。上記の如くに、不揮発性
記憶ソース10は構成されている。
【0014】上記実施例では、ドレイン領域18側に溝
12を形成して、その溝12の内部にフローティングゲ
ート14の一部分を埋め込んだが、例えば上記同様にし
て、ソース領域17側に溝(図示せず)を形成して、そ
の溝の内部にフローティングゲート14の一部分を埋め
込むことも可能である。
12を形成して、その溝12の内部にフローティングゲ
ート14の一部分を埋め込んだが、例えば上記同様にし
て、ソース領域17側に溝(図示せず)を形成して、そ
の溝の内部にフローティングゲート14の一部分を埋め
込むことも可能である。
【0015】上記不揮発性記憶装置10では、フローテ
ィングゲート14の一部分を溝12の内部に埋め込んだ
ので、発生したホットエレクトロンはコントロールゲー
ト16の電圧を高めなくても、フローティングゲート1
4に確率よく注入される。また溝12に埋め込んだフロ
ーティングゲート14の部分を空乏層20にかかる状態
に設けることにより、ホットエレクトロンの注入確率は
さらに高められる。さらにコントロールゲート16に高
電圧をかける必要がないので、電源51を高電圧電源に
する必要はない。
ィングゲート14の一部分を溝12の内部に埋め込んだ
ので、発生したホットエレクトロンはコントロールゲー
ト16の電圧を高めなくても、フローティングゲート1
4に確率よく注入される。また溝12に埋め込んだフロ
ーティングゲート14の部分を空乏層20にかかる状態
に設けることにより、ホットエレクトロンの注入確率は
さらに高められる。さらにコントロールゲート16に高
電圧をかける必要がないので、電源51を高電圧電源に
する必要はない。
【0016】また図2に示すように、ドレイン領域18
側とソース領域17側との両方における半導体基板11
に溝12,21を形成し、第1のゲート絶縁膜13を介
してフローティングゲート14の一部分を上記溝12,
21に埋め込むことも可能である。上記構造では、溝2
1の周囲の半導体基板11に、ソース領域17とほぼ同
等の不純物濃度を有し、かつソース領域17に接続する
不純物導入領域22が形成されている。また溝12の周
囲の半導体基板11に、ドレイン領域18とほぼ同等の
不純物濃度を有し、かつドレイン領域18に接続する不
純物導入領域19が形成されている。また上記フローテ
ィングゲート14の上面には第2のゲート絶縁膜15と
コントロールゲート16とが形成されている。
側とソース領域17側との両方における半導体基板11
に溝12,21を形成し、第1のゲート絶縁膜13を介
してフローティングゲート14の一部分を上記溝12,
21に埋め込むことも可能である。上記構造では、溝2
1の周囲の半導体基板11に、ソース領域17とほぼ同
等の不純物濃度を有し、かつソース領域17に接続する
不純物導入領域22が形成されている。また溝12の周
囲の半導体基板11に、ドレイン領域18とほぼ同等の
不純物濃度を有し、かつドレイン領域18に接続する不
純物導入領域19が形成されている。また上記フローテ
ィングゲート14の上面には第2のゲート絶縁膜15と
コントロールゲート16とが形成されている。
【0017】次に本発明の製造方法として、代表して上
記図1で説明した実施例の第1の製造方法を、図3の製
造工程図により説明する。図3の(1)に示すように第
1の工程では、通常のホトリソグラフィー技術によっ
て、P型シリコンよりなる半導体基板11の上面にレジ
ストよりなるエッチングマスク31を形成する。次いで
通常のエッチングによって、半導体基板11の上層に溝
12を形成する。溝12は例えば幅0.5μmで深さが
0.8μmに形成される。
記図1で説明した実施例の第1の製造方法を、図3の製
造工程図により説明する。図3の(1)に示すように第
1の工程では、通常のホトリソグラフィー技術によっ
て、P型シリコンよりなる半導体基板11の上面にレジ
ストよりなるエッチングマスク31を形成する。次いで
通常のエッチングによって、半導体基板11の上層に溝
12を形成する。溝12は例えば幅0.5μmで深さが
0.8μmに形成される。
【0018】次いで図3の(2)に示す第2の工程を行
う。この工程では、上記工程で形成したエッチングマス
ク(31)をイオン注入マスク32とした通常のイオン
注入法によって、溝12の周囲の半導体基板11に不純
物を導入することにより、不純物導入領域19を形成す
る。このイオン注入法では、不純物として例えばヒ素
(As+ )を用いる。またイオン注入条件としては、ド
ーズ量を例えば5×1015/cm2 、打ち込みエネルギ
ーを例えば50keVに設定する。通常イオン注入を行
う際には、半導体基板11の表面にイオン注入緩衝用の
酸化膜(図示せず)を形成し、イオン注入終了後にイオ
ン注入マスク32を例えば通常のアッシャー処理によっ
て除去してから、例えばエッチングによって上記酸化膜
を除去する。
う。この工程では、上記工程で形成したエッチングマス
ク(31)をイオン注入マスク32とした通常のイオン
注入法によって、溝12の周囲の半導体基板11に不純
物を導入することにより、不純物導入領域19を形成す
る。このイオン注入法では、不純物として例えばヒ素
(As+ )を用いる。またイオン注入条件としては、ド
ーズ量を例えば5×1015/cm2 、打ち込みエネルギ
ーを例えば50keVに設定する。通常イオン注入を行
う際には、半導体基板11の表面にイオン注入緩衝用の
酸化膜(図示せず)を形成し、イオン注入終了後にイオ
ン注入マスク32を例えば通常のアッシャー処理によっ
て除去してから、例えばエッチングによって上記酸化膜
を除去する。
【0019】続いて図3の(3)に示す第3の工程を行
う。この工程では、通常の化学的気相成長法によって、
溝12の内壁と半導体基板11の上面とに第1ゲート絶
縁膜になる例えば第1の酸化シリコン膜33を成膜す
る。この第1の酸化シリコン33は、膜厚が例えば10
nmに形成される。次いで通常の化学的気相成長法によ
って、溝12の内部と第1の酸化シリコン膜33上とに
フローティングゲート形成膜34を成膜する。フローテ
ィングゲート形成膜34は、膜厚が例えば100nmに
形成される。
う。この工程では、通常の化学的気相成長法によって、
溝12の内壁と半導体基板11の上面とに第1ゲート絶
縁膜になる例えば第1の酸化シリコン膜33を成膜す
る。この第1の酸化シリコン33は、膜厚が例えば10
nmに形成される。次いで通常の化学的気相成長法によ
って、溝12の内部と第1の酸化シリコン膜33上とに
フローティングゲート形成膜34を成膜する。フローテ
ィングゲート形成膜34は、膜厚が例えば100nmに
形成される。
【0020】続いて通常の化学的気相成長法によって、
フローティングゲート形成膜34上に第2のゲート絶縁
膜になる例えば第2の酸化シリコン膜35を成膜する。
この第2の酸化シリコン膜35は、膜厚が例えば15n
mに形成される。次いで通常の化学的気相成長法によっ
て、さらに第2の酸化シリコン膜35上にコントロール
ゲート形成膜36を成膜する。このコントロールゲート
形成膜36は、膜厚が例えば100nmに形成される。
フローティングゲート形成膜34上に第2のゲート絶縁
膜になる例えば第2の酸化シリコン膜35を成膜する。
この第2の酸化シリコン膜35は、膜厚が例えば15n
mに形成される。次いで通常の化学的気相成長法によっ
て、さらに第2の酸化シリコン膜35上にコントロール
ゲート形成膜36を成膜する。このコントロールゲート
形成膜36は、膜厚が例えば100nmに形成される。
【0021】その後ホトリソグラフィー技術とエッチン
グとによって、2点鎖線で示す部分を除去して、コント
ロールゲート形成膜(36)でコントロールゲート16
を形成し,第2の酸化シリコン膜(35)で第2のゲー
ト絶縁膜15を形成する。さらにフローティングゲート
形成膜(34)でフローティングゲート14を形成し、
第1の酸化シリコン膜(33)で第1のゲート絶縁膜1
3を形成する。
グとによって、2点鎖線で示す部分を除去して、コント
ロールゲート形成膜(36)でコントロールゲート16
を形成し,第2の酸化シリコン膜(35)で第2のゲー
ト絶縁膜15を形成する。さらにフローティングゲート
形成膜(34)でフローティングゲート14を形成し、
第1の酸化シリコン膜(33)で第1のゲート絶縁膜1
3を形成する。
【0022】続いて図3の(4)に示す第4の工程を行
う。この工程では、コントロールゲート16等をイオン
注入マスクにした通常のイオン注入法によって、コント
ロールゲート16の両側の半導体基板11の上層に、不
純物を導入してソース領域17とドレイン領域18とを
形成する。上記ドレイン領域18は、上記不純物導入領
域19に接続する状態にされる。上記イオン注入条件と
しては、例えば不純物にヒ素(As+ )を用い、ドーズ
量を例えば5×1015/cm2 、埋め込みエネルギーを
例えば50keVに設定する。上記の如くして、不揮発
性記憶装置10は形成される。
う。この工程では、コントロールゲート16等をイオン
注入マスクにした通常のイオン注入法によって、コント
ロールゲート16の両側の半導体基板11の上層に、不
純物を導入してソース領域17とドレイン領域18とを
形成する。上記ドレイン領域18は、上記不純物導入領
域19に接続する状態にされる。上記イオン注入条件と
しては、例えば不純物にヒ素(As+ )を用い、ドーズ
量を例えば5×1015/cm2 、埋め込みエネルギーを
例えば50keVに設定する。上記の如くして、不揮発
性記憶装置10は形成される。
【0023】上記第1の製造方法では、溝12の周囲に
イオン注入する際に、溝12を形成した際に用いたエッ
チングマスク31をイオン注入マスク32として用い、
また第4の工程で、コントロールゲート16,フローテ
ィングゲート14等をイオン注入マスクにしたので、イ
オン注入のためのホトリソグラフィー工程を行う必要が
ない。また、ソース領域17とドレイン領域18とがコ
ントロールゲート16,フローティングゲート14等に
よって規定されるので、自己整合的に形成される。
イオン注入する際に、溝12を形成した際に用いたエッ
チングマスク31をイオン注入マスク32として用い、
また第4の工程で、コントロールゲート16,フローテ
ィングゲート14等をイオン注入マスクにしたので、イ
オン注入のためのホトリソグラフィー工程を行う必要が
ない。また、ソース領域17とドレイン領域18とがコ
ントロールゲート16,フローティングゲート14等に
よって規定されるので、自己整合的に形成される。
【0024】次に上記実施例の第2の製造方法を図4の
製造工程図により説明する。図4の(1)に示すよう
に、上記図3の(1)で説明したと同様の方法によっ
て、半導体基板11の上層に溝12を形成する。
製造工程図により説明する。図4の(1)に示すよう
に、上記図3の(1)で説明したと同様の方法によっ
て、半導体基板11の上層に溝12を形成する。
【0025】次いで図4の(2)に示す第2の工程を行
う。この工程では、上記図3の(3)で説明したと同様
の方法によって、溝12の内壁と半導体基板11の上面
とに第1ゲート絶縁膜13とフローティングゲート14
と第2ゲート絶縁膜15とコントロールゲート16とを
形成する。このとき、半導体基板11の表面に、第1の
ゲート絶縁膜13を残して置くことも可能である。
う。この工程では、上記図3の(3)で説明したと同様
の方法によって、溝12の内壁と半導体基板11の上面
とに第1ゲート絶縁膜13とフローティングゲート14
と第2ゲート絶縁膜15とコントロールゲート16とを
形成する。このとき、半導体基板11の表面に、第1の
ゲート絶縁膜13を残して置くことも可能である。
【0026】続いて図4の(3)に示す第3の工程を行
う。この工程では、上記図3の(4)で説明したと同様
の方法によって、コントロールゲート16の両側の半導
体基板11の上層に不純物を導入して、ソース領域17
とドレイン領域18とを形成する。
う。この工程では、上記図3の(4)で説明したと同様
の方法によって、コントロールゲート16の両側の半導
体基板11の上層に不純物を導入して、ソース領域17
とドレイン領域18とを形成する。
【0027】その後図4の(4)に示す第4の工程を行
う。この工程では、斜めイオン注入法によって、溝12
の周囲の半導体基板11に上記ソース領域17またはド
レイン領域18とほぼ同等の不純物濃度よりなる不純物
導入領域19を形成する。このときのイオン注入条件と
しては、例えば不純物にヒ素(As+ )を用い、ドーズ
量を例えば5×1015/cm2 、埋め込みエネルギーを
例えば70keVに設定する。上記の如くして、不揮発
性記憶装置10は形成される。
う。この工程では、斜めイオン注入法によって、溝12
の周囲の半導体基板11に上記ソース領域17またはド
レイン領域18とほぼ同等の不純物濃度よりなる不純物
導入領域19を形成する。このときのイオン注入条件と
しては、例えば不純物にヒ素(As+ )を用い、ドーズ
量を例えば5×1015/cm2 、埋め込みエネルギーを
例えば70keVに設定する。上記の如くして、不揮発
性記憶装置10は形成される。
【0028】上記第2の製造方法では、イオン注入のた
めのホトリソグラフィー工程が不要になる。またソース
領域17とドレイン領域18とがコントロールゲート1
6,フローティングゲート14等によって規定されるの
で、自己整合的に形成される。
めのホトリソグラフィー工程が不要になる。またソース
領域17とドレイン領域18とがコントロールゲート1
6,フローティングゲート14等によって規定されるの
で、自己整合的に形成される。
【0029】次に上記実施例の第3の製造方法を図5の
製造工程図により説明する。図5の(1)に示すよう
に、上記図3の(1)で説明したと同様の方法によっ
て、半導体基板11の上層に溝12を形成する。
製造工程図により説明する。図5の(1)に示すよう
に、上記図3の(1)で説明したと同様の方法によっ
て、半導体基板11の上層に溝12を形成する。
【0030】次いで図5の(2)に示す第2の工程を行
う。この工程では、通常のホトリソグラフィー技術によ
って、上記溝12の一方側の半導体基板11上に不純物
導入用のマスク41を例えばレジストによって形成す
る。
う。この工程では、通常のホトリソグラフィー技術によ
って、上記溝12の一方側の半導体基板11上に不純物
導入用のマスク41を例えばレジストによって形成す
る。
【0031】続いて図5の(3)に示す第3の工程を行
う。この工程では、上記マスク41を用いたイオン注入
法によって、溝12の周囲の半導体基板11とともにマ
スク41の一方側の半導体基板11の上層に不純物を導
入して、溝12の周囲に不純物導入領域19を形成する
ともに不純物導入領域19に接続するドレイン領域18
とを形成する。また同時に、マスク41の他方側の半導
体基板11の上層に不純物を導入して、ソース領域17
を形成する。通常イオン注入を行う際には、マスク41
を形成する前に半導体基板11の表面にイオン注入緩衝
用の酸化膜(図示せず)を形成し、イオン注入終了後
に、マスク41を除去し、さらに上記酸化膜を除去す
る。
う。この工程では、上記マスク41を用いたイオン注入
法によって、溝12の周囲の半導体基板11とともにマ
スク41の一方側の半導体基板11の上層に不純物を導
入して、溝12の周囲に不純物導入領域19を形成する
ともに不純物導入領域19に接続するドレイン領域18
とを形成する。また同時に、マスク41の他方側の半導
体基板11の上層に不純物を導入して、ソース領域17
を形成する。通常イオン注入を行う際には、マスク41
を形成する前に半導体基板11の表面にイオン注入緩衝
用の酸化膜(図示せず)を形成し、イオン注入終了後
に、マスク41を除去し、さらに上記酸化膜を除去す
る。
【0032】その後図5の(4)に示す第4の工程を行
う。この工程では、上記図3の(3)で説明したと同様
の方法によって、溝12の内壁と半導体基板11の上面
とに第1ゲート絶縁膜13を形成する。その後溝12の
内部と第1ゲート絶縁膜13上とにフローティングゲー
ト14を形成し、さらに第2ゲート絶縁膜15,コント
ロールゲート16を形成する。上記の如くして、不揮発
性記憶装置10は形成される。
う。この工程では、上記図3の(3)で説明したと同様
の方法によって、溝12の内壁と半導体基板11の上面
とに第1ゲート絶縁膜13を形成する。その後溝12の
内部と第1ゲート絶縁膜13上とにフローティングゲー
ト14を形成し、さらに第2ゲート絶縁膜15,コント
ロールゲート16を形成する。上記の如くして、不揮発
性記憶装置10は形成される。
【0033】上記第3の製造方法では、イオン注入のた
めのホトリソグラフィー工程は必要であるが、1度のイ
オン注入工程でソース領域17,ドレイン領域18およ
び不純物導入領域19を形成することが可能になる。
めのホトリソグラフィー工程は必要であるが、1度のイ
オン注入工程でソース領域17,ドレイン領域18およ
び不純物導入領域19を形成することが可能になる。
【0034】
【発明の効果】以上、説明したように本発明によれば、
ソース領域側またはドレイン領域側の少なくともいずれ
か一方の半導体基板に形成した溝内にフローティングゲ
ートの一部分を埋め込んで、その周囲に不純物導入領域
を設けたので、発生したホットエレクトロンは、コント
ロールゲートの電圧を高めなくても、フローティングゲ
ートに確率よく注入できる。よって、データの書き込み
時間が短縮でき、書き込み時の消費電力の低減が図れ
る。また埋め込んだフローティングゲートを空乏層にか
かる状態に設けたので、ホットエレクトロンの注入確率
をさらに向上させることが可能になる。
ソース領域側またはドレイン領域側の少なくともいずれ
か一方の半導体基板に形成した溝内にフローティングゲ
ートの一部分を埋め込んで、その周囲に不純物導入領域
を設けたので、発生したホットエレクトロンは、コント
ロールゲートの電圧を高めなくても、フローティングゲ
ートに確率よく注入できる。よって、データの書き込み
時間が短縮でき、書き込み時の消費電力の低減が図れ
る。また埋め込んだフローティングゲートを空乏層にか
かる状態に設けたので、ホットエレクトロンの注入確率
をさらに向上させることが可能になる。
【0035】本発明の製造方法によれば、不純物導入領
域がコントロールゲート,フローティングゲート等によ
って規定されるので、ソース領域とドレイン領域とが自
己整合的に形成できる。また上記第3の製造方法では、
不純物導入のためのマスク形成工程を行うことによっ
て、1度の不純物導入工程でソース領域,ドレイン領域
および不純物導入領域を形成することが可能になる。
域がコントロールゲート,フローティングゲート等によ
って規定されるので、ソース領域とドレイン領域とが自
己整合的に形成できる。また上記第3の製造方法では、
不純物導入のためのマスク形成工程を行うことによっ
て、1度の不純物導入工程でソース領域,ドレイン領域
および不純物導入領域を形成することが可能になる。
【図1】実施例の概略構成断面図である。
【図2】実施例の別の概略構成断面図である。
【図3】実施例の第1の製造工程図である。
【図4】実施例の第2の製造工程図である。
【図5】実施例の第3の製造工程図である。
【図6】従来例の概略構成断面図である。
10 不揮発性記憶装置 11 半導体基板 12 溝 13 第1のゲート絶縁膜 14 フローティングゲート 15 第2のゲート絶縁膜 16 コントロールゲート 17 ソース領域 18 ドレイン領域 19 不純物導入領域 20 空乏層
Claims (5)
- 【請求項1】 フローティングゲートとコントロールゲ
ートとの2層ゲート構造を有し、フローティングゲート
の両側の半導体基板の上層にソース領域とドレイン領域
とを形成した不揮発性記憶装置において、 前記フローティングゲートの下方における前記ソース領
域側または前記ドレイン領域側の少なくともいずれか一
方の半導体基板の上層に溝を形成し、当該溝の内部に、
ゲート絶縁膜を介して当該フローティングゲートの一部
分を埋め込み、かつ当該溝の周囲の半導体基板に当該ソ
ース領域または当該ドレイン領域とほぼ同等の不純物濃
度を有する不純物導入領域を設けたことを特徴とする不
揮発性記憶装置。 - 【請求項2】 請求項1記載の不揮発性記憶装置におい
て、 前記溝を当該不揮発性記憶装置に形成される空乏層にか
かる状態に設けたことを特徴とする不揮発性記憶装置。 - 【請求項3】 半導体基板の上層に溝を形成する第1の
工程と、 前記溝の周囲の前記半導体基板に不純物導入領域を形成
する第2の工程と、 前記溝の内壁と前記半導体基板の上面とに第1のゲート
絶縁膜を形成し、次いで当該溝の内部と当該第1のゲー
ト絶縁膜上とにフローティングゲートを形成し、続いて
当該フローティングゲート上に第2のゲート絶縁膜を形
成した後、当該第2のゲート絶縁膜上にコントロールゲ
ートを形成する第3の工程と、 前記コントロールゲートの両側の前記半導体基板の上層
に不純物を導入してソース領域とドレイン領域とを形成
する第4の工程とを行うことを特徴とする不揮発性記憶
装置の製造方法。 - 【請求項4】 半導体基板の上層に溝を形成する第1の
工程と、 前記溝の内壁と前記半導体基板の上面とに第1のゲート
絶縁膜を形成し、次いで当該溝の内部と当該第1のゲー
ト絶縁膜上とにフローティングゲートを形成し、続いて
当該フローティングゲート上に第2のゲート絶縁膜を形
成した後、当該第2のゲート絶縁膜上にコントロールゲ
ートを形成する第2の工程と、 前記コントロールゲートの両側の前記半導体基板の上層
に不純物を導入してソース領域とドレイン領域とを形成
する第3の工程と、 前記溝の周囲の前記半導体基板に前記ソース領域または
ドレイン領域とほぼ同等の不純物濃度の領域よりなる不
純物導入領域を形成する第4の工程とを行うことを特徴
とする不揮発性記憶装置の製造方法。 - 【請求項5】 半導体基板の上層に溝を形成する第1の
工程と、 前記溝の一方側の半導体基板上に不純物導入用のマスク
を形成する第2の工程と、 前記マスクを用いて前記溝の周囲の前記半導体基板とと
もに前記半導体基板の上層に不純物を導入してソース領
域とドレイン領域とを形成する第3の工程と、 前記ソース領域とドレイン領域との間の半導体基板の上
面と前記溝の内壁とに第1のゲート絶縁膜を形成し、次
いで前記溝の内部と前記第1のゲート絶縁膜上とにフロ
ーティングゲートを形成し、続いて当該フローティング
ゲート上に第2のゲート絶縁膜を形成した後、第2のゲ
ート絶縁膜上にコントロールゲートを形成する第4の工
程とを行うことを特徴とする不揮発性記憶装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4289476A JPH06120516A (ja) | 1992-10-01 | 1992-10-01 | 不揮発性記憶装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4289476A JPH06120516A (ja) | 1992-10-01 | 1992-10-01 | 不揮発性記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06120516A true JPH06120516A (ja) | 1994-04-28 |
Family
ID=17743771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4289476A Pending JPH06120516A (ja) | 1992-10-01 | 1992-10-01 | 不揮発性記憶装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06120516A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19811080A1 (de) * | 1998-03-13 | 1999-09-16 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
US6051465A (en) * | 1997-07-30 | 2000-04-18 | Matsushita Electronics Corporation | Method for fabricating nonvolatile semiconductor memory device |
US6051860A (en) * | 1998-01-16 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
US6121655A (en) * | 1997-12-30 | 2000-09-19 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
US6147379A (en) * | 1998-04-13 | 2000-11-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1992
- 1992-10-01 JP JP4289476A patent/JPH06120516A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6051465A (en) * | 1997-07-30 | 2000-04-18 | Matsushita Electronics Corporation | Method for fabricating nonvolatile semiconductor memory device |
US6121655A (en) * | 1997-12-30 | 2000-09-19 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
US6380585B1 (en) | 1997-12-30 | 2002-04-30 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor device capable of increased electron injection efficiency |
US6051860A (en) * | 1998-01-16 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
US6358799B2 (en) | 1998-01-16 | 2002-03-19 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same, and semiconductor integrated circuit device |
DE19811080A1 (de) * | 1998-03-13 | 1999-09-16 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
DE19811080C2 (de) * | 1998-03-13 | 2000-10-26 | Siemens Ag | Elektrisch schreib- und löschbare Speicherzellenanordnung und Verfahren zu deren Herstellung |
US6147379A (en) * | 1998-04-13 | 2000-11-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
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