JPH06120444A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH06120444A JPH06120444A JP4271282A JP27128292A JPH06120444A JP H06120444 A JPH06120444 A JP H06120444A JP 4271282 A JP4271282 A JP 4271282A JP 27128292 A JP27128292 A JP 27128292A JP H06120444 A JPH06120444 A JP H06120444A
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Abstract
(57)【要約】
【目的】 １トランジスタ・１キャパシタ構成のＤＲＡ
Ｍの記憶セル用キャパシタおよびその製造方法に関し，
少ない製造工程で製造可能でかつ充分な容量を有すると
共に，蓄積電極が変形することのないキャパシタ構造お
よびその製造方法を提供する。 【構成】 蓄積電極１１は，半導体基板上に形成された
導電体膜から成り，複数個の筒状部と，これら複数個の
筒状部の底部を相互に接続する相互接続部とを含む。
Ｍの記憶セル用キャパシタおよびその製造方法に関し，
少ない製造工程で製造可能でかつ充分な容量を有すると
共に，蓄積電極が変形することのないキャパシタ構造お
よびその製造方法を提供する。 【構成】 蓄積電極１１は，半導体基板上に形成された
導電体膜から成り，複数個の筒状部と，これら複数個の
筒状部の底部を相互に接続する相互接続部とを含む。
Description
【０００１】
【産業上の利用分野】本発明は，半導体記憶装置および
その製造方法，特にＤＲＡＭの記憶セル用キャパシタお
よびその製造方法に関する。
その製造方法，特にＤＲＡＭの記憶セル用キャパシタお
よびその製造方法に関する。
【０００２】ＤＲＡＭ（ Dynamic Ramdom Access Memor
y ) の記憶セルは，記憶容量の大規模化に伴って，セル
面積（１ビット当たりの平面積）が小さく，しかも記憶
保持・読み出しに必要な電荷を充分に蓄積できる容量の
大きな蓄積電極の構造が求められている。
y ) の記憶セルは，記憶容量の大規模化に伴って，セル
面積（１ビット当たりの平面積）が小さく，しかも記憶
保持・読み出しに必要な電荷を充分に蓄積できる容量の
大きな蓄積電極の構造が求められている。
【０００３】本発明は，この要求に応える記憶セルのキ
ャパシタ構造およびその製造方法を提供するものであ
る。
ャパシタ構造およびその製造方法を提供するものであ
る。
【０００４】
【従来の技術】セル面積を小さくしてキャパシタの容量
を増やすためには，蓄積電極の表面積を大きくすること
が重要である。そのためには，トレンチやスタックのよ
うな３次元構造が有効である。
を増やすためには，蓄積電極の表面積を大きくすること
が重要である。そのためには，トレンチやスタックのよ
うな３次元構造が有効である。
【０００５】スタック型キャパシタの代表的な構造とし
て，いわゆるフィン構造が知られている（例えば，ＩＥ
ＤＭ Ｔｅｃｈ．Ｄｉｇ．（１９８８），ｐ５９２）。
て，いわゆるフィン構造が知られている（例えば，ＩＥ
ＤＭ Ｔｅｃｈ．Ｄｉｇ．（１９８８），ｐ５９２）。
【０００６】
【発明が解決しようとする課題】従来のフィン構造キャ
パシタでは，集積度を向上させるためには，セル面積を
縮小させる必要がある。したがって，蓄積電極の平面積
も減少させる必要があるため，記憶保持・読み出しに必
要な電荷を充分に蓄積できる容量を得るための蓄積電極
の表面積を確保するためには，フィンの枚数を増やす必
要がある。例えば，２５６ＭＤＲＡＭの場合，フィンの
枚数を５枚ないしそれ以上に増やす必要がある。
パシタでは，集積度を向上させるためには，セル面積を
縮小させる必要がある。したがって，蓄積電極の平面積
も減少させる必要があるため，記憶保持・読み出しに必
要な電荷を充分に蓄積できる容量を得るための蓄積電極
の表面積を確保するためには，フィンの枚数を増やす必
要がある。例えば，２５６ＭＤＲＡＭの場合，フィンの
枚数を５枚ないしそれ以上に増やす必要がある。
【０００７】ところが，従来の製造方法では，フィン１
枚当たり，ポリシリコン膜の成膜とＳｉＯ2 膜の成膜に
ＣＶＤの２工程，コンタクトホールの開口にポリシリコ
ン膜エッチングとＳｉＯ2 膜エッチングの２工程，蓄積
電極のパターニングにポリシリコン膜エッチングとＳｉ
Ｏ2 膜エッチングの２工程を要した。すなわち，工程数
は，フィンの枚数×６倍で増大する。
枚当たり，ポリシリコン膜の成膜とＳｉＯ2 膜の成膜に
ＣＶＤの２工程，コンタクトホールの開口にポリシリコ
ン膜エッチングとＳｉＯ2 膜エッチングの２工程，蓄積
電極のパターニングにポリシリコン膜エッチングとＳｉ
Ｏ2 膜エッチングの２工程を要した。すなわち，工程数
は，フィンの枚数×６倍で増大する。
【０００８】以上のように，従来のフィン構造キャパシ
タには，製造コストがかかり，安価に製造することが困
難である，という問題があった。また，従来のフィン構
造キャパシタでは，蓄積電極となるポリシリコン膜が中
央で支えられた構造をしているため，ポリシリコン膜が
変形して，裏面やポリシリコン膜の間を充分に利用でき
なくなる，という問題もあった。
タには，製造コストがかかり，安価に製造することが困
難である，という問題があった。また，従来のフィン構
造キャパシタでは，蓄積電極となるポリシリコン膜が中
央で支えられた構造をしているため，ポリシリコン膜が
変形して，裏面やポリシリコン膜の間を充分に利用でき
なくなる，という問題もあった。
【０００９】本発明は，上記の問題点を解決して，少な
い製造工程で製造可能でかつ充分な容量を有すると共
に，蓄積電極が変形することのない，ＤＲＡＭの記憶セ
ル用キャパシタ構造およびその製造方法を提供すること
を目的とする。
い製造工程で製造可能でかつ充分な容量を有すると共
に，蓄積電極が変形することのない，ＤＲＡＭの記憶セ
ル用キャパシタ構造およびその製造方法を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体記憶装置およびその製造方法
は，次のように構成する。
めに，本発明に係る半導体記憶装置およびその製造方法
は，次のように構成する。
【００１１】（１）１トランジスタ・１キャパシタ構成
の半導体記憶装置の記憶セル用キャパシタであって，蓄
積電極が，半導体基板上に形成された導電体膜から成
り，複数個の筒状部と，該複数個の筒状部の底部を相互
に接続する相互接続部とを含むように構成する。
の半導体記憶装置の記憶セル用キャパシタであって，蓄
積電極が，半導体基板上に形成された導電体膜から成
り，複数個の筒状部と，該複数個の筒状部の底部を相互
に接続する相互接続部とを含むように構成する。
【００１２】（２）前記（１）において，蓄積電極下の
構造がほぼ平坦であるように構成する。
構造がほぼ平坦であるように構成する。
【００１３】（３）１トランジスタ・１キャパシタ構成
の半導体記憶装置の記憶セル用キャパシタの製造方法で
あって，半導体基板上の絶縁膜上に，導電体膜を形成す
る工程と，該導電体膜上に第１膜を形成する工程と，該
第１膜を選択的にエッチングして，複数個の短冊パター
ンを形成する工程と，全面に，第２膜を形成する工程
と，該第２膜を異方性エッチングして，前記複数個の短
冊パターンを成す第１膜の側壁に残置する工程と，前記
第１膜を選択的に除去して，前記第２膜から成る枠パタ
ーンを形成する工程と，該第２膜から成る枠パターンを
マスクとして，前記導電体膜をエッチングして，複数個
の筒状部と，該複数個の筒状部の底部を相互に接続する
相互接続部とから成る蓄積電極を形成する工程とを含
み，前記枠の内部幅および同一蓄積電極に属する枠同士
の間隔が，隣接蓄積電極に属する最近接の枠との間隔よ
り小さく，前記導電体膜のエッチング条件を，マスク開
口幅が小さいほどエッチング速度が遅くなるように設定
するように構成する。
の半導体記憶装置の記憶セル用キャパシタの製造方法で
あって，半導体基板上の絶縁膜上に，導電体膜を形成す
る工程と，該導電体膜上に第１膜を形成する工程と，該
第１膜を選択的にエッチングして，複数個の短冊パター
ンを形成する工程と，全面に，第２膜を形成する工程
と，該第２膜を異方性エッチングして，前記複数個の短
冊パターンを成す第１膜の側壁に残置する工程と，前記
第１膜を選択的に除去して，前記第２膜から成る枠パタ
ーンを形成する工程と，該第２膜から成る枠パターンを
マスクとして，前記導電体膜をエッチングして，複数個
の筒状部と，該複数個の筒状部の底部を相互に接続する
相互接続部とから成る蓄積電極を形成する工程とを含
み，前記枠の内部幅および同一蓄積電極に属する枠同士
の間隔が，隣接蓄積電極に属する最近接の枠との間隔よ
り小さく，前記導電体膜のエッチング条件を，マスク開
口幅が小さいほどエッチング速度が遅くなるように設定
するように構成する。
【００１４】（４）前記（３）において，第２膜を異方
性エッチングして，前記複数個の短冊パターンを成す第
１膜の側壁に残置する工程の後に，記憶セルアレイ部分
をマスクで覆い，該マスクで覆われていない部分に取り
残された第２膜を除去する工程を有するように構成す
る。
性エッチングして，前記複数個の短冊パターンを成す第
１膜の側壁に残置する工程の後に，記憶セルアレイ部分
をマスクで覆い，該マスクで覆われていない部分に取り
残された第２膜を除去する工程を有するように構成す
る。
【００１５】（５）１トランジスタ・１キャパシタ構成
の半導体記憶装置の記憶セル用キャパシタの製造方法で
あって，半導体基板上の絶縁膜上に，導電体膜を形成す
る工程と，該導電体膜を選択的にエッチングして，複数
個の突起から成る短冊パターンを形成する工程と，全面
に導電体膜のエッチングマスクになる膜を形成する工程
と，該導電体膜のエッチングマスクになる膜を異方性エ
ッチングして，前記短冊パターンを成す導電体膜の突起
の側壁に枠パターン膜として残置する工程と，該枠パタ
ーン膜をマスクとして，前記導電体膜をエッチングし
て，複数個の筒状部と，該複数個の筒状部の底部を相互
に接続する相互接続部とから成る蓄積電極を形成する工
程とを含み，前記枠の内部幅および同一蓄積電極に属す
る枠同士の間隔が，隣接蓄積電極に属する最近接の枠と
の間隔より小さく，前記導電体膜のエッチング条件を，
マスク開口幅が小さいほどエッチング速度が遅くなるよ
うに設定するように構成する。
の半導体記憶装置の記憶セル用キャパシタの製造方法で
あって，半導体基板上の絶縁膜上に，導電体膜を形成す
る工程と，該導電体膜を選択的にエッチングして，複数
個の突起から成る短冊パターンを形成する工程と，全面
に導電体膜のエッチングマスクになる膜を形成する工程
と，該導電体膜のエッチングマスクになる膜を異方性エ
ッチングして，前記短冊パターンを成す導電体膜の突起
の側壁に枠パターン膜として残置する工程と，該枠パタ
ーン膜をマスクとして，前記導電体膜をエッチングし
て，複数個の筒状部と，該複数個の筒状部の底部を相互
に接続する相互接続部とから成る蓄積電極を形成する工
程とを含み，前記枠の内部幅および同一蓄積電極に属す
る枠同士の間隔が，隣接蓄積電極に属する最近接の枠と
の間隔より小さく，前記導電体膜のエッチング条件を，
マスク開口幅が小さいほどエッチング速度が遅くなるよ
うに設定するように構成する。
【００１６】（６）前記（５）において，導電体膜のエ
ッチングマスクになる膜を異方性エッチングして，前記
短冊パターンを成す導電体膜の突起の側壁に枠パターン
として残置する工程の後に，記憶セルアレイ部分をマス
クで覆い，該マスクで覆われていない部分に取り残され
た導電体膜のエッチングマスクになる膜を除去する工程
を有するように構成する。
ッチングマスクになる膜を異方性エッチングして，前記
短冊パターンを成す導電体膜の突起の側壁に枠パターン
として残置する工程の後に，記憶セルアレイ部分をマス
クで覆い，該マスクで覆われていない部分に取り残され
た導電体膜のエッチングマスクになる膜を除去する工程
を有するように構成する。
【００１７】（７）１トランジスタ・１キャパシタ構成
の半導体記憶装置の記憶セル用キャパシタの製造方法で
あって，半導体基板上の絶縁膜上に，導電体膜を形成す
る工程と，該導電体膜を選択的にエッチングして，複数
個の凹部から成る短冊パターンを形成する工程と，全面
に導電体膜のエッチングマスクになる膜を形成する工程
と，該導電体膜のエッチングマスクになる膜を異方性エ
ッチングして，前記短冊パターンを成す導電体膜の凹部
の内側壁に枠パターン膜として残置する工程と，該枠パ
ターン膜をマスクとして，前記導電体膜をエッチングし
て，複数個の筒状部と，該複数個の筒状部の底部を相互
に接続する相互接続部とから成る蓄積電極を形成する工
程とを含み，前記枠の内部幅および同一蓄積電極に属す
る枠同士の間隔が，隣接蓄積電極に属する最近接の枠と
の間隔より小さく，前記導電体膜のエッチング条件を，
マスク開口幅が小さいほどエッチング速度が遅くなるよ
うに設定することを特徴とする半導体記憶装置の製造方
法。
の半導体記憶装置の記憶セル用キャパシタの製造方法で
あって，半導体基板上の絶縁膜上に，導電体膜を形成す
る工程と，該導電体膜を選択的にエッチングして，複数
個の凹部から成る短冊パターンを形成する工程と，全面
に導電体膜のエッチングマスクになる膜を形成する工程
と，該導電体膜のエッチングマスクになる膜を異方性エ
ッチングして，前記短冊パターンを成す導電体膜の凹部
の内側壁に枠パターン膜として残置する工程と，該枠パ
ターン膜をマスクとして，前記導電体膜をエッチングし
て，複数個の筒状部と，該複数個の筒状部の底部を相互
に接続する相互接続部とから成る蓄積電極を形成する工
程とを含み，前記枠の内部幅および同一蓄積電極に属す
る枠同士の間隔が，隣接蓄積電極に属する最近接の枠と
の間隔より小さく，前記導電体膜のエッチング条件を，
マスク開口幅が小さいほどエッチング速度が遅くなるよ
うに設定することを特徴とする半導体記憶装置の製造方
法。
【００１８】（８）前記（７）において，導電体膜のエ
ッチングマスクになる膜を異方性エッチングして，前記
短冊パターンを成す導電体膜の凹部の内側壁に枠パター
ンとして残置する工程の後に，記憶セルアレイ部分をマ
スクで覆い，該マスクで覆われていない部分に取り残さ
れた導電体膜のエッチングマスクになる膜を除去する工
程を有するように構成する。
ッチングマスクになる膜を異方性エッチングして，前記
短冊パターンを成す導電体膜の凹部の内側壁に枠パター
ンとして残置する工程の後に，記憶セルアレイ部分をマ
スクで覆い，該マスクで覆われていない部分に取り残さ
れた導電体膜のエッチングマスクになる膜を除去する工
程を有するように構成する。
【００１９】
【作用】（Ａ）前記（１）の本発明に係る半導体記憶装
置について 図１は，本発明の一実施例を示す図である。以下，図１
を借りて，本発明に係る半導体記憶装置を説明する。
置について 図１は，本発明の一実施例を示す図である。以下，図１
を借りて，本発明に係る半導体記憶装置を説明する。
【００２０】図１（ａ）は蓄積電極を上面から見た図，
図１（ｂ）は断面図である。図中，１１は蓄積電極，１
２はキャパシタ絶縁膜，１３は対向電極，ＷＬはワード
ライン，ＢＬはビットライン，Ｓ．Ｃ．はストレージコ
ンタクトホールである。
図１（ｂ）は断面図である。図中，１１は蓄積電極，１
２はキャパシタ絶縁膜，１３は対向電極，ＷＬはワード
ライン，ＢＬはビットライン，Ｓ．Ｃ．はストレージコ
ンタクトホールである。
【００２１】図１に示すように，本発明に係る半導体記
憶装置では，記憶セル用キャパシタの蓄積電極が，複数
個（図１では，５個）の筒状部から構成されている。そ
して，これら複数個の筒状部の底部は，相互に接続され
ている。
憶装置では，記憶セル用キャパシタの蓄積電極が，複数
個（図１では，５個）の筒状部から構成されている。そ
して，これら複数個の筒状部の底部は，相互に接続され
ている。
【００２２】したがって，本発明によれば，従来のフィ
ン構造キャパシタのように多数枚の積層膜の形成および
そのエッチング加工が不要であるから，少ない工程数で
製造することが可能となる。
ン構造キャパシタのように多数枚の積層膜の形成および
そのエッチング加工が不要であるから，少ない工程数で
製造することが可能となる。
【００２３】また，本発明によれば，キャパシタの蓄積
電極は，薄い導電体膜が筒状を成しているので，機械的
強度が従来の板状のフィン構造に比べて大きくなる。そ
の結果，蓄積電極が変形しにくくなるので，蓄積電極の
表面を充分に使用することが可能になる。
電極は，薄い導電体膜が筒状を成しているので，機械的
強度が従来の板状のフィン構造に比べて大きくなる。そ
の結果，蓄積電極が変形しにくくなるので，蓄積電極の
表面を充分に使用することが可能になる。
【００２４】（Ｂ）前記（３）の本発明に係る半導体記
憶装置の第１の製造方法について 先ず，図２に示すように，半導体基板２１上の絶縁膜２
２上に，導電体膜２３を形成し，この導電体膜２３上に
第１膜２４を形成する。
憶装置の第１の製造方法について 先ず，図２に示すように，半導体基板２１上の絶縁膜２
２上に，導電体膜２３を形成し，この導電体膜２３上に
第１膜２４を形成する。
【００２５】次いで，第１膜を選択的にエッチングし
て，複数個（図２では，５個）の短冊パターンを形成す
る。次いで，全面に，第２膜を形成し，この第２膜を異
方性エッチングして，前記複数個の短冊パターンを成す
第１膜の側壁に残置する。
て，複数個（図２では，５個）の短冊パターンを形成す
る。次いで，全面に，第２膜を形成し，この第２膜を異
方性エッチングして，前記複数個の短冊パターンを成す
第１膜の側壁に残置する。
【００２６】次いで，第１膜を選択的に除去して，第２
膜から成る枠パターンを形成する。これにより，蓄積電
極の筒状構造に対応した第２膜のマスクパターンを容易
に微細幅で形成することができる（図３参照）。
膜から成る枠パターンを形成する。これにより，蓄積電
極の筒状構造に対応した第２膜のマスクパターンを容易
に微細幅で形成することができる（図３参照）。
【００２７】図２に示すように，最初の第１膜の短冊パ
ターンの幅をｗ１，同一蓄積電極に属する短冊パターン
同士の間隔をｓ１，隣接蓄積電極に属する最近接の短冊
パターンとの間隔をｓ２とし，図３に示すように，第２
膜の側壁残置部分の幅をｗ２とすると，第２膜から成る
枠パターンマスクの内部幅はｗ１，枠パターンの間隔は
ｓ１−２・ｗ２となる。
ターンの幅をｗ１，同一蓄積電極に属する短冊パターン
同士の間隔をｓ１，隣接蓄積電極に属する最近接の短冊
パターンとの間隔をｓ２とし，図３に示すように，第２
膜の側壁残置部分の幅をｗ２とすると，第２膜から成る
枠パターンマスクの内部幅はｗ１，枠パターンの間隔は
ｓ１−２・ｗ２となる。
【００２８】そこで，第２膜から成る枠パターンマスク
の内部幅はｗ１および枠パターンの間隔はｓ１−２・ｗ
２を隣接蓄積電極の枠パターンとの間隔ｓ２−２・ｗ２
より充分小さくなるように設定する。このように設定す
ると，導電体膜エッチング条件をうまく選定することに
より，図４に示すように，前記各幅の違いによってエッ
チング速度に適当な比を持たせることが可能になる。
の内部幅はｗ１および枠パターンの間隔はｓ１−２・ｗ
２を隣接蓄積電極の枠パターンとの間隔ｓ２−２・ｗ２
より充分小さくなるように設定する。このように設定す
ると，導電体膜エッチング条件をうまく選定することに
より，図４に示すように，前記各幅の違いによってエッ
チング速度に適当な比を持たせることが可能になる。
【００２９】これにより，蓄積電極同士はエッチングで
分離され，１個の蓄積電極を構成する複数個の筒状部が
相互接続部に接続した状態に，自動的に加工することが
できる。
分離され，１個の蓄積電極を構成する複数個の筒状部が
相互接続部に接続した状態に，自動的に加工することが
できる。
【００３０】（Ｃ）前記（５）の本発明に係る半導体記
憶装置の第２の製造方法について 先ず，図６に示すように，半導体基板３１上の絶縁膜３
２上に，導電体膜３３を形成し，この導電体膜３３を選
択的にエッチングして，複数個の突起３４から成る短冊
パターンを形成する。
憶装置の第２の製造方法について 先ず，図６に示すように，半導体基板３１上の絶縁膜３
２上に，導電体膜３３を形成し，この導電体膜３３を選
択的にエッチングして，複数個の突起３４から成る短冊
パターンを形成する。
【００３１】次いで，全面に導電体膜のエッチングマス
クになる膜を形成し，この導電体膜のエッチングマスク
になる膜を異方性エッチングして，短冊パターンを成す
導電体膜の突起３４の側壁に枠パターン膜３５として残
置する。
クになる膜を形成し，この導電体膜のエッチングマスク
になる膜を異方性エッチングして，短冊パターンを成す
導電体膜の突起３４の側壁に枠パターン膜３５として残
置する。
【００３２】次いで，この枠パターン膜３５をマスクと
して，導電体膜３３をエッチングして，複数個の筒状部
と，これら複数個の筒状部の底部を相互に接続する相互
接続部とから成る蓄積電極３６を形成する。
して，導電体膜３３をエッチングして，複数個の筒状部
と，これら複数個の筒状部の底部を相互に接続する相互
接続部とから成る蓄積電極３６を形成する。
【００３３】このとき，第１の製造方法と同様に，枠の
内部幅および同一蓄積電極に属する枠同士の間隔が，隣
接蓄積電極に属する最近接の枠との間隔より小さく，導
電体膜のエッチング条件を，マスク開口幅が小さいほど
エッチング速度が遅くなるように設定する。
内部幅および同一蓄積電極に属する枠同士の間隔が，隣
接蓄積電極に属する最近接の枠との間隔より小さく，導
電体膜のエッチング条件を，マスク開口幅が小さいほど
エッチング速度が遅くなるように設定する。
【００３４】以上のように，本発明に係る半導体記憶装
置の第２の製造方法では，第１の製造方法における第２
膜２５に相当する枠パターン膜３５のみを形成し，第１
膜２４は形成していないので，第１の製造方法に比べて
さらに工程数を削減することが可能になる。
置の第２の製造方法では，第１の製造方法における第２
膜２５に相当する枠パターン膜３５のみを形成し，第１
膜２４は形成していないので，第１の製造方法に比べて
さらに工程数を削減することが可能になる。
【００３５】（Ｄ）前記（７）の本発明に係る半導体記
憶装置の第３の製造方法について 第３の製造方法は，第２の製造方法のように，短冊パタ
ーンを導電体膜の突起３４ではなく，導電体膜の凹部と
して形成し，その内側壁に枠パターン膜を残置するもの
である。
憶装置の第３の製造方法について 第３の製造方法は，第２の製造方法のように，短冊パタ
ーンを導電体膜の突起３４ではなく，導電体膜の凹部と
して形成し，その内側壁に枠パターン膜を残置するもの
である。
【００３６】これにより，第２の製造方法と同様の工程
数削減が可能となる。しかしながら，導電体膜エッチン
グ時の，幅の違いによるエッチング速度比を，第２の製
造方法における場合よりも，大きくとることが必要にな
る。
数削減が可能となる。しかしながら，導電体膜エッチン
グ時の，幅の違いによるエッチング速度比を，第２の製
造方法における場合よりも，大きくとることが必要にな
る。
【００３７】（Ｅ）前記（２）の蓄積電極下の構造の平
坦性について 蓄積電極下の構造を平坦化することにより，第２膜また
は枠パターン膜の残置のためのエッチング，および導電
体膜のエッチングにおいて，第２膜または枠パターン膜
の残置，および蓄積電極の相互接続部の形成を精密かつ
確実に行うために，ちょうど，完全に平坦な部分の膜が
除去されたときにエッチングを終了しても，セルアレイ
以外の部分に一切膜が取り残されることがなくなる。
坦性について 蓄積電極下の構造を平坦化することにより，第２膜また
は枠パターン膜の残置のためのエッチング，および導電
体膜のエッチングにおいて，第２膜または枠パターン膜
の残置，および蓄積電極の相互接続部の形成を精密かつ
確実に行うために，ちょうど，完全に平坦な部分の膜が
除去されたときにエッチングを終了しても，セルアレイ
以外の部分に一切膜が取り残されることがなくなる。
【００３８】蓄積電極下の構造が平坦でない場合には，
例えば，セルアレイ以外の部分に，図５に示すような大
きな段差が存在し，第２膜または枠パターン膜の残置の
ためのエッチング終了時に，‘Ａ’で示す部分に第２膜
または枠パターン膜の残留部が発生する。
例えば，セルアレイ以外の部分に，図５に示すような大
きな段差が存在し，第２膜または枠パターン膜の残置の
ためのエッチング終了時に，‘Ａ’で示す部分に第２膜
または枠パターン膜の残留部が発生する。
【００３９】その結果，導電体膜エッチング時に，
‘Ａ’で示す部分に残留した第２膜または枠パターン膜
がマスクになって，‘Ｂ’で示す部分の導電体膜が残留
してしまう。あるいは，段差部にマスクがなくても，導
電体膜の残留が発生する。
‘Ａ’で示す部分に残留した第２膜または枠パターン膜
がマスクになって，‘Ｂ’で示す部分の導電体膜が残留
してしまう。あるいは，段差部にマスクがなくても，導
電体膜の残留が発生する。
【００４０】（Ｆ）前記（４），（６）および（８）に
ついて 第１の製造方法においては，第２膜を異方性エッチング
して，複数個の短冊パターンを成す第１膜の側壁に残置
する工程の後に，記憶セルアレイ部分をマスクで覆い，
このマスクで覆われていない部分に取り残された第２膜
を除去する工程を設けている。
ついて 第１の製造方法においては，第２膜を異方性エッチング
して，複数個の短冊パターンを成す第１膜の側壁に残置
する工程の後に，記憶セルアレイ部分をマスクで覆い，
このマスクで覆われていない部分に取り残された第２膜
を除去する工程を設けている。
【００４１】第２の製造方法においては，導電体膜のエ
ッチングマスクになる膜を異方性エッチングして，短冊
パターンを成す導電体膜の突起の側壁に枠パターンとし
て残置する工程の後に，記憶セルアレイ部分をマスクで
覆い，このマスクで覆われていない部分に取り残された
導電体膜のエッチングマスクになる膜を除去する工程を
設けている。
ッチングマスクになる膜を異方性エッチングして，短冊
パターンを成す導電体膜の突起の側壁に枠パターンとし
て残置する工程の後に，記憶セルアレイ部分をマスクで
覆い，このマスクで覆われていない部分に取り残された
導電体膜のエッチングマスクになる膜を除去する工程を
設けている。
【００４２】第３の製造方法においては，導電体膜のエ
ッチングマスクになる膜を異方性エッチングして，短冊
パターンを成す導電体膜の凹部の内側壁に枠パターンと
して残置する工程の後に，記憶セルアレイ部分をマスク
で覆い，このマスクで覆われていない部分に取り残され
た導電体膜のエッチングマスクになる膜を除去する工程
を設けている。
ッチングマスクになる膜を異方性エッチングして，短冊
パターンを成す導電体膜の凹部の内側壁に枠パターンと
して残置する工程の後に，記憶セルアレイ部分をマスク
で覆い，このマスクで覆われていない部分に取り残され
た導電体膜のエッチングマスクになる膜を除去する工程
を設けている。
【００４３】以上のようにすることにより，セルアレイ
以外の部分に段差があっても，別途第２膜または導電体
膜のエッチングマスクになる膜の除去を行っているの
で，第２膜または枠パターン膜の残置，および蓄積電極
の相互接続部の形成を精密かつ確実に行うことが可能に
なる。
以外の部分に段差があっても，別途第２膜または導電体
膜のエッチングマスクになる膜の除去を行っているの
で，第２膜または枠パターン膜の残置，および蓄積電極
の相互接続部の形成を精密かつ確実に行うことが可能に
なる。
【００４４】導電体膜のエッチング工程の後にもセルア
レイ部分をマスクで覆い，露出している部分から導電体
膜を除去する工程を追加すればより確実であるが，図４
に示すように，セルアレイ以外の部分のエッチング速度
が充分速ければ，蓄積電極を分離するエッチング時間内
に段差部の残留膜を除去することが可能である。
レイ部分をマスクで覆い，露出している部分から導電体
膜を除去する工程を追加すればより確実であるが，図４
に示すように，セルアレイ以外の部分のエッチング速度
が充分速ければ，蓄積電極を分離するエッチング時間内
に段差部の残留膜を除去することが可能である。
【００４５】
【実施例】〔実施例１〕図２は，実施例１の工程１を示
す図であり，図２（ａ）は平面図，図２（ｂ）は断面図
である。
す図であり，図２（ａ）は平面図，図２（ｂ）は断面図
である。
【００４６】（１）先ず，半導体基板（シリコン基板）
２１上に，素子分離構造，転送トランジスタ，ワード
線，ビット線を形成した後，絶縁膜（ＣＶＤ−Ｓｉ
Ｏ2 ）２２で被覆する。
２１上に，素子分離構造，転送トランジスタ，ワード
線，ビット線を形成した後，絶縁膜（ＣＶＤ−Ｓｉ
Ｏ2 ）２２で被覆する。
【００４７】（２）絶縁膜２２にストレージコンタクト
ホールＳ．Ｃ．を開口する。 （３）全面に，導電体膜２３としてポリシリコン膜をＣ
ＶＤ法にて３０００Åの膜厚に成長する。
ホールＳ．Ｃ．を開口する。 （３）全面に，導電体膜２３としてポリシリコン膜をＣ
ＶＤ法にて３０００Åの膜厚に成長する。
【００４８】（４）さらに，全面に，第１膜２４として
ＳｉＯ2 膜をＣＶＤ法にて１０００Åの膜厚に成長す
る。 （５）全面に，レジストを塗布した後，フォトリソグラ
フィ，電子線リソグラフィ，Ｘ線リソグラフィなどによ
って，短冊状のレジストパターンを形成する。このと
き，例えば，ｓ１＝０．３μｍ，ｗ１＝０．１μｍ，ｓ
２＝０．４μｍとなるようにする。
ＳｉＯ2 膜をＣＶＤ法にて１０００Åの膜厚に成長す
る。 （５）全面に，レジストを塗布した後，フォトリソグラ
フィ，電子線リソグラフィ，Ｘ線リソグラフィなどによ
って，短冊状のレジストパターンを形成する。このと
き，例えば，ｓ１＝０．３μｍ，ｗ１＝０．１μｍ，ｓ
２＝０．４μｍとなるようにする。
【００４９】（６）短冊状にパターニングされたレジス
トをマスクとして，ＲＩＥ法で第１膜２４としてのＳｉ
Ｏ2 膜を異方性エッチングして，第１膜２４を短冊状に
パターニングする。
トをマスクとして，ＲＩＥ法で第１膜２４としてのＳｉ
Ｏ2 膜を異方性エッチングして，第１膜２４を短冊状に
パターニングする。
【００５０】（７）次いで，レジストを剥離すると，図
２（ｂ）に示す状態が得られる。図３は，実施例１の工
程２を示す図であり，図３（ａ）は平面図，図３（ｂ）
は断面図である。
２（ｂ）に示す状態が得られる。図３は，実施例１の工
程２を示す図であり，図３（ａ）は平面図，図３（ｂ）
は断面図である。
【００５１】（８）全面に，第２膜２５としてＳｉ3 Ｎ
4 膜をＣＶＤ法にて１２００Åの膜厚に成長する。 （９）全面に，第２膜２５としてのＳｉ3 Ｎ4 膜をＲＩ
Ｅにて異方性エッチングして，短冊状の第１膜２４のパ
ターンの側壁に残置する。このとき，残置部分の第２膜
２５の幅ｗ２＝０．１μｍ程度になる。
4 膜をＣＶＤ法にて１２００Åの膜厚に成長する。 （９）全面に，第２膜２５としてのＳｉ3 Ｎ4 膜をＲＩ
Ｅにて異方性エッチングして，短冊状の第１膜２４のパ
ターンの側壁に残置する。このとき，残置部分の第２膜
２５の幅ｗ２＝０．１μｍ程度になる。
【００５２】（１０）第１膜２４としてのＳｉＯ2 膜を
フッ酸で除去して，枠状の第２膜２５から成る膜を形成
する。ここまでの状態を図３に示す。この例では，でき
上がった抜き幅は，ｓ１−２・ｗ１＝０．１μｍ，ｓ２
−２・ｗ２＝０．２μｍとなる。
フッ酸で除去して，枠状の第２膜２５から成る膜を形成
する。ここまでの状態を図３に示す。この例では，でき
上がった抜き幅は，ｓ１−２・ｗ１＝０．１μｍ，ｓ２
−２・ｗ２＝０．２μｍとなる。
【００５３】（１１）次いで，第２膜２５から成る枠状
パターンをマスクとして，ポリシリコン膜２３を，圧力
０．１Ｔｏｒｒ，ＨＢｒを反応ガスとするＲＩＥ法にて
エッチングする。このとき，図４に示すエッチング速度
は，抜き幅ｓ２−２・ｗ２で１０００Å／ｍｉｎ，抜き
幅ｓ１−２・ｗ１で７００Å／ｍｉｎであった。
パターンをマスクとして，ポリシリコン膜２３を，圧力
０．１Ｔｏｒｒ，ＨＢｒを反応ガスとするＲＩＥ法にて
エッチングする。このとき，図４に示すエッチング速度
は，抜き幅ｓ２−２・ｗ２で１０００Å／ｍｉｎ，抜き
幅ｓ１−２・ｗ１で７００Å／ｍｉｎであった。
【００５４】隣接蓄積電極間のポリシリコン膜が充分に
除去され，同一蓄積電極内では，筒状の蓄積電極の底部
が充分に相互に接続している状態になるまで，エッチン
グすることで，図１（ｂ）に示すような蓄積電極１１の
構造が得られる。
除去され，同一蓄積電極内では，筒状の蓄積電極の底部
が充分に相互に接続している状態になるまで，エッチン
グすることで，図１（ｂ）に示すような蓄積電極１１の
構造が得られる。
【００５５】（１２）蓄積電極１１の表面にキャパシタ
絶縁膜１２を被着した後，全面に，ポリシリコン膜から
成る対向電極１３を形成して，本発明に係るキャパシタ
が完成する。
絶縁膜１２を被着した後，全面に，ポリシリコン膜から
成る対向電極１３を形成して，本発明に係るキャパシタ
が完成する。
【００５６】以下，通常の絶縁工程，配線工程を経て，
ＤＲＡＭが完成する。本実施例では，第１膜としてＳｉ
Ｏ2 膜を用い，第２膜としてＳｉ3 Ｎ4 膜を用いたが，
第１膜としてＳｉ3 Ｎ4 膜を用い，第２膜としてＳｉＯ
2 膜を用いることもできる。その際，第１膜のパターン
形成エッチング，および第２膜を第１膜の側壁に残置す
るためのエッチングは，上記と同様に行い，第１膜の除
去は熱リン酸で行う。
ＤＲＡＭが完成する。本実施例では，第１膜としてＳｉ
Ｏ2 膜を用い，第２膜としてＳｉ3 Ｎ4 膜を用いたが，
第１膜としてＳｉ3 Ｎ4 膜を用い，第２膜としてＳｉＯ
2 膜を用いることもできる。その際，第１膜のパターン
形成エッチング，および第２膜を第１膜の側壁に残置す
るためのエッチングは，上記と同様に行い，第１膜の除
去は熱リン酸で行う。
【００５７】〔実施例２〕図６は，実施例２の各工程を
示す図である。 （１）先ず，半導体基板（シリコン基板）３１上に，素
子分離構造，転送トランジスタ，ワード線，ビット線を
形成した後，絶縁膜（ＣＶＤ−ＳｉＯ2 ）３２で被覆す
る。
示す図である。 （１）先ず，半導体基板（シリコン基板）３１上に，素
子分離構造，転送トランジスタ，ワード線，ビット線を
形成した後，絶縁膜（ＣＶＤ−ＳｉＯ2 ）３２で被覆す
る。
【００５８】（２）絶縁膜３２にストレージコンタクト
ホールＳ．Ｃ．を開口する。 （３）全面に，導電体膜３３としてポリシリコン膜をＣ
ＶＤ法にて３０００Åの膜厚に成長する。
ホールＳ．Ｃ．を開口する。 （３）全面に，導電体膜３３としてポリシリコン膜をＣ
ＶＤ法にて３０００Åの膜厚に成長する。
【００５９】（４）全面に，レジストを塗布した後，フ
ォトリソグラフィ，電子線リソグラフィ，Ｘ線リソグラ
フィなどによって，短冊状のレジストパターンを形成す
る。 （５）短冊状にパターニングされたレジストをマスクと
して，ＲＩＥ法で導電体膜３３を８００Å異方性エッチ
ングして，導電体膜の突起３４から成るパターンを形成
する。
ォトリソグラフィ，電子線リソグラフィ，Ｘ線リソグラ
フィなどによって，短冊状のレジストパターンを形成す
る。 （５）短冊状にパターニングされたレジストをマスクと
して，ＲＩＥ法で導電体膜３３を８００Å異方性エッチ
ングして，導電体膜の突起３４から成るパターンを形成
する。
【００６０】（６）次いで，レジストを剥離すると，図
６（ａ）に示す状態が得られる。 （７）全面に，ＳｉＯ2 膜またはＳｉ3 Ｎ4 膜をＣＶＤ
法にて１２００Åの膜厚に成長する。
６（ａ）に示す状態が得られる。 （７）全面に，ＳｉＯ2 膜またはＳｉ3 Ｎ4 膜をＣＶＤ
法にて１２００Åの膜厚に成長する。
【００６１】（８）全面にＲＩＥ法などの異方性エッチ
ングを行って，導電体膜の突起３４の側壁にＳｉＯ2 膜
またはＳｉ3 Ｎ4 膜から成る枠パターン膜３５を残置す
る。ここまでの工程で，図６（ｂ）に示す状態が得られ
る。
ングを行って，導電体膜の突起３４の側壁にＳｉＯ2 膜
またはＳｉ3 Ｎ4 膜から成る枠パターン膜３５を残置す
る。ここまでの工程で，図６（ｂ）に示す状態が得られ
る。
【００６２】（９）次いで，枠パターン膜３５をマスク
として，ポリシリコン膜３３を，圧力０．１Ｔｏｒｒ，
ＨＢｒを反応ガスとするＲＩＥ法にてエッチングする。
隣接蓄積電極間のポリシリコン膜が充分に除去され，同
一蓄積電極内では，筒状の蓄積電極の底部が充分に相互
に接続している状態になるまで，エッチングすること
で，図６（ｃ）に示すような蓄積電極３６の構造が得ら
れる。
として，ポリシリコン膜３３を，圧力０．１Ｔｏｒｒ，
ＨＢｒを反応ガスとするＲＩＥ法にてエッチングする。
隣接蓄積電極間のポリシリコン膜が充分に除去され，同
一蓄積電極内では，筒状の蓄積電極の底部が充分に相互
に接続している状態になるまで，エッチングすること
で，図６（ｃ）に示すような蓄積電極３６の構造が得ら
れる。
【００６３】（１０）図１（ｂ）に示すように，蓄積電
極１１の表面にキャパシタ絶縁膜１２を被着した後，全
面に，ポリシリコン膜から成る対向電極１３を形成し
て，本発明に係るキャパシタが完成する。
極１１の表面にキャパシタ絶縁膜１２を被着した後，全
面に，ポリシリコン膜から成る対向電極１３を形成し
て，本発明に係るキャパシタが完成する。
【００６４】以下，通常の絶縁工程，配線工程を経て，
ＤＲＡＭが完成する。本実施例では，実施例１のよう
に，第１膜および第２膜を形成していないので，第１膜
の成長工程および除去工程を削減することができる。
ＤＲＡＭが完成する。本実施例では，実施例１のよう
に，第１膜および第２膜を形成していないので，第１膜
の成長工程および除去工程を削減することができる。
【００６５】上述した実施例１および実施例２におい
て，ＢＰＳＧのリフローやＳＯＧを用いた平坦化を導電
体膜の成長前に施すことにより，セルアレイ以外の領域
の段差部に残留膜が発生するのを防止することができ
る。
て，ＢＰＳＧのリフローやＳＯＧを用いた平坦化を導電
体膜の成長前に施すことにより，セルアレイ以外の領域
の段差部に残留膜が発生するのを防止することができ
る。
【００６６】あるいは，平坦化は施さず，側壁部への残
置の異方性エッチングを行った後，セルアレイ部分を覆
うレジストを形成し，露出部分に残留する第２膜または
枠パターン膜を除去するようにしてもよい。そして，必
要に応じて，導電体膜エッチングの後にも，残留膜除去
を行う。
置の異方性エッチングを行った後，セルアレイ部分を覆
うレジストを形成し，露出部分に残留する第２膜または
枠パターン膜を除去するようにしてもよい。そして，必
要に応じて，導電体膜エッチングの後にも，残留膜除去
を行う。
【００６７】上述の実施例１および実施例２において，
例えばｓ１＝０．２μｍ，ｗ１＝０．２μｍにレジスト
パターンを形成しておいて，第１膜から成る短冊状パタ
ーン形成のエッチング，または導電体膜の突起から成る
短冊状パターン形成のエッチングでパターン線幅を０．
１μｍ細らせることによっても同様に行うことができ
る。
例えばｓ１＝０．２μｍ，ｗ１＝０．２μｍにレジスト
パターンを形成しておいて，第１膜から成る短冊状パタ
ーン形成のエッチング，または導電体膜の突起から成る
短冊状パターン形成のエッチングでパターン線幅を０．
１μｍ細らせることによっても同様に行うことができ
る。
【００６８】また，パターンの各幅（ｓ１，ｓ２，ｗ
１，ｗ２），第２膜の膜厚，および枠パターン膜の膜厚
は，適当な抜き幅が形成されるような条件を満たしなが
ら自由に変更可能である。特に，パターンの各幅（ｓ
１，ｓ２，ｗ１，ｗ２）をより狭くすることにより，同
一面積により多くの短冊，したがって筒を形成して，よ
り大きな表面積を得ることができる。
１，ｗ２），第２膜の膜厚，および枠パターン膜の膜厚
は，適当な抜き幅が形成されるような条件を満たしなが
ら自由に変更可能である。特に，パターンの各幅（ｓ
１，ｓ２，ｗ１，ｗ２）をより狭くすることにより，同
一面積により多くの短冊，したがって筒を形成して，よ
り大きな表面積を得ることができる。
【００６９】導電体膜エッチングのＲＩＥ法において，
ＨＢｒの外に，Ｃｌ系ガスやＦ系ガスを用いることも可
能である。また，パターン幅に応じてエッチング圧力な
どの条件を変えて，エッチング速度比を適当な状態に調
整することが肝要である。
ＨＢｒの外に，Ｃｌ系ガスやＦ系ガスを用いることも可
能である。また，パターン幅に応じてエッチング圧力な
どの条件を変えて，エッチング速度比を適当な状態に調
整することが肝要である。
【００７０】短冊パターンの周囲を丸くし，導電体膜エ
ッチング条件を，筒の底部が丸くなるように設定する
と，鋭角の凹み部分をなくすことができ，キャパシタ絶
縁膜の信頼性をより向上させることができる。
ッチング条件を，筒の底部が丸くなるように設定する
と，鋭角の凹み部分をなくすことができ，キャパシタ絶
縁膜の信頼性をより向上させることができる。
【００７１】さらに，短冊パターンをドットパターンに
変形すること（周辺長が最大になる），側壁を二重に形
成して二重の筒を複数個持たせることなどは，本発明の
範囲内で容易に行うことのできる事項である。
変形すること（周辺長が最大になる），側壁を二重に形
成して二重の筒を複数個持たせることなどは，本発明の
範囲内で容易に行うことのできる事項である。
【００７２】
【発明の効果】本発明によれば，ＤＲＡＭの記憶セル用
キャパシタにおいて，少ない製造工程で製造可能でかつ
充分な容量を有すると共に，蓄積電極が変形することの
ないキャパシタ構造およびその製造方法が得られる。
キャパシタにおいて，少ない製造工程で製造可能でかつ
充分な容量を有すると共に，蓄積電極が変形することの
ないキャパシタ構造およびその製造方法が得られる。
【００７３】その結果，本発明によれば，半導体デバイ
スの信頼性および製造歩留まりが向上する。
スの信頼性および製造歩留まりが向上する。
【図１】本発明の一実施例を示す図である。
【図２】実施例１の工程１を示す図である。
【図３】実施例１の工程２を示す図である。
【図４】パターン抜き幅とエッチング速度との関係を示
す図である。
す図である。
【図５】セルアレイ以外の段差部を示す図である。
【図６】実施例２を示す図である。
１１ 蓄積電極 １２ キャパシタ絶縁膜 １３ 対向電極 ＷＬ ワードライン ＢＬ ビットライン Ｓ．Ｃ． ストレージコンタクトホール
Claims (8)
- 【請求項１】 １トランジスタ・１キャパシタ構成の半
導体記憶装置の記憶セル用キャパシタであって， 蓄積電極が，半導体基板上に形成された導電体膜から成
り， 複数個の筒状部と， 該複数個の筒状部の底部を相互に接続する相互接続部と
を含むことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１において， 蓄積電極下の構造がほぼ平坦であることを特徴とする半
導体記憶装置。 - 【請求項３】 １トランジスタ・１キャパシタ構成の半
導体記憶装置の記憶セル用キャパシタの製造方法であっ
て， 半導体基板上の絶縁膜上に，導電体膜を形成する工程
と， 該導電体膜上に第１膜を形成する工程と， 該第１膜を選択的にエッチングして，複数個の短冊パタ
ーンを形成する工程と， 全面に，第２膜を形成する工程と， 該第２膜を異方性エッチングして，前記複数個の短冊パ
ターンを成す第１膜の側壁に残置する工程と， 前記第１膜を選択的に除去して，前記第２膜から成る枠
パターンを形成する工程と， 該第２膜から成る枠パターンをマスクとして，前記導電
体膜をエッチングして，複数個の筒状部と，該複数個の
筒状部の底部を相互に接続する相互接続部とから成る蓄
積電極を形成する工程とを含み， 前記枠の内部幅および同一蓄積電極に属する枠同士の間
隔が，隣接蓄積電極に属する最近接の枠との間隔より小
さく， 前記導電体膜のエッチング条件を，マスク開口幅が小さ
いほどエッチング速度が遅くなるように設定することを
特徴とする半導体記憶装置の製造方法。 - 【請求項４】 請求項３において， 第２膜を異方性エッチングして，前記複数個の短冊パタ
ーンを成す第１膜の側壁に残置する工程の後に， 記憶セルアレイ部分をマスクで覆い，該マスクで覆われ
ていない部分に取り残された第２膜を除去する工程を有
することを特徴とする半導体記憶装置の製造方法。 - 【請求項５】 １トランジスタ・１キャパシタ構成の半
導体記憶装置の記憶セル用キャパシタの製造方法であっ
て， 半導体基板上の絶縁膜上に，導電体膜を形成する工程
と， 該導電体膜を選択的にエッチングして，複数個の突起か
ら成る短冊パターンを形成する工程と， 全面に導電体膜のエッチングマスクになる膜を形成する
工程と， 該導電体膜のエッチングマスクになる膜を異方性エッチ
ングして，前記短冊パターンを成す導電体膜の突起の側
壁に枠パターン膜として残置する工程と， 該枠パターン膜をマスクとして，前記導電体膜をエッチ
ングして，複数個の筒状部と，該複数個の筒状部の底部
を相互に接続する相互接続部とから成る蓄積電極を形成
する工程とを含み， 前記枠の内部幅および同一蓄積電極に属する枠同士の間
隔が，隣接蓄積電極に属する最近接の枠との間隔より小
さく， 前記導電体膜のエッチング条件を，マスク開口幅が小さ
いほどエッチング速度が遅くなるように設定することを
特徴とする半導体記憶装置の製造方法。 - 【請求項６】 請求項５において， 導電体膜のエッチングマスクになる膜を異方性エッチン
グして，前記短冊パターンを成す導電体膜の突起の側壁
に枠パターンとして残置する工程の後に， 記憶セルアレイ部分をマスクで覆い，該マスクで覆われ
ていない部分に取り残された導電体膜のエッチングマス
クになる膜を除去する工程を有することを特徴とする半
導体記憶装置の製造方法。 - 【請求項７】 １トランジスタ・１キャパシタ構成の半
導体記憶装置の記憶セル用キャパシタの製造方法であっ
て， 半導体基板上の絶縁膜上に，導電体膜を形成する工程
と， 該導電体膜を選択的にエッチングして，複数個の凹部か
ら成る短冊パターンを形成する工程と， 全面に導電体膜のエッチングマスクになる膜を形成する
工程と， 該導電体膜のエッチングマスクになる膜を異方性エッチ
ングして，前記短冊パターンを成す導電体膜の凹部の内
側壁に枠パターン膜として残置する工程と， 該枠パターン膜をマスクとして，前記導電体膜をエッチ
ングして，複数個の筒状部と，該複数個の筒状部の底部
を相互に接続する相互接続部とから成る蓄積電極を形成
する工程とを含み， 前記枠の内部幅および同一蓄積電極に属する枠同士の間
隔が，隣接蓄積電極に属する最近接の枠との間隔より小
さく， 前記導電体膜のエッチング条件を，マスク開口幅が小さ
いほどエッチング速度が遅くなるように設定することを
特徴とする半導体記憶装置の製造方法。 - 【請求項８】 請求項７において， 導電体膜のエッチングマスクになる膜を異方性エッチン
グして，前記短冊パターンを成す導電体膜の凹部の内側
壁に枠パターンとして残置する工程の後に， 記憶セルアレイ部分をマスクで覆い，該マスクで覆われ
ていない部分に取り残された導電体膜のエッチングマス
クになる膜を除去する工程を有することを特徴とする半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271282A JPH06120444A (ja) | 1992-10-09 | 1992-10-09 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271282A JPH06120444A (ja) | 1992-10-09 | 1992-10-09 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120444A true JPH06120444A (ja) | 1994-04-28 |
Family
ID=17497900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4271282A Pending JPH06120444A (ja) | 1992-10-09 | 1992-10-09 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120444A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328824B1 (ko) * | 1999-07-09 | 2002-03-14 | 박종섭 | 커패시터 제조방법 |
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1992
- 1992-10-09 JP JP4271282A patent/JPH06120444A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328824B1 (ko) * | 1999-07-09 | 2002-03-14 | 박종섭 | 커패시터 제조방법 |
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