JPH06119781A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH06119781A JPH06119781A JP4266961A JP26696192A JPH06119781A JP H06119781 A JPH06119781 A JP H06119781A JP 4266961 A JP4266961 A JP 4266961A JP 26696192 A JP26696192 A JP 26696192A JP H06119781 A JPH06119781 A JP H06119781A
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- G11C11/408—Address circuits
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- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
Abstract
方式において、サブワード線に電源を供給する配線の寄
生容量を減少させ、消費電力の削減、面積の縮小、高速
化をはかること。 【構成】サブワード線1601…に電源を供給する配線
(以後電源供給線1401…)を分割する。従って、電
源供給線1401…の寄生容量の大部分を占めるワード
ドライバ1501〜の拡散層容量は分割数分の1とな
る。電源供給線駆動回路はセルアレイ上に分割配置す
る。電源供給線駆動回路は行デコーダ側から、もしくは
行デコーダ側とこれに直交する方向双方に配置された選
択信号により、電源供給線をアレイ上に配置された電源
と接地電位に選択的に接続する。従って、1サイクル内
で充放電される電源供給線は分割された内の1本だけで
ある。これにより、一サイクル内で電源供給線を充放電
する電流は大幅に減り、消費電力の低減、高速化、面積
縮小が行える。
Description
にダイナミックRAM(ランダム・アクセス・メモリ)
に関する。
れ、図7に示すようなタイミングで駆動されるワード線
駆動回路系を持つタイナミックRAMがある。
3901,電源供給線波形3903,サブワード線波形
3904が示されている。
ワード線をメインワード線3201〜3203とサブワ
ード線3601〜3653との2つの階層に分け、1つ
のメインワード線例えば3201に、図8に示されるよ
うな回路で構成されるワードドライバ3501、351
1を経由して接続される複数のサブワード線3601、
3611が平行して配置されることを特徴としている。
供給線端子4101と接地端子4103との間に、Pチ
ャネルトランジスタ4201とNチャネルトランジスタ
4202との直列体が接続され、その共通接続点をサブ
ワード線端子4104となし、メインワード線端子41
02を入力とする反転回路4301を設け、その出力を
P,Nチャネルトランジスタ4201,4202のゲー
トに接続している。
部すべてを横断し、必然的に長くなるので、金属配線を
用いて抵抗を下げる必要がある。この方式では、メイン
ワード線3201,…の配線ピッチはサブワード線36
11,…のピッチ、つまりメモリセルのピッチの2倍と
なる。
1,3102,…,3103があり、電源選択回路33
01,3302,3303があり、電源線3901が配
されている。
サブワード線を2本としたが、これを増やすことによ
り、メインワード線のピッチはさらに緩和される。
われている行デコーダで金属配線を駆動しこれに直接セ
ルトランジスタのゲート電極を接続する方法に比較し
て、金属配線の本数を減らすことができ、その配線ピッ
チを緩和でき、高集積化が可能となる。
説明する。スタンバイ状態においては、すべてのサブワ
ード線3601〜3653の電位はロウレベルである。
この時、図には明示されていない従来の1トランジスタ
型のメモリセルか、各々のサブワード線に、メモリセル
を構成するNチャネルトンランジスタのゲート電極をも
って複数接続されている。従って、すべてのメモリセル
は非選択状態にある。
のメモリセルに接続されているサブワード線3601、
および3601と同じ行アドレスを持つサブワード線3
602、3603がリフレッシュ動作のために選択さ
れ、電位がハイレベルとなる。この手順をつぎに説明す
る。
号線により行デコーダ3101が選択され、これに接続
されるメインワード線3201の電位がハイレベルにな
る。この時、他のメインワード線3202〜3203は
ラウレベルのままである。
が図には明示されないアドレス信号線により選択された
電源供給線3401〜3403が電源に接続される。こ
の時、選択されなかった電源供給線3404〜3406
は電源供給源とはならず、ロウレベルを保つ。
例として図8のような回路で構成されており、これに接
続されるメインワード線がハイレベルであるときには、
電源供給線とサブワード線とを接続状態とし、メインワ
ード線がロウレベルの時にはサブワード線をロウレベル
に保つ。従って、サブワード線3601〜3613のみ
がハイレベルとなり、サブワード線3611〜3653
はロウレベルのままである。
入力信号が正論理の場合の一例であり、他の構成でも差
し支えないが、メインワード線がゲート電極に接続さ
れ、電源供給線がソース電極に接続されることは不変で
ある。
数のワードドライバ3501,…が1本の電源供給線に
接続される。従って、ワードドライバのトランジスタの
拡散層容量と配線容量とからなる寄生容量が電源供給線
に付加される。さらに、多数の電源供給線の充放電が一
斉に行なられるため、一度に動作する電源供給線に付加
される寄生容量の総計は非常に大きなものとなり、これ
はアレイ規模が大きけなるほど顕著になる。電源供給線
は、サイクル毎に充放電を繰り返すので、この寄生容量
が大きくなると、充放電電流が増加し、消費電力が大き
くなってしまう。
は、ワードドライバのトランジスタの拡散層容量はトラ
ンジスタ1つあたり2フェムトファラド程度であり、サ
ブワード線は4V程度で動作する。一本の電源供給線に
1000個のワードドライバが接続され、1サイクル内
で32本の電源供給線が充放電された場合、100ナノ
秒のサイクルタイムで動作させれば、消費電力は10.
24ミリワットとなる。チップ全体の消費電力が300
ミリワット程度なので無視できない値となる。
る場合、電源選択回路のインピーダンスは十分に低くな
くてはならず、この場合電源選択回路の面積増加につな
がる。逆に、インピーダンスが十分に低くできない場合
には、電源供給線の充放電電流はここで制限されて大き
くできず、充放電時間が長くなり、速度の低下につなが
る。
費電力を大きくせず、動作速度を低下させないようにし
た半導体メモリを提供することにある。
路系の構成は、アドレス信号により選択される電源選択
線選択回路と、電源選択線選択回路により選択される電
源選択線と、電源選択線により選択される電源供給線を
持ち、選択されたワードドライバに接続された一部の電
源供給線のみが選択的に電源と接続されることを特徴と
する。
メモリを示す回路図であり、図3の本実施例の動作タイ
ミング図である。
D,E,Fは、図2の電源選択線1801,1802,
1803,1804,1805,1806の端A,B,
C,D,E,Fの同一アルファベット同士が接続され、
図1,図2を合わせて、本実施例の全体の回路図とな
る。
アドレス信号によって選択される複数の行デコーダ11
01…と、前記各々の行デコーダ1101…によって駆
動される複数のメインワード線1201,…と、前記各
々のメインワード線1201…に対し平行に配置され、
メモリセルを構成するトランジスタのゲート電極に電気
的に接続された複数のサブワード線1601…と、前記
各々のメインワード線に直交する方向に複数の列をな
し、前記メインワード線により選択され、各々に接続さ
れたサブワード線を駆動する複数のワードドライバ回路
1501…列と、実質的に前記ワードドライバ回路列上
に配置され、複数のワードドライバ回路に接続された複
数の電源供給線とで構成されるワード線駆動回路系にお
いて、前記第1のアドレス信号もしくは第2のアドレス
信号もしくはその双方によって選択される複数の電源選
択線選択回路1701…と、前記電源選択線選択回路1
701…によって駆動される電源選択線1801…と、
前記電源選択線1801…によって各々選択され前記電
源供給線1401…と電源を接続する電源選択回路13
01…とを備えることを特徴とする。
供給線1401〜1413はメインワード線直交方向に
複数に分割されており、その各々は電源選択回路130
1〜1306に接続されている。電源選択回路1301
〜1306は電源選択線選択回路1701〜1703お
よび1711〜1712によって選択される電源選択線
1801〜1803および1811〜181212によ
って選択される。
択線1811〜1812の内、1サイクル内で選択され
るのは基本的には1本であるので、一部の電源選択回路
のみしか選択されない。従って、メインワード線直交方
向に複数に分割された電源供給線の内、電源に接続され
るものは全体の一部である。
本実施例では従来例に比較して、1サイクル内で充放電
される電源供給線の長さの総計が短く、これに付加され
る寄生容量も小さい。電源選択線は従来例の電源供給線
とほぼ同じ長さになるが、少数の電源選択回路が接続さ
れるのみなので、寄生容量は大幅に小さい。従って、消
費電力も小さくなる。
同様に、スタンバイ状態においては、すべてのサブワー
ド線1601〜1693の電位はロウレベルであり、図
には明示されないすべてのメモリセルは非選択状態にあ
る。
のメモリセルに接続されているサブワード線1601、
および1601と同じ行アドレスを持つサブワード線1
602、1603がリフレッシュ動作のために選択さ
れ、電位がハイレベルとなる。この手順を詳細に説明す
る。
号線により行デコーダ1101が選択され、これに接続
されるメインワード線1201の電位がハイレベルにな
る。この時、他のメインワード線1202〜1203は
ロウレベルのままである。
信号により、電源選択線選択回路1711が選択され、
電源選択線1811がハイレベルとなる。電源選択線選
択回路1711〜1712は、複数の行デコーダ毎に配
置される。電源選択線選択回路間に配置される行デコー
ダの個数は任意に決められるが、1対のビット線に交差
するメインワード線毎に配置されれば、行デコーダとセ
ンスアンプ列が交差し、他の回路が配置されていないス
ペースに配置できるので都合がよい。この場合には、電
源選択回路もワードドライバ列とセンスアンプ列の交点
に配置できる。
703が図には明示されないアドレス信号線により選択
された電源選択線1801〜1803をハイレベルとす
る。この時、選択されなかった電源選択線1804〜1
806はロウレベルのままである。
に接続される電源選択線1801〜1806および18
11〜1812の双方がハイレベルであるときには、電
源供給線1401〜1413を電源と接続状態とし、他
の場合には接地電位とする。従って、電源供給線140
1〜1403のみが、電源と接続されてハイレベルとな
り、電源供給線1404〜1413は電源供給源とはな
らず、ロウレベルを保つ。
れを接続されるメインワード線がハイレベルであるとき
には、電源供給線1401〜1413とサブワード線1
601〜1653とを接続状態とし、メインワード線が
ロウレベルの時にはサブワード線の電位をロイレベルに
保つ。従って、サブワード線1601〜1603のみが
ハイレベルとなり、サブワード線1611〜1653は
ロウレベルのままである。
論理で説明したが、一部または全部の信号が負論理で構
成されていても同様の結果が得られる。
体メモリを示す回路図である。図4の電源選択線280
1,2802の端A,Bは図5の端A,Bとそれぞれ接
続されて、全体の回路図となる。
例では、行デコーダ2101〜2105沿いにメインワ
ード線に直交する方向に配置される電源選択線2801
〜2804を、電源選択線選択回路2702〜2703
へ入力している。電源選択回路2301〜2306は、
それぞれ電源選択線2801〜2804のみを参照して
電源供給線2401〜24131を電源と接続する。ま
た、電源選択線選択信号2801〜2802に引き続
き、電源選択線選択信号2803〜2806が動作する
ことを除き、動作手順は、前記第1の実施例と同じであ
る。
デコーダに直交する方向に並ぶ電源選択線選択回路列1
701〜1703が必要なくなるので、さらにチップ面
積の縮小をはかることが可能である。
供給線が分割されており、サブワード線駆動のために1
サイクル内で充放電される電源供給線の寄生容量が小さ
いので、低消費電力、小型で高速なダイナミックRAM
が提供できるという効果がある。
部分を示す回路図である。
ある。
部分を示す回路図である。
の回路図である。
3103 行デコーダ 1201〜1205,2201〜2205,3201〜
3203 メインワード線 1301〜1303,2301〜2303,3301〜
3303 電源選択回路 1401〜1413,2401〜2413,3401〜
3413 電源供給線 1501〜1593,2501〜2593,3501〜
3553 ワードドライバ 1601〜1693,2601〜2693,3601〜
3653 サブワード線 1701〜1712,2701〜2712 電源選択
線選択回路 1801〜1812,2801〜2812 電源選択
線 1901〜1904,3901〜3904 タイミン
グ波形 4101 電源供給線端子 4102 メインワード線端子 4103 接地端子 4104 サブワード線端子 4201 Pチャネルトランジスタ 4202 Nチャネルトランジスタ 4301 反転回路
Claims (2)
- 【請求項1】 アドレス信号により選択される電源選択
線選択回路と、前記電源選択線選択回路により選択され
る電源選択線と、前記電源選択線により選択される電源
供給線を持ち、選択されたワードドライバに接続された
一部の電源供給線のみが選択的に電源と接続されるワー
ド線駆動回路系を有することを特徴とする半導体メモ
リ。 - 【請求項2】 電源選択線選択回路が、ワードドライバ
の列毎に設けられている請求項1に記載の半導体メモ
リ。
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