JPH06112493A - 縦方向電流によるパワーｍｏｓトランジスタを製造するための方法およびこの方法により製造したトランジスタ - Google Patents
縦方向電流によるパワーｍｏｓトランジスタを製造するための方法およびこの方法により製造したトランジスタInfo
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Abstract
(57)【要約】 （修正有）
【目的】縦方向電流によって、個別タイプ（ＶＤＭＯ
Ｓ）及び集積タイプ（例えば、制御回路と電力段から成
るモノリシック回路）の両タイプのパワーＭＯＳトラン
ジスタを製造するための方法及びその方法によるトラン
ジスタを提供する。 【構成】このプロセスによれば先ず、ゲート領域(15)の
両側ならびに下部に低ドーピング本体領域(12)を完成
し、次いで前記低ドーピング本体領域(12)の内側に、前
記ゲート領域(15)と自己整合して高ドーピング本体領域
(14)を完成する。従って前記ゲート領域(15)と自己整合
し、かつ接合深さの低減した高ドーピング本体領域(14)
を有する、縦方向電流によるＭＯＳパワートランジスタ
が得られる。
Ｓ）及び集積タイプ（例えば、制御回路と電力段から成
るモノリシック回路）の両タイプのパワーＭＯＳトラン
ジスタを製造するための方法及びその方法によるトラン
ジスタを提供する。 【構成】このプロセスによれば先ず、ゲート領域(15)の
両側ならびに下部に低ドーピング本体領域(12)を完成
し、次いで前記低ドーピング本体領域(12)の内側に、前
記ゲート領域(15)と自己整合して高ドーピング本体領域
(14)を完成する。従って前記ゲート領域(15)と自己整合
し、かつ接合深さの低減した高ドーピング本体領域(14)
を有する、縦方向電流によるＭＯＳパワートランジスタ
が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、縦方向電流によって、
個別タイプ（ＶＤＭＯＳ）および集積タイプ（例えば、
制御回路と電力段から成るモノリシック回路）の両タイ
プのパワーＭＯＳトランジスタを製造するための方法な
らびに、この製造方法により得られたトランジスタに関
する。
個別タイプ（ＶＤＭＯＳ）および集積タイプ（例えば、
制御回路と電力段から成るモノリシック回路）の両タイ
プのパワーＭＯＳトランジスタを製造するための方法な
らびに、この製造方法により得られたトランジスタに関
する。
【０００２】
【従来の技術】上述のタイプのトランジスタを製造する
従来技術によるプロセス（製造方法）は、それらがｎ型
チャネルであってもあるいはＰ型チャネルであっても、
第１型の導電率の低濃度のドーパントを持つエピタキシ
ャルシリコン層を、同型の高濃度ドーパントを持つシリ
コン基板上に成長させ、電界酸化させ、マスキングし、
次いで前記エピタキシャル層において第２型の導電率の
高濃度ドーパントをイオン注入し、拡散して高ドーパン
ト本体領域を生成し、マスキングし、次いで前記エピタ
キシャル層の表面に活性区域を画定し、前記活性区域に
ゲート酸化物を成長させ、ゲート酸化物上に多結晶シリ
コンを付着し、かつドーピングし、マスキングし、次い
でゲート領域の外側の多結晶シリコンとゲート酸化物を
エッチングし、マスキングし、次いでゲート領域の両側
および下部の低ドーピング本体領域において、第２型の
低濃度ドーパントを拡散してチャネル領域を形成し、前
記ゲート領域の両側に第１型の高濃度ドーパントを拡散
してソース領域を形成し、多結晶シリコン上に絶縁酸化
物を付着させ、接点領域を画定し、表面全体をメタライ
ズし、このメタライゼーションをガラスまたは他の不活
性化材料によって覆う、という数工程を備えている。さ
らに、基板の裏側をメタライズしてドレイン領域を形成
する工程も備えている。
従来技術によるプロセス（製造方法）は、それらがｎ型
チャネルであってもあるいはＰ型チャネルであっても、
第１型の導電率の低濃度のドーパントを持つエピタキシ
ャルシリコン層を、同型の高濃度ドーパントを持つシリ
コン基板上に成長させ、電界酸化させ、マスキングし、
次いで前記エピタキシャル層において第２型の導電率の
高濃度ドーパントをイオン注入し、拡散して高ドーパン
ト本体領域を生成し、マスキングし、次いで前記エピタ
キシャル層の表面に活性区域を画定し、前記活性区域に
ゲート酸化物を成長させ、ゲート酸化物上に多結晶シリ
コンを付着し、かつドーピングし、マスキングし、次い
でゲート領域の外側の多結晶シリコンとゲート酸化物を
エッチングし、マスキングし、次いでゲート領域の両側
および下部の低ドーピング本体領域において、第２型の
低濃度ドーパントを拡散してチャネル領域を形成し、前
記ゲート領域の両側に第１型の高濃度ドーパントを拡散
してソース領域を形成し、多結晶シリコン上に絶縁酸化
物を付着させ、接点領域を画定し、表面全体をメタライ
ズし、このメタライゼーションをガラスまたは他の不活
性化材料によって覆う、という数工程を備えている。さ
らに、基板の裏側をメタライズしてドレイン領域を形成
する工程も備えている。
【０００３】上述の従来技術によって得たパワーＭＯＳ
トランジスタの最終構造を分析する場合、ゲート領域の
各側にバイポーラ寄生トランジスタがあることが理解さ
れるが、それはｎ型チャネルパワートランジスタの場合
はＮＰＮタイプであり、そしてこの場合、エミッタはソ
ース領域によって形成され、ベースは本体領域によって
形成され、そしてコレクタはエピタキシャル層に形成さ
れる。
トランジスタの最終構造を分析する場合、ゲート領域の
各側にバイポーラ寄生トランジスタがあることが理解さ
れるが、それはｎ型チャネルパワートランジスタの場合
はＮＰＮタイプであり、そしてこの場合、エミッタはソ
ース領域によって形成され、ベースは本体領域によって
形成され、そしてコレクタはエピタキシャル層に形成さ
れる。
【０００４】ＭＯＳトランジスタの表面に形成したメタ
ライゼーションのために、この寄生トランジスタは、メ
タライゼーションによって実際に短絡が生ずる場合、パ
ワートランジスタの表面と、寄生トランジスタの活性ベ
ースを構成するソースの下の本体領域との間に存在する
内部抵抗によって限定されるが、そのベースがエミッタ
とほぼ短絡状態に置かれることになる。このような抵抗
は寄生トランジスタのベース外因性抵抗となる。
ライゼーションのために、この寄生トランジスタは、メ
タライゼーションによって実際に短絡が生ずる場合、パ
ワートランジスタの表面と、寄生トランジスタの活性ベ
ースを構成するソースの下の本体領域との間に存在する
内部抵抗によって限定されるが、そのベースがエミッタ
とほぼ短絡状態に置かれることになる。このような抵抗
は寄生トランジスタのベース外因性抵抗となる。
【０００５】そのような抵抗ならびに寄生トランジスタ
の利得は、高ドーピング本体領域においては低く、この
場合高ドーピングによって前記領域では再結合が増加
し、従ってエミッタからコレクタへの電流は流れにくく
なっており、一方、低ドーパント濃度を有する本体領域
においては、それらはより高い値を持っている。寄生ト
ランジスタが低利得と低抵抗を持つことの重要性は、Ｍ
ＯＳパワートランジスタにかかって印加された電圧の変
動率が十分高い時はいつも寄生トランジスタベースの外
因性ベース抵抗を通って流れる容量電流はそれをバイア
スし、従ってそれを活性領域にスイッチさせ得ることを
考慮することで認めることができる。この場合、パワー
トランジスタは、そのベースがエミッタと短絡していな
い寄生トランジスタのそれに等しい降伏電圧を持たなけ
ればならず、それはパワーＭＯＳトランジスタのそうで
ないもののそれより明らかに低い。
の利得は、高ドーピング本体領域においては低く、この
場合高ドーピングによって前記領域では再結合が増加
し、従ってエミッタからコレクタへの電流は流れにくく
なっており、一方、低ドーパント濃度を有する本体領域
においては、それらはより高い値を持っている。寄生ト
ランジスタが低利得と低抵抗を持つことの重要性は、Ｍ
ＯＳパワートランジスタにかかって印加された電圧の変
動率が十分高い時はいつも寄生トランジスタベースの外
因性ベース抵抗を通って流れる容量電流はそれをバイア
スし、従ってそれを活性領域にスイッチさせ得ることを
考慮することで認めることができる。この場合、パワー
トランジスタは、そのベースがエミッタと短絡していな
い寄生トランジスタのそれに等しい降伏電圧を持たなけ
ればならず、それはパワーＭＯＳトランジスタのそうで
ないもののそれより明らかに低い。
【０００６】従って、上記の寄生トランジスタが存在す
ることはパワーＭＯＳトランジスタの降伏電圧を低下さ
せる効果、あるいはとにかくスイッチング速度を低減さ
せる効果がある。この事象が生ずるのに必要な電圧変動
率の値が高ければ、従って寄生トランジスタ利得および
そのベース外因性抵抗の値が低ければそれだけＶＤＭＯ
Ｓデバイスが強力になることは明らかである。
ることはパワーＭＯＳトランジスタの降伏電圧を低下さ
せる効果、あるいはとにかくスイッチング速度を低減さ
せる効果がある。この事象が生ずるのに必要な電圧変動
率の値が高ければ、従って寄生トランジスタ利得および
そのベース外因性抵抗の値が低ければそれだけＶＤＭＯ
Ｓデバイスが強力になることは明らかである。
【０００７】従来技術の欠点は、高ドーピング本体領域
およびチャネル領域が２つの明確なマスキングによって
画定されているということに関連している。そのことか
ら、高ドーピング本体領域とゲートを構成する多結晶シ
リコンとの間に当然の結果として位置合わせ誤りが生ず
る。この位置合わせ誤りの結果、高ドーピング本体領域
のチャネル領域への侵透が生ずることがあり、この場
合、ドーピングの増加によって導電段階中、導電閾値電
圧の上昇ならびにデバイスのソース／ドレイン抵抗の増
大を生じさせることもあり得る。
およびチャネル領域が２つの明確なマスキングによって
画定されているということに関連している。そのことか
ら、高ドーピング本体領域とゲートを構成する多結晶シ
リコンとの間に当然の結果として位置合わせ誤りが生ず
る。この位置合わせ誤りの結果、高ドーピング本体領域
のチャネル領域への侵透が生ずることがあり、この場
合、ドーピングの増加によって導電段階中、導電閾値電
圧の上昇ならびにデバイスのソース／ドレイン抵抗の増
大を生じさせることもあり得る。
【０００８】従来技術の別の欠点は低ドーピング本体領
域のそれに関して高ドーピング本体領域の接合深さがよ
り大きいことによって構成される。そのような不均衡の
ために、所定の降伏電圧に対して導電中のソース／ドレ
イン抵抗を最適化することができないが、それは導電中
のソース／ドレイン抵抗はエピタキシャル層の厚さの成
長によって増大し、一方、降伏電圧は本体領域の下のエ
ピタキシャル層の最小の厚さによって設定されており、
従って高ドーピング本体領域の接合厚さが高ければそれ
だけ低くなるからである。
域のそれに関して高ドーピング本体領域の接合深さがよ
り大きいことによって構成される。そのような不均衡の
ために、所定の降伏電圧に対して導電中のソース／ドレ
イン抵抗を最適化することができないが、それは導電中
のソース／ドレイン抵抗はエピタキシャル層の厚さの成
長によって増大し、一方、降伏電圧は本体領域の下のエ
ピタキシャル層の最小の厚さによって設定されており、
従って高ドーピング本体領域の接合厚さが高ければそれ
だけ低くなるからである。
【０００９】
【発明が解決しようとする課題】本発明の目的は、上述
の欠点を克服することができる、縦方向電流によるパワ
ーＭＯＳトランジスタを製造するためのプロセス（製造
方法）を達成することである。
の欠点を克服することができる、縦方向電流によるパワ
ーＭＯＳトランジスタを製造するためのプロセス（製造
方法）を達成することである。
【００１０】
【課題を解決するための手段】この発明によれば、その
ような目的は縦方向電流によってパワーＭＯＳトランジ
スタを完成するためのプロセスによって達成されるが、
そのプロセスは、第１型の導電率の低濃度ドーパントを
持つエピタキシャル層を同型の高濃度ドーパントを持つ
シリコン基板上に成長させ、電界酸化させ、マスキング
し、次いで前記エピタキシャル層の表面に活性領域を画
定し、ゲート酸化物を成長させ、ゲートの設立に適した
多結晶シリコンを付着し、それを第１型の高濃度ドーパ
ントでドーピングし、マスキングし、次いでゲート領域
の外側の多結晶シリコンおよびゲート酸化物を連続して
エッチングし、第２型の導電率のドーパントを注入し、
かつ拡散して前記ゲート領域の両側と下部に低ドーピン
グ本体領域を生成する工程から成り、そしてそれは多結
晶シリコンの両側にスペーサを形成し、第２型の高濃度
ドーパントを注入し、拡散して前記ゲート領域と自己整
合し、かつ前記低ドーピング本体領域の内側の高ドーピ
ング本体領域を生成し、そしてスペーサを除去する工程
から成ることを特徴としている。
ような目的は縦方向電流によってパワーＭＯＳトランジ
スタを完成するためのプロセスによって達成されるが、
そのプロセスは、第１型の導電率の低濃度ドーパントを
持つエピタキシャル層を同型の高濃度ドーパントを持つ
シリコン基板上に成長させ、電界酸化させ、マスキング
し、次いで前記エピタキシャル層の表面に活性領域を画
定し、ゲート酸化物を成長させ、ゲートの設立に適した
多結晶シリコンを付着し、それを第１型の高濃度ドーパ
ントでドーピングし、マスキングし、次いでゲート領域
の外側の多結晶シリコンおよびゲート酸化物を連続して
エッチングし、第２型の導電率のドーパントを注入し、
かつ拡散して前記ゲート領域の両側と下部に低ドーピン
グ本体領域を生成する工程から成り、そしてそれは多結
晶シリコンの両側にスペーサを形成し、第２型の高濃度
ドーパントを注入し、拡散して前記ゲート領域と自己整
合し、かつ前記低ドーピング本体領域の内側の高ドーピ
ング本体領域を生成し、そしてスペーサを除去する工程
から成ることを特徴としている。
【００１１】さらに、ゲート領域の両側および前記高ド
ーピング本体領域の上にソース領域を生成する工程があ
る。上記ソース領域はスペーサを除去した後の注入およ
び拡散によって、あるいはまた、スペーサを形成する前
に注入し、次いで高ドーピング本体領域のそれと同時に
拡散することによって完成することができる。最後に、
多結晶シリコン上に絶縁酸化物を付着させ、接点領域を
画定し、基板の表側と裏側をメタライズし、基板の表側
のメタライゼーションをガラスまたは他の不活性化材料
によって覆う通常の最終工程がある。
ーピング本体領域の上にソース領域を生成する工程があ
る。上記ソース領域はスペーサを除去した後の注入およ
び拡散によって、あるいはまた、スペーサを形成する前
に注入し、次いで高ドーピング本体領域のそれと同時に
拡散することによって完成することができる。最後に、
多結晶シリコン上に絶縁酸化物を付着させ、接点領域を
画定し、基板の表側と裏側をメタライズし、基板の表側
のメタライゼーションをガラスまたは他の不活性化材料
によって覆う通常の最終工程がある。
【００１２】このようにして、シリコンの基板、前記基
板上に重畳されたエピタキシャル層および、ゲート領域
を形成するためにゲート酸化物を挿入されて前記エピタ
キシャル層上に重畳された多結晶シリコンゲートの両側
の前記エピタキシャル層に生成された低ドーピング本体
領域、高ドーピング本体領域およびソース領域とを備
え、そして前記高ドーピング本体領域は前記低ドーピン
グ本体領域の内側に含まれ、かつ前記ゲート領域と自己
整合していることを特徴とするトランジスタが得られる
のである。
板上に重畳されたエピタキシャル層および、ゲート領域
を形成するためにゲート酸化物を挿入されて前記エピタ
キシャル層上に重畳された多結晶シリコンゲートの両側
の前記エピタキシャル層に生成された低ドーピング本体
領域、高ドーピング本体領域およびソース領域とを備
え、そして前記高ドーピング本体領域は前記低ドーピン
グ本体領域の内側に含まれ、かつ前記ゲート領域と自己
整合していることを特徴とするトランジスタが得られる
のである。
【００１３】この発明によるプロセスは本質的に次のよ
うな利点を生じている。 ａ）高ドーピング本体領域をゲート領域と位置合わせす
ることによって、パワートランジスタに関連するバイポ
ーラ寄生トランジスタのベース外因性抵抗と利得を同時
に最小にしている。 ｂ）それらは続いて達成されるので、高ドーピング本体
領域の接合深さは低ドーピング本体領域のそれより小さ
い。このように、エピタキシャル層の厚さは最小にさ
れ、そしてそれによって導電段階中のデバイスの抵抗も
また、上記最小厚さに依存して最小にされる。
うな利点を生じている。 ａ）高ドーピング本体領域をゲート領域と位置合わせす
ることによって、パワートランジスタに関連するバイポ
ーラ寄生トランジスタのベース外因性抵抗と利得を同時
に最小にしている。 ｂ）それらは続いて達成されるので、高ドーピング本体
領域の接合深さは低ドーピング本体領域のそれより小さ
い。このように、エピタキシャル層の厚さは最小にさ
れ、そしてそれによって導電段階中のデバイスの抵抗も
また、上記最小厚さに依存して最小にされる。
【００１４】ｃ）高ドーピング領域を生成するためのホ
トマスキングプロセスを取除くことによって製造価格を
低減している。 本発明の特徴は、単に非限定例として添付の図面を参照
することによって、一層よく理解されるであろう。
トマスキングプロセスを取除くことによって製造価格を
低減している。 本発明の特徴は、単に非限定例として添付の図面を参照
することによって、一層よく理解されるであろう。
【００１５】
【実施例】縦方向電流によってパワーＭＯＳｎ型チャネ
ルトランジスタのセルを完成することに関する、図１〜
図５に示されるプロセスは先ず、ｎ+ ドーピング（例え
ばアンチモニー）を有するシリコン基板６上に、ｎドー
ピングを有するエピタキシャル層７を成長させ、その上
で酸化と活性領域の画定後、ゲート酸化物８が成長さ
れ、次いでｎ+ ドーピング後、パワートランジスタのゲ
ートの設立に適した多結晶シリコン９の付着が実行され
る（図１）。
ルトランジスタのセルを完成することに関する、図１〜
図５に示されるプロセスは先ず、ｎ+ ドーピング（例え
ばアンチモニー）を有するシリコン基板６上に、ｎドー
ピングを有するエピタキシャル層７を成長させ、その上
で酸化と活性領域の画定後、ゲート酸化物８が成長さ
れ、次いでｎ+ ドーピング後、パワートランジスタのゲ
ートの設立に適した多結晶シリコン９の付着が実行され
る（図１）。
【００１６】レジスト１０による適切なマスキングの後
（図１）、多結晶シリコン９およびゲート酸化物８のエ
ッチングが連続して行なわれてゲート領域１５が画定さ
れ、続いてｎ- ドーパント（例えばほう素）が注入さ
れ、かつ拡散されて低ドーピング本体領域１２が形成さ
れる（図２）。図３に示されるこのプロセスの次の工程
では、多結晶シリコン９の両側に（酸化物または他の適
切な材料から成る）スペーサ１３が形成され、次いでＰ
+ ドーパントが注入され、かつ拡散されて、ゲート９と
自己整合した、そして低ドーピング本体領域１２の内側
に完全に含まれた高ドーピング本体領域１４が形成され
る。
（図１）、多結晶シリコン９およびゲート酸化物８のエ
ッチングが連続して行なわれてゲート領域１５が画定さ
れ、続いてｎ- ドーパント（例えばほう素）が注入さ
れ、かつ拡散されて低ドーピング本体領域１２が形成さ
れる（図２）。図３に示されるこのプロセスの次の工程
では、多結晶シリコン９の両側に（酸化物または他の適
切な材料から成る）スペーサ１３が形成され、次いでＰ
+ ドーパントが注入され、かつ拡散されて、ゲート９と
自己整合した、そして低ドーピング本体領域１２の内側
に完全に含まれた高ドーピング本体領域１４が形成され
る。
【００１７】次いで、図４に示されるように、スペーサ
１３が除去され、次に酸化物区域３０の形成後、ひ素の
注入および拡散が行なわれてｎ+ 型のソース領域１６が
形成される。次いで酸化物３０は除去される。次に、ゲ
ート９は絶縁層１７で覆われ、そして接点領域の形成
後、図５における１８と１９でそれぞれ示されるよう
に、デバイスの表側と裏側にメタライゼーションが行な
われる。
１３が除去され、次に酸化物区域３０の形成後、ひ素の
注入および拡散が行なわれてｎ+ 型のソース領域１６が
形成される。次いで酸化物３０は除去される。次に、ゲ
ート９は絶縁層１７で覆われ、そして接点領域の形成
後、図５における１８と１９でそれぞれ示されるよう
に、デバイスの表側と裏側にメタライゼーションが行な
われる。
【００１８】従って、低ドーピング本体領域１２の内側
に含まれ、かつゲート９と自己整合された高ドーピング
本体領域１４を有する、縦方向電流によるＭＯＳ型パワ
ートランジスタが得られる。トランジスタの種々の層に
おいて可能な濃度プロフィールは図８の線図で示されて
おり、この場合、ｘ軸は表面からの接合深さ（ミクロ
ン）を表し、そしてｙ軸はドーパント濃度の log値（ア
トム／cm3)を表す。
に含まれ、かつゲート９と自己整合された高ドーピング
本体領域１４を有する、縦方向電流によるＭＯＳ型パワ
ートランジスタが得られる。トランジスタの種々の層に
おいて可能な濃度プロフィールは図８の線図で示されて
おり、この場合、ｘ軸は表面からの接合深さ（ミクロ
ン）を表し、そしてｙ軸はドーパント濃度の log値（ア
トム／cm3)を表す。
【００１９】４つの曲線２０，２１，２２，２３が示さ
れており、曲線２０はソース領域１６におけるひ素の濃
度の対数を表し、曲線２１は高ドーピング領域１４にお
けるほう素の濃度の対数を表し、曲線２２は低ドーピン
グ領域におけるほう素の対数を表し、そして曲線２３は
エピタキシャル層７におけるりんの濃度の対数を表す。
れており、曲線２０はソース領域１６におけるひ素の濃
度の対数を表し、曲線２１は高ドーピング領域１４にお
けるほう素の濃度の対数を表し、曲線２２は低ドーピン
グ領域におけるほう素の対数を表し、そして曲線２３は
エピタキシャル層７におけるりんの濃度の対数を表す。
【００２０】上記線図から高ドーピング領域１４の接合
深さは低ドーピング領域１２のそれより小さいことがわ
かる。図６および図７に示されるように、この発明によ
るプロセスの別の実施態様では、低ドーピング領域１２
の注入および拡散の後、すなわち図２で示される状態の
後、図３および図４で示される工程の代わりに、ソース
領域１６の注入（図６）、スペーサ１３の形成、高ドー
ピング領域１４の注入、ソース領域１６および高ドーピ
ング領域１４の同時拡散（図７）、そしてスペーサ１３
の除去が連続して行なわれる。前述の場合のように、こ
のプロセスは進行し、次いで図５のそれと同様なトラン
ジスタを製造することで終了する。
深さは低ドーピング領域１２のそれより小さいことがわ
かる。図６および図７に示されるように、この発明によ
るプロセスの別の実施態様では、低ドーピング領域１２
の注入および拡散の後、すなわち図２で示される状態の
後、図３および図４で示される工程の代わりに、ソース
領域１６の注入（図６）、スペーサ１３の形成、高ドー
ピング領域１４の注入、ソース領域１６および高ドーピ
ング領域１４の同時拡散（図７）、そしてスペーサ１３
の除去が連続して行なわれる。前述の場合のように、こ
のプロセスは進行し、次いで図５のそれと同様なトラン
ジスタを製造することで終了する。
【００２１】図９は、図６と図７の変化例で得られる濃
度／深さ図を示す。理解されるように、高ドーピング領
域１４の接合深さは図１〜図５のプロセスによって得ら
れるそれよりなお小さい。図では、一例としてｎ型チャ
ネルトランジスタを引用しているが、別の実施態様で
は、発明によるプロセスを利用してＰ型チャネルＭＯＳ
トランジスタをも完成できることが明らかである。
度／深さ図を示す。理解されるように、高ドーピング領
域１４の接合深さは図１〜図５のプロセスによって得ら
れるそれよりなお小さい。図では、一例としてｎ型チャ
ネルトランジスタを引用しているが、別の実施態様で
は、発明によるプロセスを利用してＰ型チャネルＭＯＳ
トランジスタをも完成できることが明らかである。
【００２２】さらに、個別デバイスに対して述べたこの
ようなプロセスは、例えば制御回路と電力段から成るモ
ノリシック回路のような集積デバイスにもまた、利用す
ることができる。
ようなプロセスは、例えば制御回路と電力段から成るモ
ノリシック回路のような集積デバイスにもまた、利用す
ることができる。
【図１】本発明による製造方法の連続する諸工程の第１
の工程を示す断面図である。
の工程を示す断面図である。
【図２】連続工程の第２の工程を示す断面図である。
【図３】連続工程の第３の工程を示す断面図である。
【図４】連続工程の第４の工程を示す断面図である。
【図５】連続工程の第５の工程を示す断面図である。
【図６】図３および図４に示される工程に代わる別の工
程を示す断面図である。
程を示す断面図である。
【図７】図３および図４に示された工程に代わる別の工
程を示す断面図である。
程を示す断面図である。
【図８】図１〜図５の段階によって完成されたパワーＭ
ＯＳトランジスタの異なる領域におけるドーパント濃度
プロフィールを示す断面図である。
ＯＳトランジスタの異なる領域におけるドーパント濃度
プロフィールを示す断面図である。
【図９】図６および図７の工程によって完成されたパワ
ーＭＯＳトランジスタの異なる領域におけるドーパント
濃度のプロフィールを示す断面図である。
ーＭＯＳトランジスタの異なる領域におけるドーパント
濃度のプロフィールを示す断面図である。
６ シリコン基板 ７ エピタ
キシャル層 ８ ゲート酸化物 ９ 多結晶
シリコン １２ 低ドーピング本体領域 １４ 高ド
ーピング本体領域 １５ ゲート領域 １６ ソー
ス領域 １７ 絶縁層 １８，１９ メタ
ライズ層
キシャル層 ８ ゲート酸化物 ９ 多結晶
シリコン １２ 低ドーピング本体領域 １４ 高ド
ーピング本体領域 １５ ゲート領域 １６ ソー
ス領域 １７ 絶縁層 １８，１９ メタ
ライズ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラファエレ ツァンブラーノ イタリア共和国、84085 メルカート サ ン セベリーノ（サレルノ）、ヴィア ジ ォヴァンニ ヴェンテシモ テルツォ、26 (72)発明者 カルメロ マーグロ イタリア共和国、95121 カターニア、ヴ ィア エッフェ・グリールミーノ、16
Claims (6)
- 【請求項１】 第１型の導電率の低濃度ドーパントを持
つエピタキシャル層(7) を同型の高濃度ドーパントを持
つシリコン基板(6) 上に成長させる工程と、電界酸化工
程と、マスキングし、次いで前記エピタキシャル層(7)
の表面に活性領域を画定する工程と、ゲート酸化物(8)
を成長させる工程と、ゲートを設立するのに適した多結
晶シリコン(9) を付着させ、かつそれを第１型の高濃度
ドーパントでドーピングする工程と、マスキングし、次
いでゲート領域(15)の外側の多結晶シリコンおよびゲー
ト酸化物を続いてエッチングする工程と、第２型の導電
率のドーパントを注入し、かつ拡散して前記ゲート領域
(15)の両側および下部に低ドーピング本体領域(12)を生
成する工程とから成る縦方向電流によるパワーＭＯＳト
ランジスタを製造するための方法であって、多結晶シリ
コン(9) の両側にスペーサ(13)を形成する工程と、第２
型の高濃度ドーパントを注入し、かつ拡散して前記ゲー
ト領域(15)と自己整合した、そして前記低ドーピング本
体領域(12)の内側にある高ドーピング本体領域(14)を生
成する工程と、そしてスペーサ(13)を除去する工程とか
ら成ることを特徴とする縦方向電流によるパワーＭＯＳ
トランジスタを製造するための方法。 - 【請求項２】 また、ゲート領域(15)の両側においてか
つ前記高ドーピング本体領域(14)の上にソース領域(16)
を生成する工程を備えていることを特徴とする請求項１
の方法。 - 【請求項３】 前記ソース領域(16)が前記スペーサ(13)
の除去後第１型のドーパントを注入しかつ拡散すること
によって形成されることを特徴とする請求項２の方法。 - 【請求項４】 前記ソース領域(16)が前記スペーサ(13)
の形成前に第１型のドーパントを注入し、次いで高ドー
ピング本体領域(14)と同時に拡散することによって形成
されることを特徴とする請求項２の方法。 - 【請求項５】 シリコン基板(6) と、前記基板(6) 上に
重畳されたエピタキシャル層(7) と、およびゲート領域
(15)を形成するためにゲート酸化物(8) を挿入されて前
記エピタキシャル層(7) 上に重畳された多結晶シリコン
(9) の両側における前記エピタキシャル層(7) に生成さ
れた低ドーピング本体領域(12)、高ドーピング本体領域
(14)そしてソース領域(16)とを備える縦方向電流による
ＭＯＳ型パワートランジスタであって、前記高ドーピン
グ本体領域(14)が低ドーピング本体領域(12)の内側に含
まれ、かつゲート(15)と自己整合していることを特徴と
するＭＯＳ型パワートランジスタ。 - 【請求項６】 前記高ドーピング本体領域(14)上に形成
されかつ前記ゲート領域(15)と自己整合したソース領域
(16)を備えていることを特徴とする請求項５のパワート
ランジスタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90830462A EP0481153B1 (en) | 1990-10-16 | 1990-10-16 | Process for the accomplishment of power MOS transistors with vertical current flow |
| IT908304629 | 1990-10-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112493A true JPH06112493A (ja) | 1994-04-22 |
| JP3205361B2 JP3205361B2 (ja) | 2001-09-04 |
Family
ID=8206028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26371491A Expired - Fee Related JP3205361B2 (ja) | 1990-10-16 | 1991-10-11 | 縦方向電流によるパワーｍｏｓトランジスタを製造するための方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5382538A (ja) |
| EP (1) | EP0481153B1 (ja) |
| JP (1) | JP3205361B2 (ja) |
| DE (1) | DE69029942T2 (ja) |
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-
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-
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