KR920010434B1 - 바이폴라 트랜지스터와 iil을 갖는 반도체 장치 - Google Patents
바이폴라 트랜지스터와 iil을 갖는 반도체 장치 Download PDFInfo
- Publication number
- KR920010434B1 KR920010434B1 KR1019850004972A KR850004972A KR920010434B1 KR 920010434 B1 KR920010434 B1 KR 920010434B1 KR 1019850004972 A KR1019850004972 A KR 1019850004972A KR 850004972 A KR850004972 A KR 850004972A KR 920010434 B1 KR920010434 B1 KR 920010434B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- layer
- iil
- bipolar transistor
- substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 239000012535 impurity Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 22
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 241000238631 Hexapoda Species 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 IIL과 바이폴라 트랜지스터를 공존시킨 반도체 장치의 단면도.
제2도는 본 발명의 제1의 실시예를 도시한 단면도.
제3도는 본 발명의 제2의 실시예를 도산 단면도.
제4도는 본 발명의 제3의 실시예를 도시한 단면도.
제5도는 본 발명의 제4의 실시예를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 반도체 기판 2,21,211,22 : N+형 반도체층
3 : P형 불순물 영역 4 : 절연막
5,6,7,8,910 : 전극 11 : N형 반도체층
20,201,2011 : P형 불순물 영역 30,301 : N+형 불순물 영역
100 : npn형 트랜지스터 200 : IIL
50 : 홈 51 : P형 불순물 영역
60 : N형 반도체 층의 단차 70 : N형 확산층
본 발명은 바이폴라 집적회로와 집적 주입논리 회로(Intergrated Injection Logic : 이하 I2L 또는 IIL이라 한다)를 공존시킨 반도체 장치에 관한 것이다.
종래의 장치는 예를 들면 일본 국 특허 공고공보 소화 55-13585에 기재되어 있는 바와 같이, IIL의 전류이득 및 속도등의 특성향상과 바이폴라 트랜지스터가 높은 전압에 견딜 수 있게 하기 위해서 제1도의 IIL부분(200)의 N+형 매입층(21)에 확산계수가 큰 불순물을 사용하므로서 바이폴라 트랜지스터 부분(100)에 비하여 N형의 에피텍셜층(11)안으로 N+형의 매입층(21)을 폭 넓게 상하로 신장 확산시킨 구조로 되어 있었다.
좀 더 자세하게 설명하면 먼저 기판(1)의 위에 에피텍셜 성장층(11)을 형성한다. 물론 매입충(2)와 (21)도 형성하여 둔다. P형의 불순물 영역(3)으로 소자를 형성하는 영역을 분리한다. 각 분리영역에다 P형의 불순물 영역(20),(201),(2011)을 형성한다. 그 후에 P형의 불순물 영역(20),(2011)과 N형의 에피텔셜 성장층(11)의 내에 N형의 고농도 영역(30)과 (301)을 형성한다. 그 후에 전극(5),(6),(7),(8),(9),(10)을 형성한다.
이와 같은 종래의 예에서, 매입층(21)의 상하로 확산되어 있던 부분은 불순물 농도가 대단히 낮아진다. 따라서, IIL의 부분(200)에 있어서의 농도가 높은 쪽의 P형의 매입층(211)의 깊이 방향의 폭 D는 바이폴라 트랜지스터 부분의 매입층(29의 폭 d와 특별한 차이가 없으며, n+형의 매입층의 검멜계수(Gummel number ; 농도의 적분량)는 바이폴라 부분과 IIL부분에서 큰 차이가 없었다. 이로 인해서 소자의 깊이 방향의 미세화에 따라서 N+형 매입층의 깊이 방향의 폭이 적어지면, 기판으로 흘러서 빠져나가는 전류가 증가하는 점에 대해서는 특별하게 고려가 되지 않았다.
본 발명의 목적은 소자를 얕은 접합으로 하였을 때에 밀도가 높은 바이폴라 집적회로와 전류이득이 큰 IIL를 공존하게 할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 특징은 상기의 목적을 달성하기 위해서, 바이폴라 집적회로의 영역에서는 얕은 매입층을 형성하고, IIL의 영역에서는 기판의 방향으로 깊은 매입층 또는 높은 검멜계수를 갖는 매입층을 형성한 구조로 하는 것에 있다.
이하 본 발명의 구성을 실시예에 따라 설명한다.
[실시예 1]
이하의 도면에 있어서 동일한 부호로 표시되어 있는 부분은 동일하거나 또는 동등한 부분을 표시한다.
제2도는 본 발명의 제1의 실시예로서 바이폴라 집적회로와 IIL을 공존시킨 반도체 집적회로의 대표적인 것으로서 npn트랜지스터(100)과 IIL(200)을 공존시켜서 도시한 것이다. IIL은 통상의 npn트랜지스터와는 역방향으로 동작시키고 있으며, 전극(9)가 콜랙터 전극으로 되고, 전극(10)은 베이스 전극으로 되며, 매입층(22)는 이미터로 된다. 동작은 인젝터인 P층(201)로부터 N층(11)을 거쳐서 P층(2011)로 홀을 주입해서 실행되지만, 소자의 깊이 방향을 축소하여 얕은 접합으로 고밀도를 도모하는 겨우, N+형의 매입충(22)내의 홀을 확산길이보다 매입층(22)의 깊이 방향의 폭 D가 작아지게 되면, 매입층을 빠져나가 기판(1)에 도달하는 전류가 증가하고, 이로 인해서 인젝터 전극(8)에 주입되는 전류가 증대하여 소비전력이 증가하는 등의 원인이 된다. 또, P층(2011)로 부터의 홀 전류도 마찬가지 이유에 의해서 기판(1)로 흐르는 전류 때문에 증대되어서 전류 이득의 저하를 일으키게 된다. 본 발명은 이 기판에 도달하는 전류를 없애서 전류 이득의 증가와 소비전력의 저감을 도모하는 것이다. 이를 취해서 IIL영역의 N+형 매입층(22)를 바이폴라 트랜지스터 영역의 N+형의 매입층(2)보다 검멜계수를 높게 하였다. 그렇게 하기 위해서는 매입층의 농도를 높히든가, 폭은 넓게 하는 방법을 생각 할 수 있다. 매입층의 농도를 높이는 방법에 있어서는 그 후에 이어지는 과정에서 생기는 결정결함이나 불필요한 오토도핑등 때문에 어느 일정한 값(통상은 고용한도의 값)으로 제약이 된다. 그래서 본 발명에 있어서는 일정한 값으로 억제된 최대농(이 값은 As인 경우에 대략 1x1020/cm3이다)로 폭을 넓게 하므로서 실질적으로 검멜계수를 증가시켜 매입층에 주입된 홀이 기판에 도달하지 않게 하는 구성으로 하였다.
일반적으로 바이폴라 트랜지스터의 영역의 매입층은 그의 깊이 방향의 폭을 엷게 하면 가로방향으로의 확장도 커지게 되고, 이 때문에 고밀도화의 장해가 된다. 이것에 대하여 IIL은 이미터인 N+형 매입층(211)이 공통의 GND 전위에서 큰 섬여역으로 사용되기 때문에 깊이 방향의 폭을 넓게하였을 때의 가로방향으로의 확장은 집적 도에 거의 영향을 주지 않는다. 그리고 소자의 세로방향의 축소에 따라서 N형의 층(11)의 두께가 얇아지는 것을 고려해서 IIL의 N+형 매입층(22)의 N형층(11) 방향으로의 확산은 바이폴라 트랜지스터와 같게 하고 있다. 이에 의해서 IIL에 있어서의 베이스의 P형 영역(2011)과 이미터인 N형 영역(11)사이의 용량의 증가를 방지하여 저소비 전력으로 하는 효과가 있다.
본 실시예는, 구체적으로 불순물 농도가 2x1015/cm3인 기판 위에 에피텍셜 성장층을 2㎛ 형성하였다. 에피텍셜 성장층의 불순물 농도가 5x1015/cm3이다. 물론 에피텍셜 성장을 시키기 전에 매입층(2)와 (22)를 형성하기 위해 불순물을 도입하여 두지 않으면 안된다. 매입층(2)는 비소(As)를 75KeV로 1x1016/cm2만큼 주입시켰다. 매입층(22)는 비소를 150KeV로 1x1016/cm2만큼 2회 주입하였다. 그때 2회 주입하는 동안에 열처리 공정을 실시하였다. 주입하는 에너지를 변화시킨 것은 제2도에 도시한 바와 같이 IIL의 부분(200)의 매입층(22)를 깊게 형성하기 위해서이다.
그 밖에도 이와 같은 분포를 얻는 수단으로서, 매입층(2)와 (22)에 도입하는 불순물 안티몬 유리(Sb2O3)등의 확산원으로 하고, 매입층(22)의 도입시간을 매입층(2)보다 깊게 실시하는 방법이라 든가, 매입층(22)에만 인 유리(P2O5)등을 사용해서 미리 깊은 N+층을 형성하는 방법등이 있다.
다음에 P형 불순물층(3)을 형성하였다. 이것은 모두 에피텍셜 성장을 한 후에 형성하여도 좋지만, 통상은 에피텍셜 성장을 하기 전에 매입층(2),(22)등과 마찬가지로 P형 불순물 붕소(B)를 도입해 두는 것에 의해 아래쪽에서 확산되어 올라가는 확산을 이용할 수가 있다.
본 발명자들은 에피텍셜 성장전에는 붕소(B+)를 50KeV로 1x1014/cm2도입하고, 에피텍셜 성장후에는 그것을 75KeV로 5x1013/cm2도입하였다. 그 후에 통상의 방법으로 확산층(20), (201), (2011), (30), (301)을 형성하였다.
그 후에 알루미늄을 전체면에 퇴적하여 필요한 형상으로 패턴닝 하므로서 전극 (5), (6), (7), (8), (9), (10)을 형성하였다.
도면에는 도시하지 않았지만, 그 후에 안정화를 위해서 표면 안정화 막으로서 인을 포함하는 두꺼운 산화막을 퇴적하였다.
[실시예 2]
제3도는 본 발명의 제2의 실시예를 도시한 단면구조로서, 바이폴라 집적회로와 IIL회로의 소자사이를 분리하기 위해 N형 반도체층(11)에 형성한 홈(50)과 P형 불순물 영역(51)을 이용한 것이다. 이와 같은 소자분리 구조로 하므로서, 바이폴라 집적회로의 고밀도화와 IIL의 P층(201)(인젝터), (2011)로부터 홀 전류가 가로방향으로 확산되는 것을 저감시키고 있다. 여기에서 홈(50)으로 홀 전류가 가로방향으로 확산되는 것을 억제하였기에 때문에 두꺼운 N+형 매입층(22)에 의한 기판 전류를 저감하는 효과는 보다 크게 된다.
제3도에 있어서도, 기판(1)의 위에 에피텍셜 성장을 사용해서 에피텍셜 성장을 사용해서 에피텍셜 성장층(11)을 형성하는 것은 실시예 1과 마찬가지이다. 실시예 2에서는 그 후에 홀(50)을 에칭으로 형성하는 것이다. 에칭은 치수의 정밀도를 위해서 방향성이 있는 소위 드라이 에칭이 바람직하다.
홈(50)을 형성한 후에 홈(50)의 바닥으로부터 도입하는, 예를 들면 75KeV로 4x1013/cm2의 B+또는 실시예 1과 같은 B+의 신장확산에 의해 P형 불순물 영역(51)을 형성하고 각 소자용의 불순물 영역을 형성한다. P형 불순물 영역(51)은 실시예 1의 P형 불순물 영역(3)과 비교해서 작은 면적으로 형성할 수 있게 된다. 여기에서 P형 불순물 영역(51)을 형성하는 깊이는 P형 불순물 영역(3)에 비해서 얕다. 홈(50)의 바닥에 불순물을 도입하는 어려움이 있지만 이것은 장치구조의 집적도 향상에 기여한다.
[실시예 3]
제4도는 본 발명의 제3의 실시예를 도시한 단면구조도로서, N형 반도체 층의 단자(60)을 마련하므로서, P층 (201), (2011)과 N+형 매입층(22)사이의 N형 반도체층 (11)의 폭을 좁게 해서 IIL의 고속화를 가능하게 하고 있다. 이러한 구조를 사용하므로 서 N+형 매입층(22)가 N형 반도체층(11)쪽으로 신장확산 되는 것을 크게 하지 않고도 IIL의 고속성을 실현할 수 있다. 이와 같은 구성은 다음과 같은 제조방법에 의해서 얻을 수가 있다. 즉, IIL의 부분(200)을 에칭해서 그 부분의 에피텍셜 성장층(11)을 얇게 하는 것이다. 물론 다른 트랜지스터 부분(100)을 에칭에 견디는 막으로 피복하여야 한다.
본 실시예에서는 트랜지스터 부분(100)의 에피텍셜 성장층의 두께를 2㎛로 한 것에 대하여 IIL부분의 에피텍셜 성장층의 두께를 1.5㎛로 하였다. 기타의 농도등은 실시예 1과 마찬가지이다.
[실시예 4]
제5도는 본 발명의 제4의 실시예를 도시한 단면구조도로서, IIL의 P층(2011)로부터 P층(201)로 흐르는 전류를 N형의 반도체층(11)보다 고농도인 N형 확산층(70)으로 저감하여 IIL의 실효적인 전류이득을 증대시킨 것이다.
이와 같이 구조로 하는 것에 의해 P층(2011)로부터 N+형 매입층(22)로 흐르는 홀전류가 대한층 증가하게 되어 P층 반도체 기판(1)의 방향으로 N+형 매입층을 두껍게 한 것에 의해 불필요한 기판전류를 저감하는 효과는 보다 현저하게 된다. 이 N형 불순물 영역(70)은 대략 5 ×1016/㎝3의 농도로 형성한다. 그 밖의 것은 실시예 3과 마찬가지이다.
본 발명에 의하면 바이폴라 집적회로와 IIL을 공존시킨 반도체 집적회로에 있어서, 그 집적도를 저하하는 일없이 전류이득의 향상과 소비전력의 저감이 가능하게 되고, 소자의 깊이 방향의 축소를 도모하였을 경우에 매우 유효하다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
Claims (7)
- 바이폴라 트랜지스터를 갖는 집적회로와 집적주입 논리회로(IIL)을 갖는 반도체 장치에 있어서, 제1의 도전형의 반도체 기판(1), 상기 기판 위에 형성되고 상기 IIL영역(200)과 상기 바이폴라 트랜지스터 영역(100)을 결정하는 제2의 도전형의 반도체층(11), 상기 기판과 상기 반도체층 사이에 끼워지고 상기 반도체 층보다 두껍게 도핑된 제2의 도전형의 다수의 매입층(2,22)를 포함하고, 상기 IIL영역용 매입층(22)의 상부 표면은 상기 바이폴라 트랜지스터 영역용 매입층(2)의 상부 표면과 같으며, 상기 각각의 매입층의 표면은 제2도의 전형의 도핑농도가 상기 층의 농도보다 낮은 영역으로 한정되고, 상기 IIL영역용 매입층의 두께는 제1의 도전형의 캐리어가 상기 기판에 도달하지 않도록 상기 바이폴라 트랜지스터 영역용 매입층보다 두꺼운 반도체 장치.
- 특허청구의 범위 제1항에 있어서, 상기 IIL영역(200)과 상기 바이폴라 트랜지스터 영역(100)이 홈(50)에 의해 분리된 반도체 장치.
- 특허청구의 범위 제2항에 있어서, 상기 제2의 도전형의 반도체층은 바이폴라 트랜지스터 영역에서의 두께보다 얇은 IIL영역에서의 두께를 갖는 반도체 장치.
- 특허청구의 범위 제3항에 있어서, 상기 IIL영역은 인젝터 영역과 베이스 영역사이에 끼워진 불순물 영역을 포함하고, 상기 불순물 영역은 상기 IIL영역의 반도체 층의 불순물 농도보다 높은 반도체 장치.
- 바이폴라 트랜지스터와 집적주입 논리(IIL)을 갖는 반도체 장치에 있어서 제1의 도전형의 반도체 기판, 상기 기판위에 형성되고 상기 IIL용 제1의 영역과 상기 바이폴라 트랜지스터용 제2의 영역을 결정하는 제2의 도전형 반도체층, 상기 제1의 영역과 상기 기판사이 및 상기 제2의 영역과 상기 기판사이에 각각 형성되어 상기 반도체층 보다 두껍게 도핑된 제2의 도전형의 제1과 제2의 매입층을 포함하고, 상기 제1과 제2의 매입층의 표면이 같고, 상기 각각의 매입층의 표면은 제2의 도전형의 도핑농도가 상기 층의 농도보다 낮은 영역으로 한정되며, 제1의 매입층의 두께는 제2의 매입층보다 두껍고, 상기 IIL용 제1의 매입층의 검멜계수는 기판으로 흐르는 누설전류를 방지하도록 상기 바이폴라 트랜지스터용 제2의 매입층보다 큰 반도체 장치.
- 특허청구의 범위 제1항에 있어서, 상기 제2의 도전형의 반도체 층은 두께가 2㎛이하인 얇은 에피텍셜층을 갖는 반도체 장치.
- 특허청구의 범위 제5항에 있어서, 상기 제2의 도전형의 반도체 층은 두께가 2㎛이하인 얇은 에피텍셜층을 갖는 반도체 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59-147535 | 1984-07-18 | ||
| JP14753584A JPS6127669A (ja) | 1984-07-18 | 1984-07-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR860001488A KR860001488A (ko) | 1986-02-26 |
| KR920010434B1 true KR920010434B1 (ko) | 1992-11-27 |
Family
ID=15432507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019850004972A KR920010434B1 (ko) | 1984-07-18 | 1985-07-12 | 바이폴라 트랜지스터와 iil을 갖는 반도체 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4694321A (ko) |
| JP (1) | JPS6127669A (ko) |
| KR (1) | KR920010434B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219636A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体装置 |
| US5177584A (en) * | 1988-04-11 | 1993-01-05 | Hitachi, Ltd. | Semiconductor integrated circuit device having bipolar memory, and method of manufacturing the same |
| US5244821A (en) * | 1991-06-07 | 1993-09-14 | At&T Bell Laboratories | Bipolar fabrication method |
| JPH08213475A (ja) * | 1995-02-07 | 1996-08-20 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| US7064416B2 (en) * | 2001-11-16 | 2006-06-20 | International Business Machines Corporation | Semiconductor device and method having multiple subcollectors formed on a common wafer |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4157268A (en) * | 1977-06-16 | 1979-06-05 | International Business Machines Corporation | Localized oxidation enhancement for an integrated injection logic circuit |
| JPS5819177B2 (ja) * | 1978-07-14 | 1983-04-16 | 日本電信電話株式会社 | フレ−ム同期回路 |
| US4258379A (en) * | 1978-09-25 | 1981-03-24 | Hitachi, Ltd. | IIL With in and outdiffused emitter pocket |
| JPS6043024B2 (ja) * | 1978-12-30 | 1985-09-26 | 富士通株式会社 | 半導体装置の製造方法 |
-
1984
- 1984-07-18 JP JP14753584A patent/JPS6127669A/ja active Granted
-
1985
- 1985-07-12 KR KR1019850004972A patent/KR920010434B1/ko not_active IP Right Cessation
- 1985-07-17 US US06/755,912 patent/US4694321A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4694321A (en) | 1987-09-15 |
| JPS6127669A (ja) | 1986-02-07 |
| JPH0447463B2 (ko) | 1992-08-04 |
| KR860001488A (ko) | 1986-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4038680A (en) | Semiconductor integrated circuit device | |
| US4066473A (en) | Method of fabricating high-gain transistors | |
| US4652895A (en) | Zener structures with connections to buried layer | |
| EP0232510B1 (en) | Semiconductor device having a plane junction with autopassivating termination | |
| US7446012B2 (en) | Lateral PNP transistor and the method of manufacturing the same | |
| US4210925A (en) | I2 L Integrated circuit and process of fabrication | |
| GB2156583A (en) | Process for producing semiconductor device | |
| US4404738A (en) | Method of fabricating an I2 L element and a linear transistor on one chip | |
| US4255209A (en) | Process of fabricating an improved I2 L integrated circuit utilizing diffusion and epitaxial deposition | |
| JPH07326773A (ja) | ダイオードおよびその製造方法 | |
| KR0134887B1 (ko) | 쌍극성 트랜지스터 및 그 제조방법 | |
| KR950011017B1 (ko) | 반도체장치 및 그 제조방법 | |
| US4546539A (en) | I2 L Structure and fabrication process compatible with high voltage bipolar transistors | |
| US4566174A (en) | Semiconductor device and method for manufacturing the same | |
| KR920010434B1 (ko) | 바이폴라 트랜지스터와 iil을 갖는 반도체 장치 | |
| US5837590A (en) | Isolated vertical PNP transistor without required buried layer | |
| KR940002834B1 (ko) | 반도체 집적회로와 그 제조방법 | |
| US6911715B2 (en) | Bipolar transistors and methods of manufacturing the same | |
| US5624854A (en) | Method of formation of bipolar transistor having reduced parasitic capacitance | |
| US5880002A (en) | Method for making isolated vertical PNP transistor in a digital BiCMOS process | |
| US4097888A (en) | High density collector-up structure | |
| KR0152680B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR0163924B1 (ko) | 수평형 트랜지스터 및 그 제조방법 | |
| KR0147372B1 (ko) | 반도체장치 및 그 제조방법 | |
| US4054900A (en) | I.I.L. with region connecting base of double diffused injector to substrate/emitter of switching transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 19971124 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |