JPH113600A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH113600A JPH113600A JP9155142A JP15514297A JPH113600A JP H113600 A JPH113600 A JP H113600A JP 9155142 A JP9155142 A JP 9155142A JP 15514297 A JP15514297 A JP 15514297A JP H113600 A JPH113600 A JP H113600A
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- signal
- chip
- test mode
- input
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- Pending
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
をパッケ−ジ状態で測定することが可能な半導体記憶装
置を得ることである。 【解決手段】 WCBRコントロ−ル回路200からの
テストモ−ド信号aと、リ−ドコントロ−ル回路190
からのリ−ド信号bが入力されるNAND回路1と、N
AND回路1の出力信号cがゲ−トに内部Vccがソ−
スに供給されドレインがパッド3に接続したPチャネル
MOSトランジスタを備えたものである。
Description
係り、パッケ−ジ状態において、チップ内部に発生する
信号レベルを測定することが可能な半導体記憶装置に関
するものである。
号公報に示された従来の半導体記憶装置を示す。図6に
おいてパッド1420,1440,1460等の内部に
あり、直流電圧テスト用の電圧を発生するチップ内部直
流電圧発生器1500と、いずれか1つのパッドとチッ
プ内部直流電圧発生器1500の間に連結されるスイッ
チ1600と、2個のパッドの間に連結されスイッチ1
600を制御するスイッチ制御手段1700で構成す
る。テスト時にはパッド1440,1460にテスト用
制御信号を供給すれば、スイッチ制御手段1700がイ
ネ−ブル状態となり、スイッチング制御信号が発生す
る。このスイッチング制御信号に応答してスイッチ16
00がオンされるのでチップ内部直流電圧発生器150
0の出力がスイッチ1600を通じてパッド1420に
連結され、チップ内部直流電圧発生器1500のレベル
が測定できる。一方、正常動作時はスイッチ制御手段1
700がディスエ−ブル状態となり、スイッチング制御
信号は発生しなく、スイッチ1600はオフのままで、
チップ内部直流電圧発生器1500と全く遮断するので
パッド1420はダミ−パッドとなる。
導体記憶装置では、パッド1420のようなチップ内部
直流電圧発生器1500の出力を専用に引き出すパッド
が必要であり、正常動作時では全くチップ内部直流電圧
発生器1500の出力と遮断されるためにダミ−パッド
となってしまう。また、2個のパッドの間に連結された
スイッチ制御手段でスイッチが制御される従来の方式で
は、制御が複雑になると多くのスイッチ制御手段および
スイッチを設けなければならず、余分な面積を取ってし
まいチップの集積度を向上することができない。
ためになされたものであり、チップ内部信号引き出しの
ための専用パッドあるいは2個のパッドの間に連結され
たスイッチ制御手段等が存在せず、チップの集積度を向
上することができ、チップ内部で発生する信号のレベル
をチップ外部信号が入力されるパッドに出力して、信号
のレベルの測定を可能とする半導体記憶装置を得ること
を目的としている。
憶装置は、外部からの制御信号を入力するための信号端
子と、これらの制御信号に制御され、複数のメモリセル
からのデ−タを増幅するセンスアンプを含み、外部から
のアドレス入力信号およびクロック信号および書き込み
制御入力信号により制御される書き込み制御回路により
テストモ−ド信号を出力するとともに、クロック信号に
より制御される読み出し制御回路によりデ−タの読み出
しに応答して読み出し信号を発生する半導体記憶装置に
おいて、テストモ−ド信号あるいは読み出し信号に応答
して、内部信号レベルを信号端子に出力する制御バッフ
ァを備えたものである。
いて、制御バッファはテストモ−ド信号および読み出し
信号に応答して、テストモ−ド信号および読み出し信号
のレベルに応じて出力レベルを指示するNAND回路
と、NAND回路の出力がゲ−トに入力され、ソ−スに
チップ内部の信号が入力され、ドレインが信号端子と接
続するPチャネルMOSトランジスタを備えたものであ
る。
おいて、制御バッファは複数のテストモ−ド信号のレベ
ルに応じて出力レベルを指示するNOR回路と、各々の
テストモ−ド信号の反転信号がゲ−トに入力され、ソ−
スにチップ内部の信号が入力され、ドレインが第1の信
号端子と接続し、各々のテストモ−ド信号に応じたPチ
ャネルMOSトランジスタと、NOR回路の出力がゲ−
トに入力され、ソ−スが内部制御信号の配線と接続し、
ドレインが第1の信号端子と接続する第1のNチャネル
MOSトランジスタと、NOR回路の反転出力がゲ−ト
に入力され、ソ−スが第2の信号端子と接続し、ドレイ
ンが内部制御信号の配線と接続する第2のNチャネルM
OSトランジスタを備えたものである。
合について説明する。図1はDRAMの全体構成を示す
ブロック図である。図1を参照して、このDRAM10
0は、複数のメモリセルMCが行および列からなるマト
リクス状に配置されたメモリセルアレイ110と、メモ
リセルアレイ110の1つの行を選択する行デコ−ダ1
20と、メモリセルアレイ110の1つの列を選択する
列デコ−ダ130と、メモリセルアレイ110からのデ
−タを増幅するセンスアンプ150とを備える。
からのアドレス信号A0〜Anを行アドレス信号として
行デコ−ダ120に供給するとともに、列アドレス信号
として列デコ−ダ130に供給する行および列アドレス
バッファ160と、チップ外部からの入力デ−タDQ1
〜DQkをセンスアンプ150に供給する入力バッファ
170と、センスアンプ150からのデ−タをチップ外
部に供給する出力バッファ180と、センスアンプ15
0からのデ−タのリ−ド時のみに行アドレスストロ−ブ
信号/RASおよび列アドレスストロ−ブ信号/CAS
に応答してリ−ド信号bを発生するリ−ドコントロ−ル
回路190と、行アドレスストロ−ブ信号/RASおよ
び列アドレスストロ−ブ信号/CASおよびチップ外部
のライト信号/WEおよびアドレス信号A0〜Anに応
答してテストモ−ド信号a,d,e,g等を発生するW
CBRコントロ−ル回路200と、チップ外部のライト
信号/WEの入力配線3a上にWCBRコントロ−ル回
路200からのテストモ−ド信号aおよび、リ−ドコン
トロ−ル回路190からのリ−ド信号bに応答するWE
バッファ210を備える。
の入力配線12a上には、列アドレスストロ−ブ信号/
CASおよびWCBRコントロ−ル回路200からのテ
ストモ−ド信号d,e,g等に応答するOEバッファ2
30を備える。
の回路図を示す。図2を参照して、WEバッファ210
は前記WCBRコントロ−ル回路200からのテストモ
−ド信号aおよび、前記リ−ドコントロ−ル回路190
からのリ−ド信号bが入力されるNAND回路1と、そ
のNAND回路1の出力cがゲ−トに入力され、ソ−ス
に内部Vccが供給されて、チップ外部のライト信号/
WEを入力するパッド3から延在したチップ外部のライ
ト信号/WEの入力配線3aにドレインが接続するPチ
ャネルMOSトランジスタ2を備えている。
0の動作について図3のタイミングチャ−トを参照して
説明する。ハイレベルのテストモ−ド信号aおよび、リ
−ド信号bがNAND回路1に入力されたとき、Pチャ
ネルMOSトランジスタ2はON状態となるのでチップ
内部Vccがチップ外部のライト信号/WEの入力配線
3a上に供給される。
ルとなる条件は図3より、行アドレスストロ−ブ信号/
RASがロウレベルとなる前に列アドレスストロ−ブ信
号/CASがロウレベルとなっていて、かつチップ外部
のライト信号/WEがロウレベルであり(このチップ外
部のライト信号/WEがロウレベルとなっている状態を
WCBRタイミングという。)、チップ外部からのアド
レス信号A0〜Anの入力電圧が電源電位Vcc+αV
となっていることが必要である。ハイレベルとなったテ
ストモ−ド信号aはWCBRタイミングが終了、即ちチ
ップ外部のライト信号/WEがハイレベルとなってもそ
のままの状態を維持する。
件は図3より、列アドレスストロ−ブ信号/CASがロ
ウレベルとなる前に行アドレスストロ−ブ信号/RAS
がロウレベルとなっていて、かつアウトプットイネ−ブ
ル信号/OEがロウレベルとなっていることが必要であ
る。
3a上に供給されたチップ内部Vccはチップ外部のラ
イト信号/WEを入力するパッド3に出力される。この
チップ外部ライト信号/WEを入力するパッド3のレベ
ルを測定すればチップ内部Vccレベルが測定でき、例
えばチップ外部のライト信号/WEを入力するパッド3
をワイヤボンディング等でリ−ドピンに繋げば、パッケ
−ジ状態で測定が可能となる。
プ外部のライト信号/WEを入力するパッドを使用して
チップ内部電圧レベルを測定することが可能なので、チ
ップ内部電圧レベル測定用の専用パッドを設ける必要が
なく、チップに占めるパッド領域の面積を低減すること
ができることである。また、回路構成が簡単かつ製造も
容易であり、チップの集積度を向上することができる。
態2による半導体記憶装置を図1を用いて説明する。図
1を参照して、この半導体記憶装置はアウトプットイネ
−ブル信号/OEの入力配線12a上に付設され、WC
BRコントロ−ル回路200からのテストモ−ド信号
d,e,g等に応答し、かつ列アドレスストロ−ブ信号
/CASの入力配線13aに接続され、実施の形態1で
述べたOEバッファ230を備える。
1の実施例である前記OEバッファ230の回路図を示
す。図4を参照して、OEバッファ230はWCBRコ
ントロ−ル回路200からのテストモ−ド信号d,eが
入力するインバ−タ回路9,10と、これらのインバ−
タ回路9,10の出力信号がゲ−トに入力され、ソ−ス
に各々チップ内部信号(例えば内部Vcc、Vcc/
2、Vbb等をいう。)が供給され、アウトプットイネ
−ブル信号/OEを入力するパッド12から延在したア
ウトプットイネ−ブル信号/OEの入力配線12aにド
レインが接続するPチャネルMOSトランジスタ4,5
を設けて、前記テストモ−ド信号d,eが入力するNO
R回路8と、このNOR回路8の出力fが入力するイン
バ−タ回路11と、このインバ−タ回路11の出力信号
がゲ−トに入力され、ソ−スがチップ内部/OE信号の
入力配線12bに接続し、列アドレスストロ−ブ信号/
CASを入力するパッド13から延在した列アドレスス
トロ−ブ信号/CASの入力配線13aにドレインが接
続したNチャネルMOSトランジスタ7と、前記NOR
回路8の出力fがゲ−トに入力され、アウトプットイネ
−ブル信号/OEを入力するパッド12から延在したア
ウトプットイネ−ブル信号/OEの入力配線12aにソ
−スが接続し、ドレインがチップ内部/OE信号の入力
配線12bと接続するNチャネルMOSトランジスタ6
を備える。
0の動作について説明する。まず、前記テストモ−ド信
号dがハイレベルでテストモ−ド信号eがロウレベルの
場合はPチャネルMOSトランジスタ4がON状態とな
り、PチャネルMOSトランジスタ5がOFF状態とな
る。また、NOR回路8の出力fはロウレベルであるた
めNチャネルMOSトランジスタ6はOFF状態とな
り、NチャネルMOSトランジスタ7はON状態とな
る。従って、PチャネルMOSトランジスタ4を介し、
アウトプットイネ−ブル信号/OEの入力配線12a上
に供給されたチップ内部信号のレベルが、アウトプット
イネ−ブル信号/OEを入力するパッド12に出力され
て測定が可能となる。
介して、列アドレスストロ−ブ信号/CASの入力配線
13aとチップ内部/OE信号の入力配線12bが接続
されることにより、列アドレスストロ−ブ信号/CAS
のみによってセンスアンプ150から読み出したデ−タ
のリ−ド制御が可能となる。
ルでテストモ−ド信号eがハイレベルの場合も同様であ
る。
ファ250を示す。図5を参照に、このOEバッファ2
50は前記OEバッファ230に比べて、さらにWCB
Rコントロ−ル回路200からのテストモ−ド信号gが
入力するインバ−タ回路17と、このインバ−タ回路1
7の出力信号がゲ−トに入力され、ソ−スにチップ内部
信号が供給され、アウトプットイネ−ブル信号/OEを
入力するパッド12から延在したアウトプットイネ−ブ
ル信号/OEの入力配線12aにドレインが接続するP
チャネルMOSトランジスタ15を設け、前記テストモ
−ド信号gがd,e同様入力するNOR回路18を備え
る。
ッファ230と同様である。
引き出しのための専用パッドあるいは2個のパッドの間
に連結されたスイッチ制御手段等が存在せず、チップの
集積度を向上することができ、チップ外部からクロック
信号を与えることによってセンスアンプからのデ−タの
リ−ド制御が可能となる。さらに、テスト信号およびイ
ンバ−タ回路およびPチャネルMOSトランジスタ等を
増加することにより、各種所望のチップ内部信号のレベ
ルを任意にアウトプットイネ−ブル信号/OEの入力パ
ッドへ出力して測定することができる。
記憶装置は、外部からの制御信号を入力するための信号
端子と、これらの制御信号に制御され、複数のメモリセ
ルからのデ−タを増幅するセンスアンプを含み、外部か
らのアドレス入力信号およびクロック信号および書き込
み制御入力信号により制御される書き込み制御回路によ
りテストモ−ド信号を出力するとともに、クロック信号
により制御される読み出し制御回路によりデ−タの読み
出しに応答して読み出し信号を発生する半導体記憶装置
において、テストモ−ド信号あるいは読み出し信号に応
答して、内部信号レベルを信号端子に出力する制御バッ
ファを備えたことにより、チップ内部信号引き出しのた
めの専用パッドあるいは2個のパッドの間に連結された
スイッチ制御手段等が存在せず、チップの集積度を向上
することができる。
いて、制御バッファはテストモ−ド信号および読み出し
信号に応答して、テストモ−ド信号および読み出し信号
のレベルに応じて出力レベルを指示するNAND回路
と、NAND回路の出力がゲ−トに入力され、ソ−スに
チップ内部の信号が入力され、ドレインが信号端子と接
続するPチャネルMOSトランジスタを備えたことによ
って回路構成が簡単でかつ製造も容易であり、チップの
集積度を向上することができる。
おいて、制御バッファは複数のテストモ−ド信号のレベ
ルに応じて出力レベルを指示するNOR回路と、各々の
テストモ−ド信号の反転信号がゲ−トに入力され、ソ−
スにチップ内部の信号が入力され、ドレインが第1の信
号端子と接続し、各々のテストモ−ド信号に応じたPチ
ャネルMOSトランジスタと、NOR回路の出力がゲ−
トに入力され、ソ−スが内部制御信号の配線と接続し、
ドレインが第1の信号端子と接続する第1のNチャネル
MOSトランジスタと、NOR回路の反転出力がゲ−ト
に入力され、ソ−スが第2の信号端子と接続し、ドレイ
ンが内部制御信号の配線と接続する第2のNチャネルM
OSトランジスタを備えたことにより、色々な種類の内
部信号レベルを信号端子に出力して測定することができ
る。
RAMのブロック図である。
ァの回路図である。
ァの動作を示すタイミングチャ−トである。
例であるOEバッファの回路図である。
例であるOEバッファの回路図である。
チャネルMOSトランジスタ 3 パッド 4 PチャネルMOSトランジスタ 5 P
チャネルMOSトランジスタ 6 NチャネルMOSトランジスタ 7 N
チャネルMOSトランジスタ 8 NOR回路 12 パッド 12b チップ内部/OE信号の入力配線 13 パッド 15 PチャネルMOSトランジスタ 18 NOR回路 190 リ−ドコントロ−ル回路 200
WCBRコントロ−ル回路 210 WEバッファ 230
OEバッファ a テストモ−ド信号 b リ
−ド信号 c 出力 d テ
ストモ−ド信号 e テストモ−ド信号 f 出
力 g テストモ−ド信号 h 出
力
Claims (3)
- 【請求項1】 外部からの制御信号を入力するための信
号端子と、これらの制御信号に制御され、複数のメモリ
セルからのデ−タを増幅するセンスアンプを含み、外部
からのアドレス入力信号およびクロック信号および書き
込み制御入力信号により制御される書き込み制御回路に
よりテストモ−ド信号を出力するとともに、前記クロッ
ク信号により制御される読み出し制御回路により前記デ
−タの読み出しに応答して読み出し信号を発生する半導
体記憶装置において、 前記テストモ−ド信号あるいは読み出し信号に応答し
て、内部信号レベルを前記信号端子に出力する制御バッ
ファを備えることを特徴とする半導体記憶装置。 - 【請求項2】 前記制御バッファは前記テストモ−ド信
号および前記読み出し信号に応答して、前記テストモ−
ド信号および前記読み出し信号のレベルに応じて出力レ
ベルを指示するNAND回路と、 前記NAND回路の出力がゲ−トに入力され、ソ−スに
チップ内部の信号が入力され、ドレインが前記信号端子
と接続するPチャネルMOSトランジスタを含むことを
特徴とする請求項1記載の半導体記憶装置。 - 【請求項3】 前記制御バッファは複数の前記テストモ
−ド信号のレベルに応じて出力レベルを指示するNOR
回路と、 各々の前記テストモ−ド信号の反転信号がゲ−トに入力
され、ソ−スにチップ内部の信号が入力され、ドレイン
が第1の信号端子と接続し、各々の前記テストモ−ド信
号に応じたPチャネルMOSトランジスタと、 前記NOR回路の出力がゲ−トに入力され、ソ−スが内
部制御信号の配線と接続し、ドレインが前記第1の信号
端子と接続する第1のNチャネルMOSトランジスタ
と、 前記NOR回路の反転出力がゲ−トに入力され、ソ−ス
が第2の信号端子と接続し、ドレインが前記内部制御信
号の配線と接続する第2のNチャネルMOSトランジス
タを含むことを特徴とする請求項1記載の半導体記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9155142A JPH113600A (ja) | 1997-06-12 | 1997-06-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9155142A JPH113600A (ja) | 1997-06-12 | 1997-06-12 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH113600A true JPH113600A (ja) | 1999-01-06 |
Family
ID=15599468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9155142A Pending JPH113600A (ja) | 1997-06-12 | 1997-06-12 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH113600A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100838389B1 (ko) * | 2005-09-29 | 2008-06-13 | 주식회사 하이닉스반도체 | 메모리 장치의 내부전압 측정 회로. |
US7577050B2 (en) | 2005-09-29 | 2009-08-18 | Hynix Semiconductor, Inc. | Semiconductor memory device for measuring internal voltage |
-
1997
- 1997-06-12 JP JP9155142A patent/JPH113600A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100838389B1 (ko) * | 2005-09-29 | 2008-06-13 | 주식회사 하이닉스반도체 | 메모리 장치의 내부전압 측정 회로. |
US7577050B2 (en) | 2005-09-29 | 2009-08-18 | Hynix Semiconductor, Inc. | Semiconductor memory device for measuring internal voltage |
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---|---|---|---|
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