JPH06103704B2 - 集積回路パッケージの製造方法、集積回路アセンブリおよびバイアの形成方法 - Google Patents
集積回路パッケージの製造方法、集積回路アセンブリおよびバイアの形成方法Info
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- JPH06103704B2 JPH06103704B2 JP3140706A JP14070691A JPH06103704B2 JP H06103704 B2 JPH06103704 B2 JP H06103704B2 JP 3140706 A JP3140706 A JP 3140706A JP 14070691 A JP14070691 A JP 14070691A JP H06103704 B2 JPH06103704 B2 JP H06103704B2
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Description
【0001】
【産業上の利用分野】本発明は集積回路パッケージに関
し、より詳細には、フレキシブル基板上へ集積回路チッ
プをマウントした後、このフレキシブル基板をキャリア
上へのマウントすることに関する。
し、より詳細には、フレキシブル基板上へ集積回路チッ
プをマウントした後、このフレキシブル基板をキャリア
上へのマウントすることに関する。
【0002】
【従来の技術】集積回路デバイスのパッケージにおける
問題の一つは、様々なパッケージ・レベルにおいてデバ
イスが試験可能であることである。最初のレベルのパッ
ケージにおいて集積回路(IC)チップは、モジュール
に電気的に接続する配線パターンを有する基板にマウン
トされる。このモジュールは導電性通路またはピンを有
し、これらは基板配線パターンを2番目のレベルのパッ
ケージまたはキャリアへ電気的に接続している。この2
番目のレベルのキャリアには多数のモジュールを取付け
ることができる。不完全な製造によって起こるチップ不
良や動作不良があるため、一般にはこれらのICチップ
の歩留りは100%に達し得ない。ICデバイスを基板
にマウントするかまたはモジュールと接続した後に、こ
れらを試験し、等級付けし、マークすることは、よく知
られている。欠陥のあるチップをモジュールに取付ける
ことは、時間と材料の無駄である。これと同様に、潜在
的に欠陥のあるモジュールを2番目のレベルのキャリア
に取付けると、そのキャリアが欠陥あるとみなされる機
会が大いに増える。このキャリアには多数のモジュール
がマウントされるので、もしICデバイスまたはモジュ
ールの試験に先立ってこれら全てのモジュールがキャリ
ア上にマウントされれば、潜在的に多くの不合格品がこ
のパッケージング・レベルで生じるであろう。ICデバ
イスがモジュールの取付けに先立って試験される場合で
さえ、このICをモジュールに連結する時に様々な欠陥
または不適正な接続が起こり得る。歴史的にみると、自
動化された環境においてモジュール取付け後のテストを
行うことには、固有の取扱い上の問題があった。すなわ
ち、適当な方向にモジュール・パッケージを保持するこ
とは容易なことではなく、またむき出しのピンが自動化
装置によって損害を受けやすいからである。
問題の一つは、様々なパッケージ・レベルにおいてデバ
イスが試験可能であることである。最初のレベルのパッ
ケージにおいて集積回路(IC)チップは、モジュール
に電気的に接続する配線パターンを有する基板にマウン
トされる。このモジュールは導電性通路またはピンを有
し、これらは基板配線パターンを2番目のレベルのパッ
ケージまたはキャリアへ電気的に接続している。この2
番目のレベルのキャリアには多数のモジュールを取付け
ることができる。不完全な製造によって起こるチップ不
良や動作不良があるため、一般にはこれらのICチップ
の歩留りは100%に達し得ない。ICデバイスを基板
にマウントするかまたはモジュールと接続した後に、こ
れらを試験し、等級付けし、マークすることは、よく知
られている。欠陥のあるチップをモジュールに取付ける
ことは、時間と材料の無駄である。これと同様に、潜在
的に欠陥のあるモジュールを2番目のレベルのキャリア
に取付けると、そのキャリアが欠陥あるとみなされる機
会が大いに増える。このキャリアには多数のモジュール
がマウントされるので、もしICデバイスまたはモジュ
ールの試験に先立ってこれら全てのモジュールがキャリ
ア上にマウントされれば、潜在的に多くの不合格品がこ
のパッケージング・レベルで生じるであろう。ICデバ
イスがモジュールの取付けに先立って試験される場合で
さえ、このICをモジュールに連結する時に様々な欠陥
または不適正な接続が起こり得る。歴史的にみると、自
動化された環境においてモジュール取付け後のテストを
行うことには、固有の取扱い上の問題があった。すなわ
ち、適当な方向にモジュール・パッケージを保持するこ
とは容易なことではなく、またむき出しのピンが自動化
装置によって損害を受けやすいからである。
【0003】(先行技術)下側にI/O端子を有する集
積回路を、導体パターンのファンアウトをもつ薄いポリ
イミドのフレキシブル・デカルへはんだ付けすること
は、McBride,"Multifunction
Plug for IC Package",IBM
Technical Disclosure Bull
etin,Vol.21,February 197
9,ページ3594−3595に示されている。このデ
カルは次にキャリア基板にマウントされる。しかしなが
ら、このパッケージ中間レベルでの自動化試験は可能で
はない。これは、デカルがフレキシブルな性質を有し、
最終組み立てに先立ち試験プローブを支持する構造体を
有しないことによる。
積回路を、導体パターンのファンアウトをもつ薄いポリ
イミドのフレキシブル・デカルへはんだ付けすること
は、McBride,"Multifunction
Plug for IC Package",IBM
Technical Disclosure Bull
etin,Vol.21,February 197
9,ページ3594−3595に示されている。このデ
カルは次にキャリア基板にマウントされる。しかしなが
ら、このパッケージ中間レベルでの自動化試験は可能で
はない。これは、デカルがフレキシブルな性質を有し、
最終組み立てに先立ち試験プローブを支持する構造体を
有しないことによる。
【0004】或る先行技術では、パッケージングに先立
ってICモジュールを予備試験するため、ICダイを単
層金属フォイル・テープへマウントするようにしてい
る。適当な位置にモールドされた一時的な絶縁キャリア
が、試験プローブと接触するフォイル・リードの固定ス
ペースのための支持を与えることによって、ICダイの
予備試験を補助するのに用いられる。予備試験の後に、
この絶縁キャリアをテープ端の穴開き部分と共にトリム
・オフすることにより、試験されモールドされたパッケ
ージを残すようにする。このパッケージは次にモジュー
ルまたはプリント回路基板にボンドされる。この解決法
が利用できるのは、ICデバイスからのリード線がダイ
から外側に放射状に広がってガル・ウイング形状のパッ
ケージ・マウントを形成する場合に限られる。この型の
パッケージの周囲面は限られているため、この型のパッ
ケージによって支持することのできるI/O線の数に
は、固有の制限が存在する。
ってICモジュールを予備試験するため、ICダイを単
層金属フォイル・テープへマウントするようにしてい
る。適当な位置にモールドされた一時的な絶縁キャリア
が、試験プローブと接触するフォイル・リードの固定ス
ペースのための支持を与えることによって、ICダイの
予備試験を補助するのに用いられる。予備試験の後に、
この絶縁キャリアをテープ端の穴開き部分と共にトリム
・オフすることにより、試験されモールドされたパッケ
ージを残すようにする。このパッケージは次にモジュー
ルまたはプリント回路基板にボンドされる。この解決法
が利用できるのは、ICデバイスからのリード線がダイ
から外側に放射状に広がってガル・ウイング形状のパッ
ケージ・マウントを形成する場合に限られる。この型の
パッケージの周囲面は限られているため、この型のパッ
ケージによって支持することのできるI/O線の数に
は、固有の制限が存在する。
【0005】今日においては、機能が飛躍的に増加した
半導体デバイスをサポートするために、より多くのI/
O線が要求されており、従って最初のレベルのパッケー
ジ内で電気的な相互接続を行うという問題が重要になっ
てきている。このI/O能力が制限されるという問題を
解決する試みとして、所謂C−4(controlle
d collapse chip connectio
n)技術を用いる集積回路チップは、これらのより機能
が大きいチップのために増加されたI/O能力を与え
る。このC−4技術は、L.F.Miller,"Co
ntrolling Collapse Reflow
Chip Joining",IBMJournal
of Research and Developm
ent,Vol.13(1969),ページ239−2
50,L.S.Goldmann,"Geometri
c Optimization of Control
led Collapse Interconnect
ions",IBM Journal of Rese
arch and Development,Vol.
13(1969),ページ251−265,およびK.
C.Norriset al,"Reliabilit
y of Controlled Collapse
Interconnections",IBM Jou
rnalof Research and Devel
opment Vol.13(1969)ページ266
−271,により完全に述べられている。
半導体デバイスをサポートするために、より多くのI/
O線が要求されており、従って最初のレベルのパッケー
ジ内で電気的な相互接続を行うという問題が重要になっ
てきている。このI/O能力が制限されるという問題を
解決する試みとして、所謂C−4(controlle
d collapse chip connectio
n)技術を用いる集積回路チップは、これらのより機能
が大きいチップのために増加されたI/O能力を与え
る。このC−4技術は、L.F.Miller,"Co
ntrolling Collapse Reflow
Chip Joining",IBMJournal
of Research and Developm
ent,Vol.13(1969),ページ239−2
50,L.S.Goldmann,"Geometri
c Optimization of Control
led Collapse Interconnect
ions",IBM Journal of Rese
arch and Development,Vol.
13(1969),ページ251−265,およびK.
C.Norriset al,"Reliabilit
y of Controlled Collapse
Interconnections",IBM Jou
rnalof Research and Devel
opment Vol.13(1969)ページ266
−271,により完全に述べられている。
【0006】このC−4技術は、高いI/O密度が要求
されないような環境においても同様に用いられている。
メモリー・デバイスのような低いI/O密度の要求また
はロジック・デバイスのような高いI/O密度の要求の
いずれかをもつ集積回路のために一様なパッケージング
技術を供給するという要請に応じて、高密度I/O要求
のないメモリー・チップをパッケージするのにC−4技
術が用いられるようになった。
されないような環境においても同様に用いられている。
メモリー・デバイスのような低いI/O密度の要求また
はロジック・デバイスのような高いI/O密度の要求の
いずれかをもつ集積回路のために一様なパッケージング
技術を供給するという要請に応じて、高密度I/O要求
のないメモリー・チップをパッケージするのにC−4技
術が用いられるようになった。
【0007】しかし、高度に自動化された環境において
C−4デバイスを試験し、等級付けし、取り扱うという
フレキシブルな手順はまだ開発されていない。従って、
従前のICパッケージによって支持可能な信号線を増加
させることによってI/Oピン数の問題を解決するにあ
たり、C−4集積回路は、自動化された製造環境におい
て、次のレベルのキャリアにおいてパッケージされる前
に予備試験ができないという新たな問題を惹起する。
C−4デバイスを試験し、等級付けし、取り扱うという
フレキシブルな手順はまだ開発されていない。従って、
従前のICパッケージによって支持可能な信号線を増加
させることによってI/Oピン数の問題を解決するにあ
たり、C−4集積回路は、自動化された製造環境におい
て、次のレベルのキャリアにおいてパッケージされる前
に予備試験ができないという新たな問題を惹起する。
【0008】集積回路チップは、チップとキャリアの間
の熱的ミスマッチが過度のストレスを生じないように、
フレキシブル・フィルム上にマウントすることができ
る。このことはJoshiその他"Circuit M
odule Packaging",IBM Tech
nical DisclosureBulletin,
Vol.25,July 1982,ページ558およ
びMcBride,D.G."Multilayer
Flexible Film Module",IBM
Technical Disclosure Bul
letin,Vol 26,May 1984,ページ
6637に記述されている。この手順では通常の金属化
基板へ多層フレキシブル構造をマウントすることを考慮
しており、I/Oピンはフレキシブル・フィルムの全て
の層を通ってモジュールの外側に抜けるように配設され
ている。さらにMcBrideはフレキシブル・フィル
ムの各々の層は、スタックされたモジュールでのそれら
の相互接続の前に試験可能であることを述べている。こ
の手順は適当な放熱を行うためにセラミック基板を必要
とするが、組み立て前の個々の層の試験を許容するにす
ぎない。通常のI/Oピンは、多層フレキシブル材料を
通して次のレベルのキャリアへ取付けられているので、
前に説明したピン欠陥に関する問題を避けることができ
ない。
の熱的ミスマッチが過度のストレスを生じないように、
フレキシブル・フィルム上にマウントすることができ
る。このことはJoshiその他"Circuit M
odule Packaging",IBM Tech
nical DisclosureBulletin,
Vol.25,July 1982,ページ558およ
びMcBride,D.G."Multilayer
Flexible Film Module",IBM
Technical Disclosure Bul
letin,Vol 26,May 1984,ページ
6637に記述されている。この手順では通常の金属化
基板へ多層フレキシブル構造をマウントすることを考慮
しており、I/Oピンはフレキシブル・フィルムの全て
の層を通ってモジュールの外側に抜けるように配設され
ている。さらにMcBrideはフレキシブル・フィル
ムの各々の層は、スタックされたモジュールでのそれら
の相互接続の前に試験可能であることを述べている。こ
の手順は適当な放熱を行うためにセラミック基板を必要
とするが、組み立て前の個々の層の試験を許容するにす
ぎない。通常のI/Oピンは、多層フレキシブル材料を
通して次のレベルのキャリアへ取付けられているので、
前に説明したピン欠陥に関する問題を避けることができ
ない。
【0009】基板として多層のフレキシブル材料を使う
ことによる別の問題は、個別の各基板層におけるバイア
の適切な整列である。C−4集積回路チップ、特にメモ
リ・デバイスと対照的なロジック・デバイスのI/O密
度が増加すると、対応する密度増加がチップ・パッドと
多層フレキシブル材料の接触点で起きなければならな
い。これらの接触点は多層材料の隣接層を通して延在し
うるから、隣接層間でクリチカルな整列手順を必要とす
る。これは適切な整列を達成するために高度の公差が必
要であるということによる。
ことによる別の問題は、個別の各基板層におけるバイア
の適切な整列である。C−4集積回路チップ、特にメモ
リ・デバイスと対照的なロジック・デバイスのI/O密
度が増加すると、対応する密度増加がチップ・パッドと
多層フレキシブル材料の接触点で起きなければならな
い。これらの接触点は多層材料の隣接層を通して延在し
うるから、隣接層間でクリチカルな整列手順を必要とす
る。これは適切な整列を達成するために高度の公差が必
要であるということによる。
【0010】
【発明が解決しようとする課題】従って、本発明の目的
は、集積回路デバイスのパッケージングを改良すること
にある。本発明の他の目的は、集積回路パッケージの試
験を簡単にすることにある。本発明の他の目的は、C−
4集積回路デバイスをより簡単に試験することにある。
本発明の他の目的は、自動化製造環境における取扱いを
簡単にするために集積回路デバイスのパッケージングを
改良することにある。本発明の他の目的は、フレキシブ
ル基板に高密度のバイアを設けることにある。
は、集積回路デバイスのパッケージングを改良すること
にある。本発明の他の目的は、集積回路パッケージの試
験を簡単にすることにある。本発明の他の目的は、C−
4集積回路デバイスをより簡単に試験することにある。
本発明の他の目的は、自動化製造環境における取扱いを
簡単にするために集積回路デバイスのパッケージングを
改良することにある。本発明の他の目的は、フレキシブ
ル基板に高密度のバイアを設けることにある。
【0011】
【課題を解決するための手段】本発明は試験前に、IC
デバイスをフレキシブル基板上にパッケージすることに
より先行技術に係る前述の問題を取り除く。このフレキ
シブル基板パッケージは、特にC−4取付け構造をもつ
メモリー・チップについて、取り扱いと試験を容易にす
るべく形作られている。周囲の配線はパッケージの上面
から試験するのを容易にしている。良品のチップは、チ
ップ・フットプリント領域をほとんど増加させないで切
り取られ、そして2番目のレベルのキャリアへマウント
することができる。なぜならば、最終的な接続はフレキ
シブル・キャリア上のバイアを通して行われるからであ
る。
デバイスをフレキシブル基板上にパッケージすることに
より先行技術に係る前述の問題を取り除く。このフレキ
シブル基板パッケージは、特にC−4取付け構造をもつ
メモリー・チップについて、取り扱いと試験を容易にす
るべく形作られている。周囲の配線はパッケージの上面
から試験するのを容易にしている。良品のチップは、チ
ップ・フットプリント領域をほとんど増加させないで切
り取られ、そして2番目のレベルのキャリアへマウント
することができる。なぜならば、最終的な接続はフレキ
シブル・キャリア上のバイアを通して行われるからであ
る。
【0012】この発明は、多層フレキシブル基板を用
い、その上に集積回路チップを取付けるようにしてい
る。これらのチップからのI/O接続はダイ面から外側
に放射状には広がらず、むしろ底面から広がる。チップ
のフットプリント領域を最小にするために、底面を利用
することが望ましい。このフットプリント領域は次のレ
ベルのパッケージにマウントされたときには使い尽くさ
れてしまうものだからである。各I/O信号ポートから
の電気信号通路はチップがマウントされている基板層を
通り抜けており、かくしてフレキシブル基板の底面(I
Cチップ・マウントの反対側)において全てのI/Oポ
ートの電気的接触を与えている。しかし、一旦ICチッ
プが基板上にマウントされると、試験のためにI/O信
号線にアクセスすることはできないであろうから、各I
/O線は同時にICフットプリント領域からアクセス可
能な基板上の領域に至るように外側へ伸ばされる。
い、その上に集積回路チップを取付けるようにしてい
る。これらのチップからのI/O接続はダイ面から外側
に放射状には広がらず、むしろ底面から広がる。チップ
のフットプリント領域を最小にするために、底面を利用
することが望ましい。このフットプリント領域は次のレ
ベルのパッケージにマウントされたときには使い尽くさ
れてしまうものだからである。各I/O信号ポートから
の電気信号通路はチップがマウントされている基板層を
通り抜けており、かくしてフレキシブル基板の底面(I
Cチップ・マウントの反対側)において全てのI/Oポ
ートの電気的接触を与えている。しかし、一旦ICチッ
プが基板上にマウントされると、試験のためにI/O信
号線にアクセスすることはできないであろうから、各I
/O線は同時にICフットプリント領域からアクセス可
能な基板上の領域に至るように外側へ伸ばされる。
【0013】集積回路チップはフレキシブル基板のシー
ト、リールまたはロールの上にマウントされるので、基
板の縁に沿ってスプロケット穴があるような実施例で
は、このマウンティングは高度に自動化された態様で行
うことができる。さらに各I/O線はマウンティング後
もアクセス可能であるので、ICチップを最終的にキャ
リアへマウントするに先だってかかるICチップを試験
することができる。この予備テスト・プロセスは、C−
4パッケージされたメモリ集積回路について使用される
のが普通であるが、このプロセスは、アレイI/Oフリ
ップ・チップ構成を含むような任意の集積回路デバイス
にも適用可能である。
ト、リールまたはロールの上にマウントされるので、基
板の縁に沿ってスプロケット穴があるような実施例で
は、このマウンティングは高度に自動化された態様で行
うことができる。さらに各I/O線はマウンティング後
もアクセス可能であるので、ICチップを最終的にキャ
リアへマウントするに先だってかかるICチップを試験
することができる。この予備テスト・プロセスは、C−
4パッケージされたメモリ集積回路について使用される
のが普通であるが、このプロセスは、アレイI/Oフリ
ップ・チップ構成を含むような任意の集積回路デバイス
にも適用可能である。
【0014】一旦試験がされると、ICチップと該IC
チップがマウントされている基板は基板材料のロールか
ら切り取られる。この切り取りプロセスにおいては、チ
ップのフットプリントよりわずかに大きい領域が、フレ
キシブル基板から切断される。この切り取られ予備試験
されたパッケージ(ICチップとフレキシブル基板の両
方を含む)は、次にリフローはんだ付けまたは直接ボン
ディングのいずれかによって最終キャリア上に直接マウ
ントすることができる。このリフローはんだ付けプロセ
スは、特願平2−115311号明細書に記述されてい
る。この特許出願は、電気的に接続されるべき導電領域
を正確に整列させなくとも、前もって選択された位置間
で所望の電気的相互接続を行わしめる方法を開示する。
チップがマウントされている基板は基板材料のロールか
ら切り取られる。この切り取りプロセスにおいては、チ
ップのフットプリントよりわずかに大きい領域が、フレ
キシブル基板から切断される。この切り取られ予備試験
されたパッケージ(ICチップとフレキシブル基板の両
方を含む)は、次にリフローはんだ付けまたは直接ボン
ディングのいずれかによって最終キャリア上に直接マウ
ントすることができる。このリフローはんだ付けプロセ
スは、特願平2−115311号明細書に記述されてい
る。この特許出願は、電気的に接続されるべき導電領域
を正確に整列させなくとも、前もって選択された位置間
で所望の電気的相互接続を行わしめる方法を開示する。
【0015】さらに、フレキシブル基板を製造するため
のプロセスが述べられている。このプロセスは、薄くフ
レキシブルな有機材料/金属基板における電気的に絶縁
されたバイアとスルー・ホールの回路化を行うための方
法を与える。唯一要求される精度は最初のバイアの形成
プロセス(パンチング、ドリリング、アブレーション)
におけるそれのみである。コーティングおよびエバキュ
エーション・プロセスによるこれらの穴の電気的な絶縁
は、穴の位置に敏感ではない。誘電性の材料で満たされ
た開口穴を開けるために、後でパンチング、ドリリング
またはアブレーションが要求されることはないから、複
数の穴位置を密にすることができる。このプロセスは同
様にバッチ・プロセスよりも低コストな製造ができる材
料のロール・プロセスと適合しやすい。
のプロセスが述べられている。このプロセスは、薄くフ
レキシブルな有機材料/金属基板における電気的に絶縁
されたバイアとスルー・ホールの回路化を行うための方
法を与える。唯一要求される精度は最初のバイアの形成
プロセス(パンチング、ドリリング、アブレーション)
におけるそれのみである。コーティングおよびエバキュ
エーション・プロセスによるこれらの穴の電気的な絶縁
は、穴の位置に敏感ではない。誘電性の材料で満たされ
た開口穴を開けるために、後でパンチング、ドリリング
またはアブレーションが要求されることはないから、複
数の穴位置を密にすることができる。このプロセスは同
様にバッチ・プロセスよりも低コストな製造ができる材
料のロール・プロセスと適合しやすい。
【0016】
【実施例】多層基板を製造するプロセスがまず最初に述
べられる。このプロセスは多層基板上にマウントされる
べき高密度のI/Oデバイスを支持する場合に、特に望
ましい。しかしこのプロセスはここで開示されている低
密度のI/Oメモリ・チップ・パッケージング方法を支
持するためにも有用である。
べられる。このプロセスは多層基板上にマウントされる
べき高密度のI/Oデバイスを支持する場合に、特に望
ましい。しかしこのプロセスはここで開示されている低
密度のI/Oメモリ・チップ・パッケージング方法を支
持するためにも有用である。
【0017】図1に示されているように、有機材料/金
属/有機材料積層板80は、金属コア82を有し、該コ
アのそれぞれの面はポリイミド(PI)やエポキシのよ
うな有機材料90でコートされている。金属コア82は
任意の数の金属または金属積層板から構成される。金属
コア82はそこへ取付けられるべき集積回路とできるだ
け近い熱的マッチング特性であるべきである。好ましい
実施例では、この熱的マッチング特性は、銅/アンバー
/銅から成る金属コア82によって達成される。図2は
この積層板80に穴がパンチされまたはレーザ・ドリル
加工された後の結果を示している。その穴は基板の両表
面間の電気的な内部接続のためのバイア84として作用
する。次に液体ポリイミドを満たすための貯蔵所を作り
出すために、図2の積層板80を化学的な溶液でエッチ
ングすることにより各バイア84において少量の金属コ
ア材料82を取り除き、かくて図3に示すような貯蔵所
86を作る。何回化学エッチングが行われるかは、取り
除くべきコア・メタルに依存する。銅コア積層板につい
ては、塩酸、塩化第二銅または塩化第二鉄の溶液ならび
に過硫酸塩または過酸化物/硫酸の溶液が効果的であ
る。エッチング・レートは溶液濃度、温度および撹拌を
通して調節することができる。
属/有機材料積層板80は、金属コア82を有し、該コ
アのそれぞれの面はポリイミド(PI)やエポキシのよ
うな有機材料90でコートされている。金属コア82は
任意の数の金属または金属積層板から構成される。金属
コア82はそこへ取付けられるべき集積回路とできるだ
け近い熱的マッチング特性であるべきである。好ましい
実施例では、この熱的マッチング特性は、銅/アンバー
/銅から成る金属コア82によって達成される。図2は
この積層板80に穴がパンチされまたはレーザ・ドリル
加工された後の結果を示している。その穴は基板の両表
面間の電気的な内部接続のためのバイア84として作用
する。次に液体ポリイミドを満たすための貯蔵所を作り
出すために、図2の積層板80を化学的な溶液でエッチ
ングすることにより各バイア84において少量の金属コ
ア材料82を取り除き、かくて図3に示すような貯蔵所
86を作る。何回化学エッチングが行われるかは、取り
除くべきコア・メタルに依存する。銅コア積層板につい
ては、塩酸、塩化第二銅または塩化第二鉄の溶液ならび
に過硫酸塩または過酸化物/硫酸の溶液が効果的であ
る。エッチング・レートは溶液濃度、温度および撹拌を
通して調節することができる。
【0018】この時点において積層コア内の露出した金
属88を電気めっきして、コア金属と(貯蔵所86を満
たすために使用される)有機材料との間に拡散隔膜を与
えるようにしてもよい。最初の積層板80の硬化された
有機材料90と、貯蔵所に適用されるべき未硬化ポリイ
ミド92との間の密着性を増すためには次のようにす
る。すなわち、硬化された積層板の表面を、文献IBM
Research Directory, May
1989,No.289,Item 28957に述べ
られているような基本(塩基性)溶液で処理する。この
溶液は露出した有機材料90の表面94を加水分解し、
後で適用されるポリイミド溶液におけるポリアミック酸
(polyamic acid)と化学反応するような
カルボン酸群を生じる。
属88を電気めっきして、コア金属と(貯蔵所86を満
たすために使用される)有機材料との間に拡散隔膜を与
えるようにしてもよい。最初の積層板80の硬化された
有機材料90と、貯蔵所に適用されるべき未硬化ポリイ
ミド92との間の密着性を増すためには次のようにす
る。すなわち、硬化された積層板の表面を、文献IBM
Research Directory, May
1989,No.289,Item 28957に述べ
られているような基本(塩基性)溶液で処理する。この
溶液は露出した有機材料90の表面94を加水分解し、
後で適用されるポリイミド溶液におけるポリアミック酸
(polyamic acid)と化学反応するような
カルボン酸群を生じる。
【0019】加水分解されたポリイミドの再イミダイゼ
ーション(reimidization)を避けるため
にイオン消失水(純水)でゆすいで低温で乾燥させた後
は、積層板はバイア穴が溶液で浸透され満たされるよう
に未硬化ポリイミド溶液(例えばDupont社の商品
PI2545)でコートされる。ゴム・ローラまたはド
クタ・ブレードは、積層板の両表面上にポリイミドの重
い固まりを残さないでポリイミドをバイア穴に押しやる
という点で、この用途に有効である。穴の良好なコーテ
ィングを確実にするため、及び基板の両表面から過剰な
ポリイミドを除去するために、一連のゴム・ローラまた
はドクタ・ブレードが要求されることがある。好ましい
実施例では、積層板は次に真空または圧縮ガス域に渡さ
れ、各バイア穴からポリイミド材料を除くようにされ
る。この真空またはガス圧力は開口バイアを確保しつつ
過剰なポリイミドを取り除くように調節されるべきであ
る。
ーション(reimidization)を避けるため
にイオン消失水(純水)でゆすいで低温で乾燥させた後
は、積層板はバイア穴が溶液で浸透され満たされるよう
に未硬化ポリイミド溶液(例えばDupont社の商品
PI2545)でコートされる。ゴム・ローラまたはド
クタ・ブレードは、積層板の両表面上にポリイミドの重
い固まりを残さないでポリイミドをバイア穴に押しやる
という点で、この用途に有効である。穴の良好なコーテ
ィングを確実にするため、及び基板の両表面から過剰な
ポリイミドを除去するために、一連のゴム・ローラまた
はドクタ・ブレードが要求されることがある。好ましい
実施例では、積層板は次に真空または圧縮ガス域に渡さ
れ、各バイア穴からポリイミド材料を除くようにされ
る。この真空またはガス圧力は開口バイアを確保しつつ
過剰なポリイミドを取り除くように調節されるべきであ
る。
【0020】ポリイミド溶液は通常、溶媒を含んでいる
ので、製造業者の(ポリイミド材料に関する)勧めに従
って基板を乾燥しなければならない。追加のコーティン
グ及び乾燥作業を用いると、バイア84におけるポリイ
ミド層92の厚みを増すことができる。
ので、製造業者の(ポリイミド材料に関する)勧めに従
って基板を乾燥しなければならない。追加のコーティン
グ及び乾燥作業を用いると、バイア84におけるポリイ
ミド層92の厚みを増すことができる。
【0021】一旦望ましい乾燥したポリイミド層92が
基板内の貯蔵所86に形成されると、高温の段階的ベー
クを通して、ポリイミドのポリイミック酸は完全にイミ
ダイズされた(imidized)ポリイミドに変換さ
れる。好ましい実施例では、このベークは4つの異なっ
た温度サイクルを通して進行する。最初のベークは85
度Cで30分間行われる。第2段階のベークは150度
Cでさらに30分間行う。第3段階のベークは、窒素雰
囲気中において、230度Cで30ないし45分間行
う。最後の第4段階のベークは、窒素ガスまたはフォー
ミング・ガス雰囲気中において、400度Cで30ない
し60分間行う。
基板内の貯蔵所86に形成されると、高温の段階的ベー
クを通して、ポリイミドのポリイミック酸は完全にイミ
ダイズされた(imidized)ポリイミドに変換さ
れる。好ましい実施例では、このベークは4つの異なっ
た温度サイクルを通して進行する。最初のベークは85
度Cで30分間行われる。第2段階のベークは150度
Cでさらに30分間行う。第3段階のベークは、窒素雰
囲気中において、230度Cで30ないし45分間行
う。最後の第4段階のベークは、窒素ガスまたはフォー
ミング・ガス雰囲気中において、400度Cで30ない
し60分間行う。
【0022】前述のプロセスは結果として図4に示され
るようにポリイミド92と積層板80の間に良好な密着
性を与える。
るようにポリイミド92と積層板80の間に良好な密着
性を与える。
【0023】もし他のバイアまたは他の位置でメタル・
コアに電気的に接触することが望まれるなら、前述の高
温ベークが完了した後、金属を露出させるために第2の
パンチングまたはレーザ・ドリリング作業が使用され
る。代替的な実施例では、アブレーション・プロセス
(機械的なもの、化学的なもの、レーザによるもの)
は、金属コア・グラウンド・プレーン96を露出するた
め基板の片面にあるポリイミドだけを除去することがで
きた。
コアに電気的に接触することが望まれるなら、前述の高
温ベークが完了した後、金属を露出させるために第2の
パンチングまたはレーザ・ドリリング作業が使用され
る。代替的な実施例では、アブレーション・プロセス
(機械的なもの、化学的なもの、レーザによるもの)
は、金属コア・グラウンド・プレーン96を露出するた
め基板の片面にあるポリイミドだけを除去することがで
きた。
【0024】基板の回路化はプリント配線基板の製造に
共通する通常のめっき、慣用のプレーティング、フォト
イメージング及びエッチング技術によって達成される。
完成した回路カードは図5に示されるような構成を有
し、電気絶縁されたバイアおよびグラウンド・プレーン
・バイアの両方を通して金属98が配設される。
共通する通常のめっき、慣用のプレーティング、フォト
イメージング及びエッチング技術によって達成される。
完成した回路カードは図5に示されるような構成を有
し、電気絶縁されたバイアおよびグラウンド・プレーン
・バイアの両方を通して金属98が配設される。
【0025】図6は2つの信号層72及び1つのパワー
・プレーン70から構成されるフレキシブル基板64を
示している。周知のように、フレキシブル基板にはその
縁にスプロケット穴(図示せず)を設けることができ
る。これらは基板をアセンブリ・プロセス位置に移動し
て位置決めするためのものである。この基板は接点パッ
ド68と同じようにバイア66を通してめっきされる。
前述の基板製造プロセスが用いられる場合には、結果と
して生じる基板64の厚さは約0.013ないし0.0
18cmであるのが一般的である。ここに記述されてい
るパッケージングは本明細書に開示されている基板製造
プロセスに限られず、あらゆるフレキシブル基板に適用
できる。めっきされたスルー・バイア66は、C−4は
んだボールと同じようなパターンで基板上に設置され
る。好ましい実施例では、これらのC−4はんだボール
は約0.025インチの中心高さである。バイア66は
はんだで満たされるか、あるいは導電ポリマあるいは金
属充填ポリマのような導電ペーストで満たされる。
・プレーン70から構成されるフレキシブル基板64を
示している。周知のように、フレキシブル基板にはその
縁にスプロケット穴(図示せず)を設けることができ
る。これらは基板をアセンブリ・プロセス位置に移動し
て位置決めするためのものである。この基板は接点パッ
ド68と同じようにバイア66を通してめっきされる。
前述の基板製造プロセスが用いられる場合には、結果と
して生じる基板64の厚さは約0.013ないし0.0
18cmであるのが一般的である。ここに記述されてい
るパッケージングは本明細書に開示されている基板製造
プロセスに限られず、あらゆるフレキシブル基板に適用
できる。めっきされたスルー・バイア66は、C−4は
んだボールと同じようなパターンで基板上に設置され
る。好ましい実施例では、これらのC−4はんだボール
は約0.025インチの中心高さである。バイア66は
はんだで満たされるか、あるいは導電ポリマあるいは金
属充填ポリマのような導電ペーストで満たされる。
【0026】チップ60は基板64上に置かれ、C−4
はんだボール62は充填されたバイア66にはんだ付け
される。チップ60へのI/O(入出力)の全てはこれ
に連結する上面接点68に接続しているため、チップの
各I/Oピンは基板64のチップ面(上面)から取付け
られた後に試験できる。
はんだボール62は充填されたバイア66にはんだ付け
される。チップ60へのI/O(入出力)の全てはこれ
に連結する上面接点68に接続しているため、チップの
各I/Oピンは基板64のチップ面(上面)から取付け
られた後に試験できる。
【0027】図7は試験のために露出されたI/O接点
パッド68をもつキャリア64に取付けられたチップ6
0を示している。これはメモリ・チップについては特に
具合が良い。なぜならばメモリ・チップのI/O線は数
が少なく、またより大きい機能パッケージへ組み込む前
に試験及びバーンインを行う必要があるからである。試
験の後はストリップ基板64は切り取られた良好なチッ
プを有する。良好なチップの良好度は100,75また
は50パーセントにすることができる。導電材料を満た
されたバイア66は基板64を貫通しているから、キャ
リア78へのz軸アタッチメントのためにチップI/O
の全てが裏面で利用可能であり、かくてキャリア78を
用いて機能的なメモリを生産するように多数の良好なチ
ップをアセンブルすることができる。
パッド68をもつキャリア64に取付けられたチップ6
0を示している。これはメモリ・チップについては特に
具合が良い。なぜならばメモリ・チップのI/O線は数
が少なく、またより大きい機能パッケージへ組み込む前
に試験及びバーンインを行う必要があるからである。試
験の後はストリップ基板64は切り取られた良好なチッ
プを有する。良好なチップの良好度は100,75また
は50パーセントにすることができる。導電材料を満た
されたバイア66は基板64を貫通しているから、キャ
リア78へのz軸アタッチメントのためにチップI/O
の全てが裏面で利用可能であり、かくてキャリア78を
用いて機能的なメモリを生産するように多数の良好なチ
ップをアセンブルすることができる。
【0028】キャリア78はチップを直接に取付けるこ
とを許すものであればどんな基板でもよい。図9ははん
だパッド79をもつキャリア78を示している。これら
のはんだパッド79には、はんだが付けられており、好
ましい実施例では、チップを基板76に取付けるのに用
いられるはんだよりも融点が低いものが良い。今やチッ
プ・パッケージ74は基板76上のパッドがキャリア7
8上のそれらと整列するように位置決めされる。チップ
・パッケージ74とキャリア78の組み合わせは、チッ
プ・パッケージ74をキャリア78に最終的に取付ける
ためにリフローされる。結果として生じる図10の導電
通路はバイア66を通してC−4はんだボール62から
はんだパッド79に伸びている。
とを許すものであればどんな基板でもよい。図9ははん
だパッド79をもつキャリア78を示している。これら
のはんだパッド79には、はんだが付けられており、好
ましい実施例では、チップを基板76に取付けるのに用
いられるはんだよりも融点が低いものが良い。今やチッ
プ・パッケージ74は基板76上のパッドがキャリア7
8上のそれらと整列するように位置決めされる。チップ
・パッケージ74とキャリア78の組み合わせは、チッ
プ・パッケージ74をキャリア78に最終的に取付ける
ためにリフローされる。結果として生じる図10の導電
通路はバイア66を通してC−4はんだボール62から
はんだパッド79に伸びている。
【0029】図9に示すようなチップ・パッケージ74
をキャリア78へ最終的に取付けるためのリフロー・プ
ロセスまたは直接ボンディングは、アセンブリを完了す
るために用いられている。ある実施例では、このリフロ
ー手順は前に引用した特願平2−115311号明細書
に述べられているようなはんだストリップを利用してい
る。代替的な実施例では、パッド79は導電性接着剤を
付与され、これによりチップ/キャリア74への取付け
が可能にされる。
をキャリア78へ最終的に取付けるためのリフロー・プ
ロセスまたは直接ボンディングは、アセンブリを完了す
るために用いられている。ある実施例では、このリフロ
ー手順は前に引用した特願平2−115311号明細書
に述べられているようなはんだストリップを利用してい
る。代替的な実施例では、パッド79は導電性接着剤を
付与され、これによりチップ/キャリア74への取付け
が可能にされる。
【0030】
【発明の効果】以上詳述したように、本発明によれば、
集積回路デバイス・パッケージが改良され、さらに集積
回路パッケージの試験が簡単にされ、さらにC−4集積
回路デバイスがより簡単に試験され、さらに自動化製造
環境における取扱いを簡単にするために集積回路デバイ
ス・パッケージが改良され、フレキシブル基板の高密度
のバイアに融通性が与えられるようになる。
集積回路デバイス・パッケージが改良され、さらに集積
回路パッケージの試験が簡単にされ、さらにC−4集積
回路デバイスがより簡単に試験され、さらに自動化製造
環境における取扱いを簡単にするために集積回路デバイ
ス・パッケージが改良され、フレキシブル基板の高密度
のバイアに融通性が与えられるようになる。
【図1】有機材料/金属/有機材料から成る基板の断面
図である。
図である。
【図2】バイア穴を設けた後の有機材料/金属/有機材
料から成る基板の断面図である。
料から成る基板の断面図である。
【図3】エッチング後の有機材料/金属/有機材料から
成る基板の断面図である。
成る基板の断面図である。
【図4】ベーキング後の有機材料/金属/有機材料から
成る基板の断面図である。
成る基板の断面図である。
【図5】バイア穴に金属化を施した後の有機材料/金属
/有機材料から成る基板の断面図である。
/有機材料から成る基板の断面図である。
【図6】フレキシブル基板上にマウントする前の集積回
路ダイを示す斜視図である。
路ダイを示す斜視図である。
【図7】フレキシブル基板上にマウントされた集積回路
ダイを示す斜視図である。
ダイを示す斜視図である。
【図8】フレキシブル基板から切り取られたパッケージ
を示す斜視図である。
を示す斜視図である。
【図9】キャリアにマウントする前のパッケージを示す
斜視図である。
斜視図である。
【図10】キャリアにマウントされた後のパッケージの
断面図である。
断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カール・ハーマン アメリカ合衆国テキサス州オースチン、ス カイ・ウエスト・ドライブ 12014番地 (72)発明者 ロナルド・レーン・インケン アメリカ合衆国テキサス州ラウンド・ロッ ク、オーク・メドウ・ドライブ 3711番地
Claims (17)
- 【請求項1】上面および下面を有するフレキシブル基板
の一部分に集積回路チップを取り付ける段階と、前記フ
レキシブル基板部分に前記集積回路チップを取付けた後
に、該集積回路チップを試験する段階と、前記集積回路
チップ及び前記フレキシブル基板部分を前記フレキシブ
ル基板から切り取る段階と、前記切り取られた集積回路
チップ及び前記フレキシブル基板部分をキャリアにマウ
ントする段階とを有する、集積回路パッケージの製造方
法。 - 【請求項2】前記試験が前記フレキシブル基板の前記下
面からプローブすることによって行われる、請求項1の
製造方法。 - 【請求項3】前記試験が前記フレキシブル基板の前記上
面からプローブすることによって行われる、請求項1の
製造方法。 - 【請求項4】半導体チップの入力及び出力パターンを有
するフレキシブル多層基板ストリップと、外部フットプ
リントを有し且つ前記フレキシブル多層基板に取付けら
れる少なくとも1つの集積回路チップとを備え、前記入
力および出力パターンは試験のために前記チップの外周
辺部から外側に延在し、しかもZ軸取付けのために前記
フレキシブル多層基板の内部を通して延びるように設け
られている、集積回路パッケージ。 - 【請求項5】前記半導体チップがC−4チップである、
請求項4の集積回路パッケージ。 - 【請求項6】前記半導体チップがアレイI/Oフリップ
・チップである、請求項4の集積回路パッケージ。 - 【請求項7】前記フレキシブル多層基板が、2つの有機
材料層の間に間挿された金属内部コアから成る、請求項
4の集積回路パッケージ。 - 【請求項8】前記金属内部コアが銅/アンバー/銅から
成る、請求項7の集積回路パッケージ。 - 【請求項9】前記有機材料層が、ポリイミドまたはポリ
マー材料から成る、請求項7の集積回路パッケージ。 - 【請求項10】集積回路パッケージを備え、該集積回路
パッケージは、チップ入力および出力パターンを有し且
つ外周辺部を有する多層基板と、前記多層基板に取付け
られ且つ前記多層基板の前記該周辺部より小さいフット
プリントを有する少なくとも1つの半導体チップとから
構成され、さらにキャリアと、前記集積回路パッケージ
を前記キャリアに取付けるための取付け手段とを備えて
成る、集積回路アセンブリ。 - 【請求項11】前記多層基板がはんだで満たされたバイ
アから成る、請求項10の集積回路アセンブリ。 - 【請求項12】前記多層基板が導電ペーストで満たされ
たバイアから成る、請求項10の集積回路アセンブリ。 - 【請求項13】前記取付け手段が前記バイア内の前記は
んだよりも低い融点を有する低温はんだから成る、請求
項11の集積回路アセンブリ。 - 【請求項14】前記取付け手段がはんだボールから成
る、請求項11または請求項12の集積回路アセンブ
リ。 - 【請求項15】前記取付け手段が導電接着剤から成る、
請求項11または請求項12の集積回路アセンブリ。 - 【請求項16】有機材料の層によって間挿された金属コ
アから成る積層体に少なくとも1つのバイア穴を形成す
る段階と、前記バイア穴をエッチして該バイア穴におい
て露出された一部の金属コア材料を除去することによ
り、露出した金属および内部有機材料表面を含む露出さ
れたコアを形成する段階と、前記内部有機材料表面を加
水分解する段階と、ポリイミド溶液で前記バイア穴を浸
透する段階と、過剰なポリイミド溶液を前記バイア穴か
ら除去する段階と、前記の露出したコアとポリイミド溶
液の間の密着を生じるように前記積層体をベークする段
階とを有する、フレキシブル基板において電気的に絶縁
されたバイアを形成する方法。 - 【請求項17】前記有機材料がポリイミド材料から成
る、請求項16の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US533262 | 1990-06-04 | ||
US07/533,262 US5065227A (en) | 1990-06-04 | 1990-06-04 | Integrated circuit packaging using flexible substrate |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04230044A JPH04230044A (ja) | 1992-08-19 |
JPH06103704B2 true JPH06103704B2 (ja) | 1994-12-14 |
Family
ID=24125192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3140706A Expired - Lifetime JPH06103704B2 (ja) | 1990-06-04 | 1991-05-17 | 集積回路パッケージの製造方法、集積回路アセンブリおよびバイアの形成方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5065227A (ja) |
EP (1) | EP0460822B1 (ja) |
JP (1) | JPH06103704B2 (ja) |
DE (1) | DE69106225T2 (ja) |
Families Citing this family (109)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2967603B2 (ja) * | 1991-04-30 | 1999-10-25 | 日本電気株式会社 | テープオートメイテッドボンディング半導体装置 |
US5148265A (en) | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies with fan-in leads |
US5149958A (en) * | 1990-12-12 | 1992-09-22 | Eastman Kodak Company | Optoelectronic device component package |
JP2925337B2 (ja) * | 1990-12-27 | 1999-07-28 | 株式会社東芝 | 半導体装置 |
US5289631A (en) * | 1992-03-04 | 1994-03-01 | Mcnc | Method for testing, burn-in, and/or programming of integrated circuit chips |
US5355019A (en) * | 1992-03-04 | 1994-10-11 | At&T Bell Laboratories | Devices with tape automated bonding |
US5483421A (en) * | 1992-03-09 | 1996-01-09 | International Business Machines Corporation | IC chip attachment |
US5334857A (en) * | 1992-04-06 | 1994-08-02 | Motorola, Inc. | Semiconductor device with test-only contacts and method for making the same |
JPH0651250A (ja) * | 1992-05-20 | 1994-02-25 | Texas Instr Inc <Ti> | モノリシックな空間的光変調器およびメモリのパッケージ |
FR2691836B1 (fr) * | 1992-05-27 | 1997-04-30 | Ela Medical Sa | Procede de fabrication d'un dispositif a semi-conducteurs comportant au moins une puce et dispositif correspondant. |
EP0604823A1 (en) * | 1992-12-29 | 1994-07-06 | International Business Machines Corporation | Triazine polymer and use thereof |
US5302853A (en) * | 1993-01-25 | 1994-04-12 | The Whitaker Corporation | Land grid array package |
US5495397A (en) * | 1993-04-27 | 1996-02-27 | International Business Machines Corporation | Three dimensional package and architecture for high performance computer |
US5474458A (en) * | 1993-07-13 | 1995-12-12 | Fujitsu Limited | Interconnect carriers having high-density vertical connectors and methods for making the same |
US5347710A (en) * | 1993-07-27 | 1994-09-20 | International Business Machines Corporation | Parallel processor and method of fabrication |
US5432998A (en) * | 1993-07-27 | 1995-07-18 | International Business Machines, Corporation | Method of solder bonding processor package |
US5508558A (en) * | 1993-10-28 | 1996-04-16 | Digital Equipment Corporation | High density, high speed, semiconductor interconnect using-multilayer flexible substrate with unsupported central portion |
US6741085B1 (en) | 1993-11-16 | 2004-05-25 | Formfactor, Inc. | Contact carriers (tiles) for populating larger substrates with spring contacts |
US20020053734A1 (en) | 1993-11-16 | 2002-05-09 | Formfactor, Inc. | Probe card assembly and kit, and methods of making same |
US5454160A (en) * | 1993-12-03 | 1995-10-03 | Ncr Corporation | Apparatus and method for stacking integrated circuit devices |
US5548486A (en) * | 1994-01-21 | 1996-08-20 | International Business Machines Corporation | Pinned module |
US5499161A (en) * | 1994-02-18 | 1996-03-12 | Quantum Corporation | Flexible preamplifier integrated circuit assemblies and method |
JPH07245360A (ja) * | 1994-03-02 | 1995-09-19 | Toshiba Corp | 半導体パッケージおよびその製造方法 |
US5447264A (en) * | 1994-07-01 | 1995-09-05 | Mcnc | Recessed via apparatus for testing, burn-in, and/or programming of integrated circuit chips, and for placing solder bumps thereon |
AU3415095A (en) * | 1994-09-06 | 1996-03-27 | Sheldahl, Inc. | Printed circuit substrate having unpackaged integrated circuit chips directly mounted thereto and method of manufacture |
US5801446A (en) * | 1995-03-28 | 1998-09-01 | Tessera, Inc. | Microelectronic connections with solid core joining units |
US20100065963A1 (en) | 1995-05-26 | 2010-03-18 | Formfactor, Inc. | Method of wirebonding that utilizes a gas flow within a capillary from which a wire is played out |
US5878483A (en) * | 1995-06-01 | 1999-03-09 | International Business Machines Corporation | Hammer for forming bulges in an array of compliant pin blanks |
US5876842A (en) * | 1995-06-07 | 1999-03-02 | International Business Machines Corporation | Modular circuit package having vertically aligned power and signal cores |
US5637920A (en) * | 1995-10-04 | 1997-06-10 | Lsi Logic Corporation | High contact density ball grid array package for flip-chips |
KR0182073B1 (ko) * | 1995-12-22 | 1999-03-20 | 황인길 | 반도체 칩 스케일 반도체 패키지 및 그 제조방법 |
US6080668A (en) * | 1996-05-30 | 2000-06-27 | International Business Machines Corporation | Sequential build-up organic chip carrier and method of manufacture |
US5665650A (en) * | 1996-05-30 | 1997-09-09 | International Business Machines Corporation | Method for manufacturing a high density electronic circuit assembly |
US5822856A (en) * | 1996-06-28 | 1998-10-20 | International Business Machines Corporation | Manufacturing circuit board assemblies having filled vias |
US5924622A (en) * | 1996-07-17 | 1999-07-20 | International Business Machines Corp. | Method and apparatus for soldering ball grid array modules to substrates |
US5868887A (en) * | 1996-11-08 | 1999-02-09 | W. L. Gore & Associates, Inc. | Method for minimizing warp and die stress in the production of an electronic assembly |
US6635514B1 (en) * | 1996-12-12 | 2003-10-21 | Tessera, Inc. | Compliant package with conductive elastomeric posts |
US6690185B1 (en) | 1997-01-15 | 2004-02-10 | Formfactor, Inc. | Large contactor with multiple, aligned contactor units |
JP3578581B2 (ja) * | 1997-02-28 | 2004-10-20 | 富士通株式会社 | ベアチップの実装構造および実装方法およびそれに用いるインターポーザ |
US6281450B1 (en) * | 1997-06-26 | 2001-08-28 | Hitachi Chemical Company, Ltd. | Substrate for mounting semiconductor chips |
JPH11307689A (ja) | 1998-02-17 | 1999-11-05 | Seiko Epson Corp | 半導体装置、半導体装置用基板及びこれらの製造方法並びに電子機器 |
US6166556A (en) * | 1998-05-28 | 2000-12-26 | Motorola, Inc. | Method for testing a semiconductor device and semiconductor device tested thereby |
US6107119A (en) * | 1998-07-06 | 2000-08-22 | Micron Technology, Inc. | Method for fabricating semiconductor components |
WO2000014802A1 (fr) * | 1998-09-09 | 2000-03-16 | Seiko Epson Corporation | Dispositif a semi-conducteur et son procede de fabrication, carte de circuit imprime, dispositif electronique |
US6337575B1 (en) | 1998-12-23 | 2002-01-08 | Micron Technology, Inc. | Methods of testing integrated circuitry, methods of forming tester substrates, and circuitry testing substrates |
US6429030B1 (en) | 1999-02-08 | 2002-08-06 | Motorola, Inc. | Method for testing a semiconductor die using wells |
US7215131B1 (en) | 1999-06-07 | 2007-05-08 | Formfactor, Inc. | Segmented contactor |
US6400570B2 (en) * | 1999-09-10 | 2002-06-04 | Lockheed Martin Corporation | Plated through-holes for signal interconnections in an electronic component assembly |
US6392428B1 (en) * | 1999-11-16 | 2002-05-21 | Eaglestone Partners I, Llc | Wafer level interposer |
US6444921B1 (en) | 2000-02-03 | 2002-09-03 | Fujitsu Limited | Reduced stress and zero stress interposers for integrated-circuit chips, multichip substrates, and the like |
US6713854B1 (en) | 2000-10-16 | 2004-03-30 | Legacy Electronics, Inc | Electronic circuit module with a carrier having a mounting pad array |
US7102892B2 (en) * | 2000-03-13 | 2006-09-05 | Legacy Electronics, Inc. | Modular integrated circuit chip carrier |
US7262611B2 (en) | 2000-03-17 | 2007-08-28 | Formfactor, Inc. | Apparatuses and methods for planarizing a semiconductor contactor |
US6518516B2 (en) | 2000-04-25 | 2003-02-11 | International Business Machines Corporation | Multilayered laminate |
US6407341B1 (en) | 2000-04-25 | 2002-06-18 | International Business Machines Corporation | Conductive substructures of a multilayered laminate |
US6774315B1 (en) | 2000-05-24 | 2004-08-10 | International Business Machines Corporation | Floating interposer |
US6537831B1 (en) * | 2000-07-31 | 2003-03-25 | Eaglestone Partners I, Llc | Method for selecting components for a matched set using a multi wafer interposer |
US6822469B1 (en) * | 2000-07-31 | 2004-11-23 | Eaglestone Partners I, Llc | Method for testing multiple semiconductor wafers |
US6812048B1 (en) | 2000-07-31 | 2004-11-02 | Eaglestone Partners I, Llc | Method for manufacturing a wafer-interposer assembly |
US6399892B1 (en) | 2000-09-19 | 2002-06-04 | International Business Machines Corporation | CTE compensated chip interposer |
US6815712B1 (en) | 2000-10-02 | 2004-11-09 | Eaglestone Partners I, Llc | Method for selecting components for a matched set from a wafer-interposer assembly |
US7337522B2 (en) * | 2000-10-16 | 2008-03-04 | Legacy Electronics, Inc. | Method and apparatus for fabricating a circuit board with a three dimensional surface mounted array of semiconductor chips |
US6686657B1 (en) | 2000-11-07 | 2004-02-03 | Eaglestone Partners I, Llc | Interposer for improved handling of semiconductor wafers and method of use of same |
US6629367B2 (en) | 2000-12-06 | 2003-10-07 | Motorola, Inc. | Electrically isolated via in a multilayer ceramic package |
US20020078401A1 (en) * | 2000-12-15 | 2002-06-20 | Fry Michael Andrew | Test coverage analysis system |
US20020076854A1 (en) * | 2000-12-15 | 2002-06-20 | Pierce John L. | System, method and apparatus for constructing a semiconductor wafer-interposer using B-Stage laminates |
US6524885B2 (en) * | 2000-12-15 | 2003-02-25 | Eaglestone Partners I, Llc | Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques |
US6529022B2 (en) | 2000-12-15 | 2003-03-04 | Eaglestone Pareners I, Llc | Wafer testing interposer for a conventional package |
JP2002190674A (ja) * | 2000-12-21 | 2002-07-05 | Sony Chem Corp | 多層フレキシブル配線板の製造方法 |
US6486415B2 (en) | 2001-01-16 | 2002-11-26 | International Business Machines Corporation | Compliant layer for encapsulated columns |
US6673653B2 (en) * | 2001-02-23 | 2004-01-06 | Eaglestone Partners I, Llc | Wafer-interposer using a ceramic substrate |
US6671950B2 (en) | 2001-03-08 | 2004-01-06 | Ppg Industries Ohio, Inc. | Multi-layer circuit assembly and process for preparing the same |
US6713587B2 (en) | 2001-03-08 | 2004-03-30 | Ppg Industries Ohio, Inc. | Electrodepositable dielectric coating compositions and methods related thereto |
US8065795B2 (en) | 2001-03-08 | 2011-11-29 | Ppg Industries Ohio, Inc | Multi-layer circuit assembly and process for preparing the same |
US7000313B2 (en) * | 2001-03-08 | 2006-02-21 | Ppg Industries Ohio, Inc. | Process for fabricating circuit assemblies using electrodepositable dielectric coating compositions |
US6951707B2 (en) * | 2001-03-08 | 2005-10-04 | Ppg Industries Ohio, Inc. | Process for creating vias for circuit assemblies |
US7228623B2 (en) * | 2001-03-08 | 2007-06-12 | Ppg Industries Ohio, Inc. | Process for fabricating a multi layer circuit assembly |
CN100369536C (zh) * | 2001-03-14 | 2008-02-13 | 莱格西电子股份有限公司 | 制造具有三维半导体芯片阵列安装面的电路板的方法和装置 |
US6864435B2 (en) * | 2001-04-25 | 2005-03-08 | Alien Technology Corporation | Electrical contacts for flexible displays |
US6729019B2 (en) | 2001-07-11 | 2004-05-04 | Formfactor, Inc. | Method of manufacturing a probe card |
US20030057544A1 (en) * | 2001-09-13 | 2003-03-27 | Nathan Richard J. | Integrated assembly protocol |
US20030059976A1 (en) * | 2001-09-24 | 2003-03-27 | Nathan Richard J. | Integrated package and methods for making same |
US6395625B1 (en) * | 2001-10-12 | 2002-05-28 | S & S Technology Corporation | Method for manufacturing solder mask of printed circuit board |
US6753480B2 (en) * | 2001-10-12 | 2004-06-22 | Ultratera Corporation | Printed circuit board having permanent solder mask |
TW545092B (en) * | 2001-10-25 | 2003-08-01 | Matsushita Electric Ind Co Ltd | Prepreg and circuit board and method for manufacturing the same |
US20030153119A1 (en) * | 2002-02-14 | 2003-08-14 | Nathan Richard J. | Integrated circuit package and method for fabrication |
ES2440770T3 (es) * | 2002-02-26 | 2014-01-30 | Legacy Electronics, Inc. | Un soporte modular de microplaquetas de circuitos integrados |
US6749105B2 (en) | 2002-03-21 | 2004-06-15 | Motorola, Inc. | Method and apparatus for securing a metallic substrate to a metallic housing |
US6763580B2 (en) | 2002-03-21 | 2004-07-20 | Motorola, Inc. | Method and apparatus for securing an electrically conductive interconnect through a metallic substrate |
WO2004004432A1 (en) * | 2002-06-27 | 2004-01-08 | Ppg Industries Ohio, Inc. | Single or multi-layer printed circuit board with recessed or extended breakaway tabs and method of manufacture thereof |
US6671176B1 (en) | 2002-06-27 | 2003-12-30 | Eastman Kodak Company | Method of cooling heat-generating electrical components |
US7161240B2 (en) * | 2002-06-27 | 2007-01-09 | Eastman Kodak Company | Insitu-cooled electrical assemblage |
US20060213685A1 (en) * | 2002-06-27 | 2006-09-28 | Wang Alan E | Single or multi-layer printed circuit board with improved edge via design |
US20050284607A1 (en) * | 2002-06-27 | 2005-12-29 | Eastman Kodak Company | Cooling-assisted, heat-generating electrical component and method of manufacturing same |
US6881072B2 (en) * | 2002-10-01 | 2005-04-19 | International Business Machines Corporation | Membrane probe with anchored elements |
US7408258B2 (en) * | 2003-08-20 | 2008-08-05 | Salmon Technologies, Llc | Interconnection circuit and electronic module utilizing same |
JP4192786B2 (ja) * | 2004-01-06 | 2008-12-10 | 株式会社日立製作所 | 導電性接着シート及びその製造方法並びに電力変換装置 |
JP4512407B2 (ja) * | 2004-04-26 | 2010-07-28 | 株式会社日立超エル・エス・アイ・システムズ | 半導体装置の動作テスト方法 |
TWI246175B (en) * | 2004-10-11 | 2005-12-21 | Ind Tech Res Inst | Bonding structure of device packaging |
US7304373B2 (en) * | 2004-10-28 | 2007-12-04 | Intel Corporation | Power distribution within a folded flex package method and apparatus |
WO2006076381A2 (en) * | 2005-01-12 | 2006-07-20 | Legacy Electronics, Inc. | Radial circuit board, system, and methods |
TW200742665A (en) * | 2006-05-02 | 2007-11-16 | Teamchem Company | Substrate of flexible printed circuit board |
US7928585B2 (en) | 2007-10-09 | 2011-04-19 | International Business Machines Corporation | Sprocket opening alignment process and apparatus for multilayer solder decal |
US20100028779A1 (en) * | 2008-07-31 | 2010-02-04 | Byd Co., Ltd. | Porous Polyimide Membrane, Battery Separator, Battery, and Method |
JP4833307B2 (ja) * | 2009-02-24 | 2011-12-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法 |
US8349727B2 (en) | 2010-04-08 | 2013-01-08 | Liang Guo | Integrated method for high-density interconnection of electronic components through stretchable interconnects |
US8231390B2 (en) * | 2010-06-18 | 2012-07-31 | Tyco Electronics Corporation | System and method for controlling impedance in a flexible circuit |
TWM403123U (en) * | 2010-09-08 | 2011-05-01 | Ant Percision Industry Co Ltd | Electrical connector structure with multi-poles |
US20230061843A1 (en) * | 2021-08-27 | 2023-03-02 | Advanced Semiconductor Engineering, Inc. | Electronic package |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4026008A (en) * | 1972-10-02 | 1977-05-31 | Signetics Corporation | Semiconductor lead structure and assembly and method for fabricating same |
US4074342A (en) * | 1974-12-20 | 1978-02-14 | International Business Machines Corporation | Electrical package for lsi devices and assembly process therefor |
US4383363A (en) * | 1977-09-01 | 1983-05-17 | Sharp Kabushiki Kaisha | Method of making a through-hole connector |
US4234666A (en) * | 1978-07-26 | 1980-11-18 | Western Electric Company, Inc. | Carrier tapes for semiconductor devices |
US4417392A (en) * | 1980-05-15 | 1983-11-29 | Cts Corporation | Process of making multi-layer ceramic package |
US4426773A (en) * | 1981-05-15 | 1984-01-24 | General Electric Ceramics, Inc. | Array of electronic packaging substrates |
US4551747A (en) * | 1982-10-05 | 1985-11-05 | Mayo Foundation | Leadless chip carrier apparatus providing for a transmission line environment and improved heat dissipation |
US4480288A (en) * | 1982-12-27 | 1984-10-30 | International Business Machines Corporation | Multi-layer flexible film module |
US4517051A (en) * | 1982-12-27 | 1985-05-14 | Ibm Corporation | Multi-layer flexible film module |
JPS6041238A (ja) * | 1983-08-17 | 1985-03-04 | Nec Corp | 半導体装置の製造方法 |
US4585502A (en) * | 1984-04-27 | 1986-04-29 | Hitachi Condenser Co., Ltd. | Process for producing printed circuit board |
US4739448A (en) * | 1984-06-25 | 1988-04-19 | Magnavox Government And Industrial Electronics Company | Microwave multiport multilayered integrated circuit chip carrier |
US4801561A (en) * | 1984-07-05 | 1989-01-31 | National Semiconductor Corporation | Method for making a pre-testable semiconductor die package |
US4701781A (en) * | 1984-07-05 | 1987-10-20 | National Semiconductor Corporation | Pre-testable semiconductor die package |
US4649415A (en) * | 1985-01-15 | 1987-03-10 | National Semiconductor Corporation | Semiconductor package with tape mounted die |
JPH0812887B2 (ja) * | 1985-04-13 | 1996-02-07 | 富士通株式会社 | 高速集積回路パツケ−ジ |
US4949224A (en) * | 1985-09-20 | 1990-08-14 | Sharp Kabushiki Kaisha | Structure for mounting a semiconductor device |
US4723197A (en) * | 1985-12-16 | 1988-02-02 | National Semiconductor Corporation | Bonding pad interconnection structure |
US4681654A (en) * | 1986-05-21 | 1987-07-21 | International Business Machines Corporation | Flexible film semiconductor chip carrier |
US4721992A (en) * | 1986-06-26 | 1988-01-26 | National Semiconductor Corporation | Hinge tape |
US4873615A (en) * | 1986-10-09 | 1989-10-10 | Amp Incorporated | Semiconductor chip carrier system |
US4791248A (en) * | 1987-01-22 | 1988-12-13 | The Boeing Company | Printed wire circuit board and its method of manufacture |
US4843520A (en) * | 1987-02-03 | 1989-06-27 | Matsushita Electric Industrial Co. Ltd. | Electronic circuit module |
JPS6457789A (en) * | 1987-08-28 | 1989-03-06 | Mitsubishi Electric Corp | Electronic component mounting structure |
JPS6481397A (en) * | 1987-09-24 | 1989-03-27 | Matsushita Electric Works Ltd | Manufacture of metallic base printed board |
US4921054A (en) * | 1988-01-29 | 1990-05-01 | Rockwell International Corporation | Wiring board |
JPH0691320B2 (ja) * | 1988-03-08 | 1994-11-14 | シャープ株式会社 | 硬質基板とフレキシブル基板とのスルホールめっき接合方法 |
US4943845A (en) * | 1988-08-02 | 1990-07-24 | Northern Telecom Limited | Thick film packages with common wafer aperture placement |
US5208068A (en) * | 1989-04-17 | 1993-05-04 | International Business Machines Corporation | Lamination method for coating the sidewall or filling a cavity in a substrate |
-
1990
- 1990-06-04 US US07/533,262 patent/US5065227A/en not_active Expired - Lifetime
-
1991
- 1991-05-17 JP JP3140706A patent/JPH06103704B2/ja not_active Expired - Lifetime
- 1991-05-20 EP EP91304504A patent/EP0460822B1/en not_active Expired - Lifetime
- 1991-05-20 DE DE69106225T patent/DE69106225T2/de not_active Expired - Fee Related
-
1992
- 1992-11-17 US US07/978,309 patent/US5316787A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04230044A (ja) | 1992-08-19 |
US5316787A (en) | 1994-05-31 |
DE69106225T2 (de) | 1995-06-29 |
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EP0460822B1 (en) | 1994-12-28 |
DE69106225D1 (de) | 1995-02-09 |
US5065227A (en) | 1991-11-12 |
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