JP3578581B2 - ベアチップの実装構造および実装方法およびそれに用いるインターポーザ - Google Patents
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Description
【発明の属する技術分野】
本発明はベアチップの実装構造に関する。詳しくは、ベアチップを回路基板に実装するとき、両者間にインターポーザを介在させ、実装したベアチップが不良のときはベアチップを回路基板より容易に取り外すことができるベアチップの実装構造に関する。また、ベアチップを回路基板に実装する前に電気的特性の試験を容易に行なうことができるベアチップの実装構造に関する。
【0002】
【従来の技術】
従来、ベアチップの回路基板への実装において、実装後にベアチップの不良が発見されたときは、回路基板よりベアチップを除去して交換する必要があるが、ベアチップの除去に際して回路基板を損傷し、回路基板全体を使用不可能にする場合がある。そこで回路基板を損傷しない実装構造が考えられている。
【0003】
その1例として、図4(a)に示すものは特公平6−66356号に記載された実装構造である。これは、同図に示すように、先ず回路基板1の所定の導体電極2上にベアチップ3を沸点の異なる2種類の溶剤からなる溶剤型の導電性接着剤4を用いてフェイスダウンボンディングにより実装した後、加熱等によって沸点の異なる2種類の溶剤からなる溶剤型導電性接着剤4中の低い沸点の溶剤分を蒸発させる。
【0004】
このとき、図4(b)に示すように時間経過とともにベアチップ3の接続抵抗は、導電性接着剤4中の溶剤分の蒸発度合に従って減少し、経過時間T後には電気的な導通が安定する。この後ベアチップ3の電気的特性を検査し、不良が検出されたときは回路基板1よりベアチップ3を取り外し、良品の場合のみ溶剤型の導電性接着剤4の本硬化を行ってベアチップ3を回路基板1へ本固定するのである。
【0005】
また、他の実装構造として、特開平6−69280号に記載された実装構造がある。これは、先ず図5(a)に示すように、回路基板1に配列されたパッド5にマスキングによって熱硬化性のパラジウム系導電樹脂材を塗布し、加熱することでパラジウム系導電樹脂材を硬化させてバンプ6の形成を行う。
【0006】
次いで、図5(b)に示すように、パッド5が配列された面に常温でゲル状となる熱可塑性の合成樹脂材7aを盛りつけ、ベアチップ3の電極3aをバンプ6に位置決めし、ベアチップ3を矢印B方向に押圧しながら加熱(例えば110〜150°C)し、図5(c)に示すように、ゲル状の合成樹脂材7aを硬化させ、絶縁層7を形成し、ベアチップ3を回路基板1に固着させ、同時にバンプ6をパッド5に密着させ、ベアチップ3を回路基板1に実装させるのである。
【0007】
そして、電気的特性試験を行い、もしベアチップが不良のときは、例えば前記加熱温度より高い150〜200°Cに加熱して絶縁層7を軟化させることにより、ベアチップを回路基板より容易に取り外すことができるようになっている。
【0008】
上記ベアチップの実装構造ではベアチップの電気的特性は回路基板への実装後に行っているが、ベアチップ単体で試験を行うこともできる。その場合、従来のベアチップの電気的特性試験は、電極ピッチの微細化により非常に困難となっているが、従来用いられている試験装置は、図6に示すように、多数のプローブピン8を案内板9によってベアチップの電極ピッチに合わせるように案内している。また他の例では、ベアチップと同一ピッチで並べた接触ピンを備えたソケットが用いられている。
【0009】
【発明が解決しようとする課題】
上記従来のベアチップの実装構造において、図4で説明した特公平6−66356号に記載された実装構造は、ベアチップ3が導電性接着剤4で電極2のみに接着されているため、ベアチップが不良の時の取り外しは容易であるが、取り付け強度が充分とはいい難く取り付けの信頼性が低い。また図5で説明した特開平6−69280号に記載された実装構造は、ベアチップを熱可塑性の合成樹脂により回路基板に固着しているため、熱硬化性樹脂に比べて接着強度は低く、ベアチップの取り外しは容易であるがやはり取り付けの信頼性に欠けるという問題がある。
【0010】
また、図6で説明したベアチップの試験装置はプローブピンをベアチップの電極ピッチに合わせるためプローブピンが長くなり、高周波特性の測定には不向きであるという問題がある。また接触ピンをベアチップの電極ピッチと同一に並べたソケットは高価であり、且つ接触ピンが微小であるため耐久性が劣るという問題がある。
【0011】
本発明は、上記従来の問題点に鑑み、ベアチップを回路基板に実装する場合に、信頼性を確保しつつ交換容易なベアチップの実装構造を実現しようとする。また,、本発明はベアチップを回路基板に実装する前に容易に試験を行なうことが可能なベアチップの実装構造を実現しようとする。
【0012】
【課題を解決するための手段】
本発明によると、ベアチップを回路基板上に実装する構造であって、第1の径の基部と該第1の径より小さい第2の径の先端部とからなる少なくとも2段階に形成された金属バンプの入出力端子を有するベアチップと、該ベアチップの入出力端子に対応した位置に開口部を有するインターポーザーと、導通パッドを有する回路基板と、を具備し、前記ベアチップが前記インターポーザーを介して該回路基板上に搭載される場合に、前記入出力端子が前記インターポーザーの前記開口部を介して前記回路基板の前記導通パッドに直接電気的に接続され、バンプの先端の小さい第2の径の先端部が前記入出力端子をインターポーザーの開口部に容易に挿入可能とし、前記インターポーザーの厚さは入出力端子の高さより薄く、もって前記回路基板の表面に接触しないようにしたことを特徴とするベアチップの実装構造が提供される。この構成を採ることにより、バンプの先端の径が小さいため、インターポーザに設けられた開口部に挿入し易くなる。
【0013】
また、本発明はベアチップを回路基板上に実装する実装方法であって、前記ベアチップの入出力端子に対応した位置に開口部を有し、該開口部にメッキを施したインターポーザを前記回路基板に接着する工程と、前記インターポーザの開口部に前記ベアチップの入出力端子が入るよう前記ベアチップを搭載する工程と、前記ベアチップを試験する工程と、前記ベアチップと前記インターポーザの間に接着剤を流し込む工程とからなることを特徴とする。この構成を採ることにより、ベアチップの基板への確実な実装ができると共にチップ不良の時の取り外しは強度的に弱いインターポーザの部分を破壊して取り外すことができるため取り外しは容易となり、且つ回路基板の破損は防止される。
【0014】
また、本発明は、第1の径の基部と該第1の径より小さい第2の径の先端部とからなる少なくとも2段階に形成された金属バンプの入出力端子を有するベアチップを回路基板上に実装する実装方法であって、前記ベアチップの入出力端子に対応した位置に開口部を有するとともに、テスト用パッドが設けられるインターポーザへ前記ベアチップを搭載する工程と、前記テスト用パッドを用いて前記ベアチップを試験する工程と、前記テスト用パッドを切り離す工程とからなることを特徴とする。この構成を採ることにより、ベアチップを回路基板に実装する前に電気的特性を試験することができる。また試験後はインターポーザのベアチップより外に出ている部分を切り放すことにより回路基板へ実装した時に他の部品の邪魔にならず、搭載部品の実装密度を向上することができる。
【0015】
また、本発明は、ベアチップを回路基板上に実装する際、両者間に介在させるインターポーザであって、前記ベアチップの突状の入出力端子に対応した位置に開口部を有し、前記開口の内面にはめっきが施され、かつ該めっきより引き出される試験用パッドを有することを特徴とする。この構成を採ることにより、インターポーザの開口部に設けられためっき部にバンプが接触し、さらに回路基板のパッドに確実に接触することができる。この際バンプの高さが多少低くパッドに接触できなくとも、めっき部を介してパッドに接触するため、電気的特性の試験を行うことができる。
【0016】
【発明の実施の形態】
図1は本発明の第1の実施の形態を示す断面図である。同図において、20はベアチップ、21はインターポーザ、22は回路基板である。そしてベアチップ20には入出力端子にバンプ23が設けられ、回路基板22にはパッド24が設けられている。また、インターポーザ21はベアチップ20とほぼ同じ大きさで、バンプ23の高さよりも薄い絶縁性を有するフイルムであり、ベアチップ20の入出力端子(バンプ23)に対応した位置にそれぞれ開口部25が設けられ、さらに該開口部25の上下面及び内面にはめっき25aが施されている。
【0017】
また該インターポーザ21の材料としては、レーザで孔あけが可能な有機材料が好ましく、例えばポリエステルが用いられるが、特にポリイミド樹脂やガラスエポキシ樹脂等の耐熱性を有するものは温度試験のことを考慮すると有利である。さらにガラスやセラミョクでも良い。そして、回路基板22のパッド24に開口部25を位置合わせしてインターポーザ21を重ね、該インターポーザ21の上にバンプ23が開口部25に挿入されるようにしてベアチップ20を重ね合わせる。この際インターポーザ21の開口部25に設けられためっき部25aにバンプ23が接触し、さらに回路基板22のパッド24に確実に接触することができる。この際バンプ23の高さが多少低くパッド24に接触できなくとも、めっき部25aを介してパッド24に接触するため、電気的特性の試験を行うことができる。
【0018】
試験後、ベアチップが良品の場合は、ベアチップ20とインターポーザ21との間及びインターポーザ21と回路基板の間に熱硬化性樹脂を充填して加熱硬化させることによりベアチップ20は回路基板22に確実に固定される。またこの場合、熱硬化性樹脂の硬化による収縮によりバンプ23とパッド24の接触も確実となる。なお、その後ベアチップ20が不良となった場合にはベアチップ20は回路基板22より除去する必要があるがベアチップ20を回路基板22より除去する場合、本実施の形態はベアチップ20および回路基板22より強度的に弱いインターポーザ21から剥離されるためベアチップ20および回路基板22を傷めることはない。なお、この場合熱硬化性樹脂の強度を弱めるため加熱することが好ましい。また、バンプ23はベアチップ20に残るため取り外し後のチップ不良解析時にプロープの接触が容易となる。
【0019】
図2は本発明の第2の実施の形態を示す図である。本第2の実施の形態は図2(a)に示すように、バンプ23を金または半田等の柔軟な金属を用いたメタルバンプとし、その形状を2段以上の段差を有する形状としたことで、その他は第1の実施の形態と同様である。この段差のあるバンプの形成は、図2(b)の如くキャピラリ26から押し出された金線27を加熱して、金線の先端にボールを形成しベアチップ20に押しつけたのちに、金線を引き切ることでボールの部分と引き切られたワイヤの部分とによって2段の段差のあるバンプ23が形成される。
【0020】
次いで図2(c)の如くベアチップ20を裏返してガラス板28の上に乗せ、ベアチップ20を押圧してバンプ23の高さを揃える。その後第1の実施の形態と同様にして回路基板22の上にインターポーザ21を挟んでベアチップ20を実装するのである。このとき本実施の形態はバンプ23の先端の径が小さいため、インターポーザ21に設けられた開口部25に挿入し易くなる。
【0021】
なお、インターポーザ21の孔あけは、インターポーザ21に有機材料を用いた場合、レーザを用いて行なえば正確な孔あけができる。
【0022】
図3は本発明の第3の実施の形態を示す図で、(a)は平面図、(b)は(a)図のb−b線における断面図である。同図において、20はベアチップ、21はインターポーザである。そしてベアチップ20には入出力端子にバンプ23が設けられている。また、インターポーザ21はバンプ23の高さよりも薄い絶縁性を有するフイルムであり、ベアチップ20のバンプ23に対応した位置に開口部25が設けられていることは第1の実施の形態と同様であり、異なるところはインターポーザ21をベアチップ20のの外形より大きくして、各開口部25にパッド30を設け、その各パッド30から引出し線31を介してテスト用のパッド32を設けたことである。
【0023】
このように構成された本第3の実施の形態はベアチップ20をインターポーザ21に搭載し押圧すれば、ベアチップ20のバンプ23はインターポーザ21のパッド30に接触する。この状態で、テスト用パッド32に試験装置のプローブを接触させて電気的特性を試験することができる。試験を実施した後にチップ不良が判明した場合にはベアチップの押圧を解除すれば、ベアチップ20はインターポーザ21から簡単に取り外すことができる。また本実施の形態は試験後、良品の場合はそのまま基板へ搭載するか、または、ベアチップ20より外方にでているインターポーザ部分を切り放して搭載しても良く、この場合は他の実装部品の邪魔にならず、部品実装密度の向上に寄与することができる。
【0024】
【発明の効果】
本発明のベアチップの実装構造に依れば、ベアチップとインターポーザとの間及びインターポーザと回路基板との間に熱硬化性樹脂を充填して加熱硬化させることによりベアチップは回路基板に確実に固定される。またベアチップが不良で該ベアチップを回路基板より除去する場合、ベアチップおよび回路基板より強度的に弱いインターポーザから剥離されるためベアチップおよび回路基板を傷めることはない。そしてバンプはベアチップに残るため取り外し後のチップ不良解析時にプロープの接触が容易となる。
【0025】
また、インターポーザ上にテスト用のパッドを設けたことにより、ベアチップを回路基板に搭載する前に電気的特性を試験することができる。また試験後はベアチップより外に出ているインターポーザを切り放すことにより回路基板への実装時に他の部品への邪魔にならず、実装効率を向上することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態を示す断面図である。
【図2】本発明の第2の実施の形態を示す図で、(a)は断面図、(b),(c)はバンプの形成工程を示す図である。
【図3】本発明の第3の実施の形態を示す図で、(a)は平面図、(b)は(a)図のb−b線における断面図である。
【図4】従来のベアチップの回路基板への実装構造示す図で、(a)はベアチップを搭載した回路基板の断面図、(b)は2種類の溶剤からなる溶剤型導電性接着剤の加熱時間による接続抵抗の変化を示す図である。
【図5】従来のベアチップの回路基板への実装構造の他の例を示す図で、(a)〜(c)はベアチップを回路基板に実装する工程を説明するための図である。
【図6】従来のベアチップ試験装置を示す概略図である。
【符号の説明】
20…ベアチップ
21…インターポーザ
22…回路基板
23…バンプ
24,30…パッド
25…開口部
26…キャピラリ
27…金線
28…ガラス板
31…引出し線
32…テスト用パッド
Claims (4)
- ベアチップを回路基板上に実装する構造であって、
第1の径の基部と該第1の径より小さい第2の径の先端部とからなる少なくとも2段階に形成された金属バンプの入出力端子を有するベアチップと、
該ベアチップの入出力端子に対応した位置に開口部を有するインターポーザーと、
導通パッドを有する回路基板と、を具備し、前記ベアチップが前記インターポーザーを介して該回路基板上に搭載される場合に、前記入出力端子が前記インターポーザーの前記開口部を介して前記回路基板の前記導通パッドに直接電気的に接続され、バンプの先端の小さい第2の径の先端部が前記入出力端子をインターポーザーの開口部に容易に挿入可能とし、
前記インターポーザーの厚さは入出力端子の高さより薄く、もって前記回路基板の表面に接触しないようにしたことを特徴とするベアチップの実装構造。 - ベアチップを回路基板上に実装する実装方法であって、
前記ベアチップの入出力端子に対応した位置に開口部を有し、該開口部にメッキを施したインターポーザを前記回路基板に接着する工程と、
前記インターポーザの開口部に前記ベアチップの入出力端子が入るよう前記ベアチップを搭載する工程と、
前記ベアチップを試験する工程と、
前記ベアチップと前記インターポーザの間に接着剤を流し込む工程とからなることを特徴とするベアチップの実装方法。 - 第1の径の基部と該第1の径より小さい第2の径の先端部とからなる少なくとも2段階に形成された金属バンプの入出力端子を有するベアチップを回路基板上に実装する実装方法であって、
前記ベアチップの入出力端子に対応した位置に開口部を有するとともに、テスト用パッドが設けられるインターポーザへ前記ベアチップを搭載する工程と、
前記テスト用パッドを用いて前記ベアチップを試験する工程と、
前記テスト用パッドを切り離す工程とからなることを特徴とするベアチップの実装方法。 - ベアチップを回路基板上に実装する際、両者間に介在させるインターポーザであって、
前記ベアチップの突状の入出力端子に対応した位置に開口部を有し、前記開口の内面にはメッキが施され、かつ該メッキより引き出される試験用パッドを有することを特徴とするインターポーザ。
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JP2001077518A (ja) * | 1999-09-01 | 2001-03-23 | Fujitsu Ltd | 電子部品実装プリント基板および電子部品取り外し方法 |
US7115986B2 (en) * | 2001-05-02 | 2006-10-03 | Micron Technology, Inc. | Flexible ball grid array chip scale packages |
SG122743A1 (en) * | 2001-08-21 | 2006-06-29 | Micron Technology Inc | Microelectronic devices and methods of manufacture |
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US6975035B2 (en) * | 2002-03-04 | 2005-12-13 | Micron Technology, Inc. | Method and apparatus for dielectric filling of flip chip on interposer assembly |
SG115459A1 (en) * | 2002-03-04 | 2005-10-28 | Micron Technology Inc | Flip chip packaging using recessed interposer terminals |
SG121707A1 (en) | 2002-03-04 | 2006-05-26 | Micron Technology Inc | Method and apparatus for flip-chip packaging providing testing capability |
US6972958B2 (en) * | 2003-03-10 | 2005-12-06 | Hewlett-Packard Development Company, L.P. | Multiple integrated circuit package module |
JP4123998B2 (ja) * | 2003-03-24 | 2008-07-23 | 松下電器産業株式会社 | 電子回路装置およびその製造方法 |
JP2007183164A (ja) | 2006-01-06 | 2007-07-19 | Fujitsu Ltd | 半導体集積回路装置及びその試験方法 |
US7540188B2 (en) * | 2006-05-01 | 2009-06-02 | Lynn Karl Wiese | Process condition measuring device with shielding |
US7555948B2 (en) * | 2006-05-01 | 2009-07-07 | Lynn Karl Wiese | Process condition measuring device with shielding |
JP5807221B2 (ja) * | 2010-06-28 | 2015-11-10 | アユミ工業株式会社 | 接合構造体製造方法および加熱溶融処理方法ならびにこれらのシステム |
US8432034B2 (en) | 2011-05-25 | 2013-04-30 | International Business Machines Corporation | Use of a local constraint to enhance attachment of an IC device to a mounting platform |
JP5803409B2 (ja) * | 2011-08-12 | 2015-11-04 | 富士通株式会社 | 電子装置、電子装置の製造方法及び中継基板 |
JP2013137286A (ja) * | 2011-12-28 | 2013-07-11 | Advantest Corp | 電子部品試験装置 |
US9237648B2 (en) | 2013-02-25 | 2016-01-12 | Invensas Corporation | Carrier-less silicon interposer |
DE102013108106B4 (de) | 2013-03-15 | 2021-10-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Verpackungsmechanismen für Chips mit Verbindern |
US9070644B2 (en) | 2013-03-15 | 2015-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging mechanisms for dies with different sizes of connectors |
US9646894B2 (en) | 2013-03-15 | 2017-05-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging mechanisms for dies with different sizes of connectors |
US9437536B1 (en) | 2015-05-08 | 2016-09-06 | Invensas Corporation | Reversed build-up substrate for 2.5D |
US10211160B2 (en) | 2015-09-08 | 2019-02-19 | Invensas Corporation | Microelectronic assembly with redistribution structure formed on carrier |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61160946A (ja) * | 1984-12-31 | 1986-07-21 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体装置の接続構造体 |
JPS63266861A (ja) | 1987-04-24 | 1988-11-02 | Hitachi Ltd | チツプリペア−方法 |
US5195237A (en) * | 1987-05-21 | 1993-03-23 | Cray Computer Corporation | Flying leads for integrated circuits |
JP2676828B2 (ja) * | 1988-09-30 | 1997-11-17 | 株式会社デンソー | 混成集積回路装置の製造方法 |
US5489804A (en) * | 1989-08-28 | 1996-02-06 | Lsi Logic Corporation | Flexible preformed planar structures for interposing between a chip and a substrate |
US5065227A (en) * | 1990-06-04 | 1991-11-12 | International Business Machines Corporation | Integrated circuit packaging using flexible substrate |
JPH04124845A (ja) | 1990-09-17 | 1992-04-24 | Fujitsu Ltd | ベアチップ実装方法およびその構造 |
US5289631A (en) * | 1992-03-04 | 1994-03-01 | Mcnc | Method for testing, burn-in, and/or programming of integrated circuit chips |
US5859470A (en) * | 1992-11-12 | 1999-01-12 | International Business Machines Corporation | Interconnection of a carrier substrate and a semiconductor device |
JPH08510358A (ja) * | 1993-04-14 | 1996-10-29 | アムコール・エレクトロニクス・インク | 集積回路チップと基板との相互接続 |
DE69428181T2 (de) * | 1993-12-13 | 2002-06-13 | Matsushita Electric Industrial Co., Ltd. | Vorrichtung mit Chipgehäuse und Verfahren zu Ihrer Herstellung |
US5530288A (en) * | 1994-10-12 | 1996-06-25 | International Business Machines Corporation | Passive interposer including at least one passive electronic component |
US5742100A (en) * | 1995-03-27 | 1998-04-21 | Motorola, Inc. | Structure having flip-chip connected substrates |
US5574630A (en) * | 1995-05-11 | 1996-11-12 | International Business Machines Corporation | Laminated electronic package including a power/ground assembly |
US5814889A (en) * | 1995-06-05 | 1998-09-29 | Harris Corporation | Intergrated circuit with coaxial isolation and method |
US5874780A (en) * | 1995-07-27 | 1999-02-23 | Nec Corporation | Method of mounting a semiconductor device to a substrate and a mounted structure |
JPH0945805A (ja) * | 1995-07-31 | 1997-02-14 | Fujitsu Ltd | 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法 |
KR0157899B1 (ko) * | 1995-09-22 | 1998-12-01 | 문정환 | 기판에 반도체 장치를 부착시키기 위한 연결구조 |
US5691041A (en) * | 1995-09-29 | 1997-11-25 | International Business Machines Corporation | Socket for semi-permanently connecting a solder ball grid array device using a dendrite interposer |
US5789930A (en) * | 1995-12-14 | 1998-08-04 | International Business Machine Corporation | Apparatus and method to test for known good die |
US5889326A (en) * | 1996-02-27 | 1999-03-30 | Nec Corporation | Structure for bonding semiconductor device to substrate |
US6022761A (en) * | 1996-05-28 | 2000-02-08 | Motorola, Inc. | Method for coupling substrates and structure |
JP2914308B2 (ja) * | 1996-07-16 | 1999-06-28 | 日本電気株式会社 | インターポーザー及び半導体デバイスの試験方法 |
US5848466A (en) * | 1996-11-19 | 1998-12-15 | Motorola, Inc. | Method for forming a microelectronic assembly |
-
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