JPH0590329A - 半導体光素子 - Google Patents
半導体光素子Info
- Publication number
- JPH0590329A JPH0590329A JP24816091A JP24816091A JPH0590329A JP H0590329 A JPH0590329 A JP H0590329A JP 24816091 A JP24816091 A JP 24816091A JP 24816091 A JP24816091 A JP 24816091A JP H0590329 A JPH0590329 A JP H0590329A
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- JP
- Japan
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- bump
- semiconductor optical
- ausn
- semiconductor
- optical element
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Light Receiving Elements (AREA)
- Wire Bonding (AREA)
- Led Device Packages (AREA)
- Led Devices (AREA)
Abstract
(57)【要約】
【目的】 フリップチップ実装する半導体光素子におい
て、セルフアラインの位置精度を向上させる。 【構成】 半導体発光素子において、フリップチップ実
装用Ａｕバンプ３，４を凹状に形成する。これにより、
融着面積が大きくなり位置精度が向上する。
て、セルフアラインの位置精度を向上させる。 【構成】 半導体発光素子において、フリップチップ実
装用Ａｕバンプ３，４を凹状に形成する。これにより、
融着面積が大きくなり位置精度が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、サブマウントのＡｕＳ
ｎもしくはＰｂＳｎのバンプ上に半導体光素子をフリッ
プチップ実装する半導体光素子に関し、位置精度が向上
し、セルフアラインによる結合損失が少なくなることが
可能な半導体光素子に関するものである。
ｎもしくはＰｂＳｎのバンプ上に半導体光素子をフリッ
プチップ実装する半導体光素子に関し、位置精度が向上
し、セルフアラインによる結合損失が少なくなることが
可能な半導体光素子に関するものである。
【０００２】
【従来の技術】本発明光素子の実装方法において、フリ
ップチップ実装が実現されている。フリップチップ実装
は、Ａｕワイヤで配線をしないために配線距離を短くで
き且つセルフアライン実装が可能である。
ップチップ実装が実現されている。フリップチップ実装
は、Ａｕワイヤで配線をしないために配線距離を短くで
き且つセルフアライン実装が可能である。
【０００３】近年の半導体光素子の需要増と低コスト化
のためには、半導体光素子自体の低コスト化とともに、
組立工程における低コスト化も必要になってくる。その
ためには、セルフアライン実装が可能なフリップチップ
実装が重要である。フリップチップ実装は、Ａｕワイヤ
ボンディングをすることなく実装でき、しかもセルフア
ラインによって自動的に実装位置が決まる。
のためには、半導体光素子自体の低コスト化とともに、
組立工程における低コスト化も必要になってくる。その
ためには、セルフアライン実装が可能なフリップチップ
実装が重要である。フリップチップ実装は、Ａｕワイヤ
ボンディングをすることなく実装でき、しかもセルフア
ラインによって自動的に実装位置が決まる。
【０００４】しかし、マウント上のＡｕＳｎやＰｂＳｎ
等のバンプ量や形状などによって位置精度が異なってく
る。光ファイバ結合をセルフアラインで行う場合、位置
精度が悪くなると結合損失が大きくなる。従って、結合
損失を最小限に抑えるためには、セルフアラインの位置
精度を高めていくことが重要である。
等のバンプ量や形状などによって位置精度が異なってく
る。光ファイバ結合をセルフアラインで行う場合、位置
精度が悪くなると結合損失が大きくなる。従って、結合
損失を最小限に抑えるためには、セルフアラインの位置
精度を高めていくことが重要である。
【０００５】図５は、フリップチップ実装した第１の従
来例の構造の断面概略図である。第１の従来例として、
レンズ付きメサ型面発光ダイオードを示す。発光ダイオ
ード５は、通常のフォトリソグラフィ技術を用い、電流
狭搾メサ部６を作成した。図には示していないが、絶縁
膜として窒化シリコンを用い、Ｔｉ／Ｐｔ及びＡｕＧｅ
でオーミック電極をつけ、更にｐ型電極用Ａｕバンプ３
及びｎ型電極用Ａｕバンプ４を電解メッキ法により作成
した。発光ダイオード５の発光部分は、ウェットエッチ
ング法により凸状のレンズ部７を作成し、発光効率を高
めた。実装するサブマウント基板１には、アルミナを用
い、Ａｕパッドを配線した。Ａｕパッド上にＡｕＳｎバ
ンプ２を作成し、その後発光ダイオード５を乗せ温度を
あげ融着した。
来例の構造の断面概略図である。第１の従来例として、
レンズ付きメサ型面発光ダイオードを示す。発光ダイオ
ード５は、通常のフォトリソグラフィ技術を用い、電流
狭搾メサ部６を作成した。図には示していないが、絶縁
膜として窒化シリコンを用い、Ｔｉ／Ｐｔ及びＡｕＧｅ
でオーミック電極をつけ、更にｐ型電極用Ａｕバンプ３
及びｎ型電極用Ａｕバンプ４を電解メッキ法により作成
した。発光ダイオード５の発光部分は、ウェットエッチ
ング法により凸状のレンズ部７を作成し、発光効率を高
めた。実装するサブマウント基板１には、アルミナを用
い、Ａｕパッドを配線した。Ａｕパッド上にＡｕＳｎバ
ンプ２を作成し、その後発光ダイオード５を乗せ温度を
あげ融着した。
【０００６】図６は、フリップチップ実装した第２の従
来例の構造の断面概略図である。第２の従来例として、
レンズ付き裏面入射型ｐｉｎフォトダイオードを示す。
ｐｉｎフォトダイオード８は、通常のフォトリソグラフ
ィ技術を用い、Ｚｎ拡散によりｐ+ 拡散領域９を作成
し、ｐｎ接合を作成した。図には示していないが、絶縁
膜且つパッシベーション膜として窒化シリコンを用い、
ＡｕＺｎ及びＡｕＧｅでオーミック電極をつけ更にｐ型
電極用Ａｕバンプ３及びｎ型電極用Ａｕバンプ４を電解
メッキ法により作成した。ｐｉｎフォトダイオード８の
光入射部分には、ウェットエッチング法により凸状のレ
ンズ部７を作成し、量子効率を高めた。実装するサブマ
ウント基板１には、アルミナを用い、Ａｕパッドを配線
した。Ａｕパッド上にＡｕＳｎバンプ２を作成し、その
後ｐｉｎフォトダイオード８を乗せ温度をあげ融着し
た。
来例の構造の断面概略図である。第２の従来例として、
レンズ付き裏面入射型ｐｉｎフォトダイオードを示す。
ｐｉｎフォトダイオード８は、通常のフォトリソグラフ
ィ技術を用い、Ｚｎ拡散によりｐ+ 拡散領域９を作成
し、ｐｎ接合を作成した。図には示していないが、絶縁
膜且つパッシベーション膜として窒化シリコンを用い、
ＡｕＺｎ及びＡｕＧｅでオーミック電極をつけ更にｐ型
電極用Ａｕバンプ３及びｎ型電極用Ａｕバンプ４を電解
メッキ法により作成した。ｐｉｎフォトダイオード８の
光入射部分には、ウェットエッチング法により凸状のレ
ンズ部７を作成し、量子効率を高めた。実装するサブマ
ウント基板１には、アルミナを用い、Ａｕパッドを配線
した。Ａｕパッド上にＡｕＳｎバンプ２を作成し、その
後ｐｉｎフォトダイオード８を乗せ温度をあげ融着し
た。
【０００７】尚、実装の方法を図７に簡単に示す。
【０００８】工程１（ＡｕＳｎバンプ固定） サブマウント基板１上に配線したＡｕパッド１０上に、
ＡｕＳｎバンプ２を乗せる。
ＡｕＳｎバンプ２を乗せる。
【０００９】工程２（リフロー） Ａｕパッド１０上に仮固定したＡｕＳｎバンプ２を、温
度を上げて溶かし（３００℃程度）、リフローニングす
る。
度を上げて溶かし（３００℃程度）、リフローニングす
る。
【００１０】工程３（半導体光素子実装） リフローニングしたＡｕＳｎバンプ２上に半導体光素子
１１（発光ダイオード，面発光レーザ，ｐｉｎフォトダ
イオード及びアバランシェフォトダイオード等を含む半
導体光素子及び半導体光素子を含む光集積素子）を乗せ
温度を上げ融着する。
１１（発光ダイオード，面発光レーザ，ｐｉｎフォトダ
イオード及びアバランシェフォトダイオード等を含む半
導体光素子及び半導体光素子を含む光集積素子）を乗せ
温度を上げ融着する。
【００１１】
【発明が解決しようとする課題】図８の（ａ）及び
（ｂ）に、第１及び第２の従来例として発光ダイオード
及びｐｉｎフォトダイオードの位置ズレの個数を示し
た。位置確認は、サブマウントに予め目印としてつけた
確認位置と半導体光素子のズレ具合を位置ズレ量とした
（２００個〜２５０個程度）。第１の従来例及び第２の
従来例とも位置ズレ量は、±１０μｍ以上あり、精密な
位置精度がでていない。この原因は、ＡｕＳｎの量及び
リフローした時の形状などが大きく影響していると考え
られる。量や形状を精密に制御することも重要である
が、逆に精度を許容する範囲つまりトレランスを大きく
することも必要である。
（ｂ）に、第１及び第２の従来例として発光ダイオード
及びｐｉｎフォトダイオードの位置ズレの個数を示し
た。位置確認は、サブマウントに予め目印としてつけた
確認位置と半導体光素子のズレ具合を位置ズレ量とした
（２００個〜２５０個程度）。第１の従来例及び第２の
従来例とも位置ズレ量は、±１０μｍ以上あり、精密な
位置精度がでていない。この原因は、ＡｕＳｎの量及び
リフローした時の形状などが大きく影響していると考え
られる。量や形状を精密に制御することも重要である
が、逆に精度を許容する範囲つまりトレランスを大きく
することも必要である。
【００１２】こうした問題は、セルフアラインによる光
ファイバーとの結合において結合損失が大きくなるばか
りでなくセルフアラインによる結合ができなくなり、コ
ストが高くなる。
ファイバーとの結合において結合損失が大きくなるばか
りでなくセルフアラインによる結合ができなくなり、コ
ストが高くなる。
【００１３】本発明の目的は、上記の課題を克服し、フ
リップチップ実装する半導体光素子に関し、位置精度が
向上し、セルフアラインによる結合損失が少なくなるこ
とが可能な半導体光素子を提供することにある。
リップチップ実装する半導体光素子に関し、位置精度が
向上し、セルフアラインによる結合損失が少なくなるこ
とが可能な半導体光素子を提供することにある。
【００１４】
【課題を解決するための手段】本発明は、サブマウント
のＡｕＳｎもしくはＰｂＳｎのバンプ上にフリップチッ
プ実装された半導体光素子であって、素子のバンプ電極
が凹状になっていることを特徴とする。
のＡｕＳｎもしくはＰｂＳｎのバンプ上にフリップチッ
プ実装された半導体光素子であって、素子のバンプ電極
が凹状になっていることを特徴とする。
【００１５】半導体光素子は、半導体発光素子、半導体
受光素子、これら素子のアレイ，マトリックス素子、ま
たは光電気集積素子例えばＰＩＮ−ＦＥＴ，ＬＤ−ＦＥ
Ｔ等である。
受光素子、これら素子のアレイ，マトリックス素子、ま
たは光電気集積素子例えばＰＩＮ−ＦＥＴ，ＬＤ−ＦＥ
Ｔ等である。
【００１６】
【作用】本発明は、上述の手段をとることにより、従来
技術の問題点を解決した。
技術の問題点を解決した。
【００１７】これは、サブマウントのＡｕＳｎもしくは
ＰｂＳｎのバンプ上に半導体素子をフリップチップ実装
する半導体光素子において、素子のバンプ電極を凹状に
することにより、融着する接触面積を大きくとることに
よって位置精度が向上し、光ファイバーとのセルフアラ
イン結合を可能にし、結合損失を少なくすることが可能
となる。
ＰｂＳｎのバンプ上に半導体素子をフリップチップ実装
する半導体光素子において、素子のバンプ電極を凹状に
することにより、融着する接触面積を大きくとることに
よって位置精度が向上し、光ファイバーとのセルフアラ
イン結合を可能にし、結合損失を少なくすることが可能
となる。
【００１８】
【実施例】本発明の実施例について説明する。
【００１９】図１は、本発明による第１の実施例の半導
体発光素子をフリップチップ実装した断面概略図であ
る。第１の実施例として、レンズ付きメサ型面発光ダイ
オードを示す。発光ダイオード５は、通常のフォトリソ
グラフィ技術を用い、電流狭搾メサ部６を作成した。図
には示していないが、絶縁膜として窒化シリコンを用
い、Ｔｉ／Ｐｔ及びＡｕＧｅでオーミックを電極をつけ
更にｐ型電極用Ａｕバンプ３及びｎ型電極用Ａｕバンプ
４を電解メッキ法により作成した。ｐ型電極用Ａｕバン
プ３及びｎ型電極用Ａｕバンプ４は、フォトリソグラフ
ィ技術により一部だけをエッチングするようにパターニ
ングし、なだらかな凹状にエッチング加工する（静止エ
ッチングでは、急峻な段差はできない）。発光ダイオー
ド５の発光部分は、ウェットエッチング法により凸状の
レンズ部７を作成し、発光効率を高めた。実装するサブ
マウント基板１には、アルミナを用い、Ａｕパッドを配
線した。Ａｕパッド上にＡｕＳｎバンプ２を作成し、そ
の後発光ダイオード５を乗せ温度を上げ融着した。サブ
マウント１は、熱伝導率の高い窒化アルミ等も利用され
る。
体発光素子をフリップチップ実装した断面概略図であ
る。第１の実施例として、レンズ付きメサ型面発光ダイ
オードを示す。発光ダイオード５は、通常のフォトリソ
グラフィ技術を用い、電流狭搾メサ部６を作成した。図
には示していないが、絶縁膜として窒化シリコンを用
い、Ｔｉ／Ｐｔ及びＡｕＧｅでオーミックを電極をつけ
更にｐ型電極用Ａｕバンプ３及びｎ型電極用Ａｕバンプ
４を電解メッキ法により作成した。ｐ型電極用Ａｕバン
プ３及びｎ型電極用Ａｕバンプ４は、フォトリソグラフ
ィ技術により一部だけをエッチングするようにパターニ
ングし、なだらかな凹状にエッチング加工する（静止エ
ッチングでは、急峻な段差はできない）。発光ダイオー
ド５の発光部分は、ウェットエッチング法により凸状の
レンズ部７を作成し、発光効率を高めた。実装するサブ
マウント基板１には、アルミナを用い、Ａｕパッドを配
線した。Ａｕパッド上にＡｕＳｎバンプ２を作成し、そ
の後発光ダイオード５を乗せ温度を上げ融着した。サブ
マウント１は、熱伝導率の高い窒化アルミ等も利用され
る。
【００２０】図２は、本発明による第２の実施例の半導
体受光素子をフリップチップ実装した断面概略図であ
る。第２の本実施例として、レンズ付き裏面入射型ｐｉ
ｎフォトダイオードを示す。ｐｉｎフォトダイオード８
は、通常のフォトリソグラフィ技術を用い、Ｚｎ拡散に
よりｐ+ 拡散領域９を作成し、ｐｎ接合を作成した。図
には示していないが、絶縁膜且つパッシベーション膜と
して窒化シリコンを用い、ＡｕＡｎ及びＡｕＧｅでオー
ミック電極をつけ更にｐ型電極用Ａｕバンプ３及びｎ型
電極用Ａｕバンプ４を電解メッキ法により作成した。ｐ
型電極用Ａｕバンプ３及びｎ型電極用Ａｕバンプ４は、
第１の実施例と同様に作成した。ｐｉｎフォトダイオー
ド８の光入射部分には、ウェットエッチング法により凸
状のレンズ部７を作成し、量子効率を高めた。実装する
サブマウント基坂１には、アルミナを用い、Ａｕパッド
を配線した。Ａｕパッド上にＡｕＳｎバンプ２を作成
し、その後ｐｉｎフォトダイオード８を乗せ温度を上げ
融着した。
体受光素子をフリップチップ実装した断面概略図であ
る。第２の本実施例として、レンズ付き裏面入射型ｐｉ
ｎフォトダイオードを示す。ｐｉｎフォトダイオード８
は、通常のフォトリソグラフィ技術を用い、Ｚｎ拡散に
よりｐ+ 拡散領域９を作成し、ｐｎ接合を作成した。図
には示していないが、絶縁膜且つパッシベーション膜と
して窒化シリコンを用い、ＡｕＡｎ及びＡｕＧｅでオー
ミック電極をつけ更にｐ型電極用Ａｕバンプ３及びｎ型
電極用Ａｕバンプ４を電解メッキ法により作成した。ｐ
型電極用Ａｕバンプ３及びｎ型電極用Ａｕバンプ４は、
第１の実施例と同様に作成した。ｐｉｎフォトダイオー
ド８の光入射部分には、ウェットエッチング法により凸
状のレンズ部７を作成し、量子効率を高めた。実装する
サブマウント基坂１には、アルミナを用い、Ａｕパッド
を配線した。Ａｕパッド上にＡｕＳｎバンプ２を作成
し、その後ｐｉｎフォトダイオード８を乗せ温度を上げ
融着した。
【００２１】尚、実装の方法を図３に簡単に示す。
【００２２】工程１（ＡｕＳｎバンプ固定） サブマウント基坂１上に配線したＡｕパッド１０上に、
ＡｕＳｎバンプ２を乗せる。
ＡｕＳｎバンプ２を乗せる。
【００２３】工程２（リフロー） Ａｕパッド１０上に仮固定したＡｕＳｎバンプ２を、温
度を上げて溶かし（３００℃程度）、リフローニングす
る。
度を上げて溶かし（３００℃程度）、リフローニングす
る。
【００２４】工程３（半導体光素子実装） リフローニングしたＡｕＳｎバンプ２上に半導体光素子
１１（発光ダイオード，面発光レーザ，ｐｉｎフォトダ
イオード及びアバランシェフォトダイオード等を含む半
導体光素子及び半導体光素子を含む光集積素子）を乗せ
温度を上げ融着する。
１１（発光ダイオード，面発光レーザ，ｐｉｎフォトダ
イオード及びアバランシェフォトダイオード等を含む半
導体光素子及び半導体光素子を含む光集積素子）を乗せ
温度を上げ融着する。
【００２５】この様にｐ型及びｎ型電極用Ａｕバンプを
凹状に加工することで、融着の接触面積を大きく取るこ
とができ、位置精度を高くすることができ光ファイバー
結合をセルフアラインですることが可能となる。
凹状に加工することで、融着の接触面積を大きく取るこ
とができ、位置精度を高くすることができ光ファイバー
結合をセルフアラインですることが可能となる。
【００２６】得られた発光ダイオード及びｐｉｎフォト
ダイオードの位置精度を表す位置ズレに対する個数を図
４に示す。位置ズレは、前記従来例における位置ズレ測
定と同じ手法である。位置ズレは従来例に対して半分程
度に収まり、位置精度が飛躍的に向上していることがわ
かる。これは、凹状のＡｕバンプを有する半導体光素子
において、サブマウント基坂に融着する接触面積を大き
くすることによって、接触強度を高めセルフアライン効
果を高めたことによるものである。
ダイオードの位置精度を表す位置ズレに対する個数を図
４に示す。位置ズレは、前記従来例における位置ズレ測
定と同じ手法である。位置ズレは従来例に対して半分程
度に収まり、位置精度が飛躍的に向上していることがわ
かる。これは、凹状のＡｕバンプを有する半導体光素子
において、サブマウント基坂に融着する接触面積を大き
くすることによって、接触強度を高めセルフアライン効
果を高めたことによるものである。
【００２７】
【発明の効果】本発明による半導体光素子は、得られる
半導体光素子において、サブマウント基坂にフリップチ
ップ実装した場合位置精度が向上することが可能となっ
た。
半導体光素子において、サブマウント基坂にフリップチ
ップ実装した場合位置精度が向上することが可能となっ
た。
【図１】本発明による第１の実施例の発光ダイオードを
実装したときの断面概略図である。
実装したときの断面概略図である。
【図２】本発明による第２の実施例のｐｉｎフォトダイ
オードを実装したときの断面概略図である。
オードを実装したときの断面概略図である。
【図３】半導体光素子の実装方法の工程概略図である。
【図４】発光ダイオード及びｐｉｎフォトダイオードの
位置ズレ量に対する個数を示した図である。
位置ズレ量に対する個数を示した図である。
【図５】第１の従来例の発光ダイオードを実装したとき
の断面概略図である。
の断面概略図である。
【図６】第２の従来例のｐｉｎフォトダイオードを実装
したときの断面概略図である。
したときの断面概略図である。
【図７】半導体光素子の実装方法の工程概略図である。
【図８】発光ダイオード及びｐｉｎフォトダイオードの
位置ズレ量に対する個数を示した図である。
位置ズレ量に対する個数を示した図である。
１ サブマウント基坂 ２ ＡｕＳｎバンプ ３ ｐ型電極用Ａｕバンプ ４ ｎ型電極用Ａｕバンプ ５ 発光ダイオード ６ 電流狭搾メサ部 ７ レンズ部 ８ ｐｉｎフォトダイオード ９ ｐ+ 拡散領域 １０ Ａｕパッド １１ 半導体光素子 １２ Ａｕバンプ
Claims (2)
- 【請求項１】サブマウントのＡｕＳｎもしくはＰｂＳｎ
のバンプ上にフリップチップ実装された半導体光素子で
あって、素子のバンプ電極が凹状になっていることを特
徴とする半導体光素子。 - 【請求項２】前記半導体素子が、半導体発光素子、また
は半導体受光素子、または半導体集積素子であることを
特徴とする請求項１記載の半導体光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24816091A JPH0590329A (ja) | 1991-09-27 | 1991-09-27 | 半導体光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24816091A JPH0590329A (ja) | 1991-09-27 | 1991-09-27 | 半導体光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590329A true JPH0590329A (ja) | 1993-04-09 |
Family
ID=17174117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24816091A Pending JPH0590329A (ja) | 1991-09-27 | 1991-09-27 | 半導体光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590329A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20190088562A (ko) * | 2016-12-06 | 2019-07-26 | 엘지이노텍 주식회사 | 발광소자 |
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