JPH0588983A - チヤネル装置の動的アドレス変換方法 - Google Patents
チヤネル装置の動的アドレス変換方法Info
- Publication number
- JPH0588983A JPH0588983A JP3250821A JP25082191A JPH0588983A JP H0588983 A JPH0588983 A JP H0588983A JP 3250821 A JP3250821 A JP 3250821A JP 25082191 A JP25082191 A JP 25082191A JP H0588983 A JPH0588983 A JP H0588983A
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Abstract
(57)【要約】
【目的】 チャネル装置における論理アドレスから実ア
ドレスへの動的アドレス変換方式に関し、主記憶装置か
らセグメントテーブルおよびページテーブルをフェッチ
する回数を減少させてアドレス変換処理を高速化するこ
とを目的とする。 【構成】 チャネル装置３においてページテーブル記憶
部７を設けると共に、ページアドレスを得る場合にペー
ジテーブル記憶部７を参照するステップと、参照できな
いときに主記憶装置１から複数のページテーブルエント
リーをフェッチするステップと、フェッチした複数のペ
ージテーブルエントリーをページテーブル記憶部７に格
納するステップとを設けることにより構成する。
ドレスへの動的アドレス変換方式に関し、主記憶装置か
らセグメントテーブルおよびページテーブルをフェッチ
する回数を減少させてアドレス変換処理を高速化するこ
とを目的とする。 【構成】 チャネル装置３においてページテーブル記憶
部７を設けると共に、ページアドレスを得る場合にペー
ジテーブル記憶部７を参照するステップと、参照できな
いときに主記憶装置１から複数のページテーブルエント
リーをフェッチするステップと、フェッチした複数のペ
ージテーブルエントリーをページテーブル記憶部７に格
納するステップとを設けることにより構成する。
Description
【０００１】
【産業上の利用分野】本発明は、チャネル装置のデータ
転送において、論理アドレスから実アドレスへ動的にア
ドレスを変換する際の、その変換方式に関する。
転送において、論理アドレスから実アドレスへ動的にア
ドレスを変換する際の、その変換方式に関する。
【０００２】近年の大型・中型計算機システムにおいて
は、外部記憶装置にディスクアレイ装置を設けて、高速
かつ大量のデータ通信を行なうなどしている。そのた
め、一回あたりの入出力のデータ量が増大しており、チ
ャネル装置と主記憶装置との間のデータ転送には高速化
が要求されている。現在では、バス幅の拡張やストアノ
フェッチ要求の並列化などが行なわれており、データ転
送の高速化が進んでいる。
は、外部記憶装置にディスクアレイ装置を設けて、高速
かつ大量のデータ通信を行なうなどしている。そのた
め、一回あたりの入出力のデータ量が増大しており、チ
ャネル装置と主記憶装置との間のデータ転送には高速化
が要求されている。現在では、バス幅の拡張やストアノ
フェッチ要求の並列化などが行なわれており、データ転
送の高速化が進んでいる。
【０００３】一方、データ転送中のチャネルにおける動
的アドレス変換処理は、従来との互換性やＣＰＵにおけ
る動的アドレス変換機構との整合性を保つため、数ＫＢ
といった非常に小さなページの境界到達毎に実行する必
要がある。しかも、アドレス変換処理は入出力データの
転送に伴って逐次的に行なう必要がある。以上の理由に
より、チャネル装置の動的アドレス変換機構によるアド
レス変換処理のオーバヘッドが相対的に大きくなってお
り、計算機システムの性能の低下を招いている。
的アドレス変換処理は、従来との互換性やＣＰＵにおけ
る動的アドレス変換機構との整合性を保つため、数ＫＢ
といった非常に小さなページの境界到達毎に実行する必
要がある。しかも、アドレス変換処理は入出力データの
転送に伴って逐次的に行なう必要がある。以上の理由に
より、チャネル装置の動的アドレス変換機構によるアド
レス変換処理のオーバヘッドが相対的に大きくなってお
り、計算機システムの性能の低下を招いている。
【０００４】
【従来の技術】図４は、チャネル装置のデータ転送処理
を示す図である。図４において、主記憶装置４０は入出
力データを保持する。転送制御部４１は、主記憶装置４
０へのデータ転送を制御する。チャネル装置４２は、入
出力データのデータ転送処理を行なう。ディスクアレイ
装置４３は、入出力データを保存する。データ転送に先
立ち、チャネル装置４２はアドレス変換処理を行なう。
このアドレス変換処理は、図に示すように、小さなペー
ジの境界到達のたびに行なう必要がある。
を示す図である。図４において、主記憶装置４０は入出
力データを保持する。転送制御部４１は、主記憶装置４
０へのデータ転送を制御する。チャネル装置４２は、入
出力データのデータ転送処理を行なう。ディスクアレイ
装置４３は、入出力データを保存する。データ転送に先
立ち、チャネル装置４２はアドレス変換処理を行なう。
このアドレス変換処理は、図に示すように、小さなペー
ジの境界到達のたびに行なう必要がある。
【０００５】従来のチャネル装置における論理アドレス
から実アドレスへの動的アドレス変換処理は、次のよう
に行なわれていた。まず、データアドレスがページ境界
に到達したことを検出すると、セグメント番号とセグメ
ントテーブル起点を使用して主記憶装置に記憶されてい
るセグメントテーブルエントリーをフェッチする。次
に、ページ番号とセグメントテーブルエントリーにある
ページテーブル起点を使用して主記憶装置に記憶されて
いるページテーブルエントリーをフェッチする。ページ
テーブルエントリーにはページアドレスがあるので、こ
れにページ内変位を付加することにより実アドレスが得
られる。
から実アドレスへの動的アドレス変換処理は、次のよう
に行なわれていた。まず、データアドレスがページ境界
に到達したことを検出すると、セグメント番号とセグメ
ントテーブル起点を使用して主記憶装置に記憶されてい
るセグメントテーブルエントリーをフェッチする。次
に、ページ番号とセグメントテーブルエントリーにある
ページテーブル起点を使用して主記憶装置に記憶されて
いるページテーブルエントリーをフェッチする。ページ
テーブルエントリーにはページアドレスがあるので、こ
れにページ内変位を付加することにより実アドレスが得
られる。
【０００６】
【発明が解決しようとする課題】このように、従来のチ
ャネル装置における動的アドレス変換処理は、ページ境
界に到達する都度、二回に及ぶ主記憶装置へのアクセス
を必要としていた。そして、この連続するアクセスは入
出力データの転送に伴って逐次的に行なわれるため、そ
のオーバヘッドが非常に大きいという問題点があった。
ャネル装置における動的アドレス変換処理は、ページ境
界に到達する都度、二回に及ぶ主記憶装置へのアクセス
を必要としていた。そして、この連続するアクセスは入
出力データの転送に伴って逐次的に行なわれるため、そ
のオーバヘッドが非常に大きいという問題点があった。
【０００７】本発明は、このような従来の問題点に鑑
み、チャネル装置のデータ転送において、ページ境界に
到達した時の動的アドレス変換処理における主記憶装置
へのアクセスをなくすことによって、チャネル装置にお
ける動的アドレス変換処理を高速化することを目的とす
る。
み、チャネル装置のデータ転送において、ページ境界に
到達した時の動的アドレス変換処理における主記憶装置
へのアクセスをなくすことによって、チャネル装置にお
ける動的アドレス変換処理を高速化することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明によれば、上述の
目的は、前記特許請求の範囲に記載した手段により達成
される。すなわち、本発明は、論理アドレスから実アド
レスへの動的アドレス変換機構を擁して主記憶装置との
間で入出力データの転送を行なうチャネル装置におい
て、複数のページテーブルエントリーを格納するページ
テーブル記憶部を設けると共に、ページアドレスを得る
場合に該ページテーブル記憶部に存在するページテーブ
ルエントリーを参照するステップと、該ステップによっ
ても目的のページアドレスを得られないときに主記憶装
置から複数のページテーブルエントリーをフェッチする
ステップと、フェッチした複数のページテーブルエント
リーを前記ページテーブル記憶部に格納するステップと
を含むチャネル装置の動的アドレス変換方法である。
目的は、前記特許請求の範囲に記載した手段により達成
される。すなわち、本発明は、論理アドレスから実アド
レスへの動的アドレス変換機構を擁して主記憶装置との
間で入出力データの転送を行なうチャネル装置におい
て、複数のページテーブルエントリーを格納するページ
テーブル記憶部を設けると共に、ページアドレスを得る
場合に該ページテーブル記憶部に存在するページテーブ
ルエントリーを参照するステップと、該ステップによっ
ても目的のページアドレスを得られないときに主記憶装
置から複数のページテーブルエントリーをフェッチする
ステップと、フェッチした複数のページテーブルエント
リーを前記ページテーブル記憶部に格納するステップと
を含むチャネル装置の動的アドレス変換方法である。
【０００９】
【作用】図１は、本発明の原理説明図である。図１にお
いて、主記憶装置１はセグメントテーブル４およびペー
ジテーブル５とを有している。転送制御装置２は、チャ
ネル装置３からフェッチ要求を受けると、主記憶装置１
からセグメントテーブルエントリーおよびページテーブ
ルエントリーのフェッチをして、転送制御を行なう。フ
ェッチ制御部６は、フェッチ判定回路１２がセグメント
テーブルエントリーおよびページテーブルエントリーの
フェッチを必要と判定した場合に、転送制御部２へ向け
てフェッチ要求を発行する。ページテーブル記憶部７
は、複数のページテーブルエントリーを記憶しておく容
量があり、転送制御装置２が送出する複数のページテー
ブルエントリーを格納する。
いて、主記憶装置１はセグメントテーブル４およびペー
ジテーブル５とを有している。転送制御装置２は、チャ
ネル装置３からフェッチ要求を受けると、主記憶装置１
からセグメントテーブルエントリーおよびページテーブ
ルエントリーのフェッチをして、転送制御を行なう。フ
ェッチ制御部６は、フェッチ判定回路１２がセグメント
テーブルエントリーおよびページテーブルエントリーの
フェッチを必要と判定した場合に、転送制御部２へ向け
てフェッチ要求を発行する。ページテーブル記憶部７
は、複数のページテーブルエントリーを記憶しておく容
量があり、転送制御装置２が送出する複数のページテー
ブルエントリーを格納する。
【００１０】ポインタ８は、ページテーブル記憶部７が
保持するある一つのページテーブルエントリーを指し示
しており、その指示値はＮＯＴ回路１１およびＡＮＤ回
路１０の論理に基づいて動作する加算器９によってイン
クリメントされていく。境界到達判定回路１３は、デー
タアドレスがページ境界に到達したか否かを判定する。
レジスタ１６が格納するＤＡＴ制御ビットは、チャネル
装置３が実アドレスモードで動作するのか、論理アドレ
スモードで動作するのかを示す。ポインタ８が指し示す
ページテーブル記憶部７内のページテーブルエントリー
にあるページアドレスとレジスタ１５が格納する論理ア
ドレスにあるページ内変位とからレジスタ１４に実アド
レスが生成される。
保持するある一つのページテーブルエントリーを指し示
しており、その指示値はＮＯＴ回路１１およびＡＮＤ回
路１０の論理に基づいて動作する加算器９によってイン
クリメントされていく。境界到達判定回路１３は、デー
タアドレスがページ境界に到達したか否かを判定する。
レジスタ１６が格納するＤＡＴ制御ビットは、チャネル
装置３が実アドレスモードで動作するのか、論理アドレ
スモードで動作するのかを示す。ポインタ８が指し示す
ページテーブル記憶部７内のページテーブルエントリー
にあるページアドレスとレジスタ１５が格納する論理ア
ドレスにあるページ内変位とからレジスタ１４に実アド
レスが生成される。
【００１１】論理アドレスにあるページ番号のページテ
ーブルエントリーがページテーブル記憶部７にない場合
には、ポインタ８をリセットすると共に、新たに複数の
ページテーブルエントリーをフェッチして、これをペー
ジテーブル記憶部７に格納する。一方、目的のページテ
ーブルエントリーがページテーブル記憶部７にある場合
には、主記憶装置１へアクセスする必要がないので高速
に実アドレスを生成することができる。
ーブルエントリーがページテーブル記憶部７にない場合
には、ポインタ８をリセットすると共に、新たに複数の
ページテーブルエントリーをフェッチして、これをペー
ジテーブル記憶部７に格納する。一方、目的のページテ
ーブルエントリーがページテーブル記憶部７にある場合
には、主記憶装置１へアクセスする必要がないので高速
に実アドレスを生成することができる。
【００１２】
【実施例】図２は、境界到達判定回路の構成例を示す図
である。図２において、境界到達判定回路２０はレジス
タ２１から論理アドレスモードを示すＤＡＴ制御ビット
を、またレジスタ２２から論理アドレスのページ内変位
をそれぞれ読み出す。動作指示回路２３は、ＤＡＴ制御
ビットが論理アドレスモードを示していた時に、境界到
達判定回路２０の各部に対して動作指示を行なう。
である。図２において、境界到達判定回路２０はレジス
タ２１から論理アドレスモードを示すＤＡＴ制御ビット
を、またレジスタ２２から論理アドレスのページ内変位
をそれぞれ読み出す。動作指示回路２３は、ＤＡＴ制御
ビットが論理アドレスモードを示していた時に、境界到
達判定回路２０の各部に対して動作指示を行なう。
【００１３】レジスタ２４は、ページの大きさを記憶し
ておりこれは加算器２５の一方の入力となる。加算器２
５の他方の入力は論理アドレスにあるページ内変位の補
数である。従って、加算器２５の加算結果を格納するレ
ジスタ２６には、ページ境界までの値が設定される。比
較器２８は、このページ境界までの値と、転送データ数
を計数するカウンタ２７の値とを比較する。比較結果が
一致した場合がページ境界到達時となる。
ておりこれは加算器２５の一方の入力となる。加算器２
５の他方の入力は論理アドレスにあるページ内変位の補
数である。従って、加算器２５の加算結果を格納するレ
ジスタ２６には、ページ境界までの値が設定される。比
較器２８は、このページ境界までの値と、転送データ数
を計数するカウンタ２７の値とを比較する。比較結果が
一致した場合がページ境界到達時となる。
【００１４】図３は、本発明の実施例を示す図である。
図３において、チャネル装置３２はデータ転送に先立っ
てアドレス変換処理を行なう。その変換処理では、まず
データアドレスが論理アドレスで表わされているもので
あるのか、あるいは実アドレスで表わされているもので
あるかの判断をする。実アドレスの場合には変換処理を
する必要はなくそのまま変換処理を終了する。この場合
のＤＡＴ制御ビットはオフを示している。
図３において、チャネル装置３２はデータ転送に先立っ
てアドレス変換処理を行なう。その変換処理では、まず
データアドレスが論理アドレスで表わされているもので
あるのか、あるいは実アドレスで表わされているもので
あるかの判断をする。実アドレスの場合には変換処理を
する必要はなくそのまま変換処理を終了する。この場合
のＤＡＴ制御ビットはオフを示している。
【００１５】ＤＡＴ制御ビットがオンを示して、データ
アドレスが論理アドレスの場合には、続くステップでそ
の論理アドレスにあるページ番号のページテーブルエン
トリーがページテーブル記憶部３６にあるか否かを判断
する。ページテーブルエントリーがないことと判断した
場合にはセグメントテーブルおよびページテーブルのフ
ェッチを行なう。この時、フェッチ制御部３５が転送制
御装置３１に対してフェッチ要求を発行する。
アドレスが論理アドレスの場合には、続くステップでそ
の論理アドレスにあるページ番号のページテーブルエン
トリーがページテーブル記憶部３６にあるか否かを判断
する。ページテーブルエントリーがないことと判断した
場合にはセグメントテーブルおよびページテーブルのフ
ェッチを行なう。この時、フェッチ制御部３５が転送制
御装置３１に対してフェッチ要求を発行する。
【００１６】転送制御装置３１は、主記憶装置３０のセ
グメントテーブル３３およびページテーブル３４からフ
ェッチ要求で示されたセグメントテーブルエントリー並
びに複数のページテーブルエントリーを得て、これらを
チャネル装置３２へ送出する。フェッチ要求では、例え
ばページ番号｛ｍ×２n ｝〜｛（ｍ＋１）２n −１｝ま
での２n 個の複数のページテーブルエントリーの要求を
行なう。
グメントテーブル３３およびページテーブル３４からフ
ェッチ要求で示されたセグメントテーブルエントリー並
びに複数のページテーブルエントリーを得て、これらを
チャネル装置３２へ送出する。フェッチ要求では、例え
ばページ番号｛ｍ×２n ｝〜｛（ｍ＋１）２n −１｝ま
での２n 個の複数のページテーブルエントリーの要求を
行なう。
【００１７】転送制御装置３１から受け取る複数のペー
ジテーブルエントリーはページテーブル記憶部３６に格
納する。このとき、ポインタ３７をリセットしておく。
一方、論理アドレスにあるページ番号のページテーブル
エントリーが既にページテーブル記憶部３６にあること
と判断した場合には、先のアドレス変換に係るページテ
ーブルエントリーの次のページテーブルエントリーを指
し示すようにポインタ３７を進める。
ジテーブルエントリーはページテーブル記憶部３６に格
納する。このとき、ポインタ３７をリセットしておく。
一方、論理アドレスにあるページ番号のページテーブル
エントリーが既にページテーブル記憶部３６にあること
と判断した場合には、先のアドレス変換に係るページテ
ーブルエントリーの次のページテーブルエントリーを指
し示すようにポインタ３７を進める。
【００１８】最後に、ポインタ３７が指し示しているペ
ージテーブルエントリーにあるページアドレスと、論理
アドレスにあるページ内変位とから実アドレスを生成す
る。なお、上述した２n 個のページテーブルエントリー
のフェッチ要求をする場合において、必要なページテー
ブルエントリーがページテーブル記憶部３６にあるか否
かの判断では、論理アドレスにあるページ番号が２n の
倍数であるか否かをみればよい。この時、２n の倍数で
なければページテーブル記憶部３６にあることとなり、
２n の倍数であればフェッチを行なう必要がある。
ージテーブルエントリーにあるページアドレスと、論理
アドレスにあるページ内変位とから実アドレスを生成す
る。なお、上述した２n 個のページテーブルエントリー
のフェッチ要求をする場合において、必要なページテー
ブルエントリーがページテーブル記憶部３６にあるか否
かの判断では、論理アドレスにあるページ番号が２n の
倍数であるか否かをみればよい。この時、２n の倍数で
なければページテーブル記憶部３６にあることとなり、
２n の倍数であればフェッチを行なう必要がある。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
とりわけ大量データ転送におけるチャネル装置による動
的アドレス変換処理において、主記憶装置からセグメン
トテーブルおよびページテーブルをフェッチする回数を
大きく減少させることができるので、データ転送速度の
向上に寄与するところが大きいという利点がある。
とりわけ大量データ転送におけるチャネル装置による動
的アドレス変換処理において、主記憶装置からセグメン
トテーブルおよびページテーブルをフェッチする回数を
大きく減少させることができるので、データ転送速度の
向上に寄与するところが大きいという利点がある。
【図１】本発明の原理説明図である。
【図２】境界到達判定回路の構成例を示す図である。
【図３】本発明の実施例を示す図である。
【図４】チャネル装置のデータ転送処理を示す図であ
る。
る。
１，３０，４０ 主記憶装置 ２，３１，４１ 転送制御装置 ３，３２，４２ チャネル装置 ４，３３ セグメントテーブル ５，３４ ページテーブル ６，３５ フェッチ制御部 ７，３６ ページテーブル記憶部 ８，３７ ポインタ ９，２５ 加算器 １０ ＡＮＤ回路 １１ ＮＯＴ回路 １２ フェッチ判定回路 １３，２０ 境界到達判定回路 １４〜１６，２１，２２，２４，２６ レジスタ ２３ 動作指示回路 ２７ カウンタ ２８ 比較器 ４３ ディスクアレイ装置
Claims (1)
- 【請求項１】 論理アドレスから実アドレスへの動的ア
ドレス変換機構を擁して主記憶装置との間で入出力デー
タの転送を行なうチャネル装置において、 複数のページテーブルエントリーを格納するページテー
ブル記憶部を設けると共に、 ページアドレスを得る場合に該ページテーブル記憶部に
存在するページテーブルエントリーを参照するステップ
と、 該ステップによっても目的のページアドレスを得られな
いときに主記憶装置から複数のページテーブルエントリ
ーをフェッチするステップと、 フェッチした複数のページテーブルエントリーを前記ペ
ージテーブル記憶部に格納するステップとを含むことを
特徴とするチャネル装置の動的アドレス変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250821A JPH0588983A (ja) | 1991-09-30 | 1991-09-30 | チヤネル装置の動的アドレス変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250821A JPH0588983A (ja) | 1991-09-30 | 1991-09-30 | チヤネル装置の動的アドレス変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588983A true JPH0588983A (ja) | 1993-04-09 |
Family
ID=17213538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250821A Pending JPH0588983A (ja) | 1991-09-30 | 1991-09-30 | チヤネル装置の動的アドレス変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588983A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7136933B2 (en) | 2001-06-06 | 2006-11-14 | Nec Corporation | Inter-processor communication systems and methods allowing for advance translation of logical addresses |
| JP2012533135A (ja) * | 2009-07-13 | 2012-12-20 | アップル インコーポレイテッド | Ｔｌｂプリフェッチング |
-
1991
- 1991-09-30 JP JP3250821A patent/JPH0588983A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7136933B2 (en) | 2001-06-06 | 2006-11-14 | Nec Corporation | Inter-processor communication systems and methods allowing for advance translation of logical addresses |
| JP2012533135A (ja) * | 2009-07-13 | 2012-12-20 | アップル インコーポレイテッド | Ｔｌｂプリフェッチング |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010424 |