JPH0583645A - 電荷結合素子の出力信号処理回路 - Google Patents
電荷結合素子の出力信号処理回路Info
- Publication number
- JPH0583645A JPH0583645A JP3155305A JP15530591A JPH0583645A JP H0583645 A JPH0583645 A JP H0583645A JP 3155305 A JP3155305 A JP 3155305A JP 15530591 A JP15530591 A JP 15530591A JP H0583645 A JPH0583645 A JP H0583645A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- output signal
- charge coupled
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】 電荷結合素子出力信号の相関２重サンプル回
路に必要なパルスを電荷結合素子の出力信号自身より作
り出し、電荷結合素子のクロック発生回路でこれらのパ
ルス発生を行わずに済むようにして、パルスのタイミン
グの無調整化、回路構成の簡素化を達成し、また配線に
よる不要輻射の発生を抑制する。 【構成】 ＣＣＤ１の出力信号ａ中に含まれるリセット
パルスのフィードスルー成分ｂをリセットパルス検出回
路１３により検出し、このフィードスルー成分ｂを遅延
回路１４、１５により遅延させる。この遅延信号ｃ、ｅ
に基づいて、パルス発生回路１６、１７は、クランプパ
ルスφCP、サンプリングパルスφSHを生成し、これらの
パルスをクランプ回路３、サンプルホールド回路４へ供
給する。
路に必要なパルスを電荷結合素子の出力信号自身より作
り出し、電荷結合素子のクロック発生回路でこれらのパ
ルス発生を行わずに済むようにして、パルスのタイミン
グの無調整化、回路構成の簡素化を達成し、また配線に
よる不要輻射の発生を抑制する。 【構成】 ＣＣＤ１の出力信号ａ中に含まれるリセット
パルスのフィードスルー成分ｂをリセットパルス検出回
路１３により検出し、このフィードスルー成分ｂを遅延
回路１４、１５により遅延させる。この遅延信号ｃ、ｅ
に基づいて、パルス発生回路１６、１７は、クランプパ
ルスφCP、サンプリングパルスφSHを生成し、これらの
パルスをクランプ回路３、サンプルホールド回路４へ供
給する。
Description
【０００１】
【産業上の利用分野】本発明は電荷結合素子の出力信号
処理回路に関する。
処理回路に関する。
【０００２】
【従来の技術】ＣＣＤからの出力信号には、リセットノ
イズおよび出力バッファによる１／ｆノイズが含まれて
いるので、この出力信号から高Ｓ／Ｎ比の映像信号を得
るためには、これらのノイズ分を除去する必要がある。
図４はそのための従来の出力信号処理回路のブロック図
であり、また図５はこの回路の各部の信号のタイミング
図である。
イズおよび出力バッファによる１／ｆノイズが含まれて
いるので、この出力信号から高Ｓ／Ｎ比の映像信号を得
るためには、これらのノイズ分を除去する必要がある。
図４はそのための従来の出力信号処理回路のブロック図
であり、また図５はこの回路の各部の信号のタイミング
図である。
【０００３】図４において、１はＣＣＤ、２はバッファ
アンプ、３はクランプ回路、４はサンプルホールド回
路、１２ａはＣＣＤ１に駆動クロックφ1 、φ2 、リセ
ットパルスφR を、クランプ回路３にクランプパルスφ
CPを、サンプルホールド回路４へサンプリングパルスφ
SHを供給するクロック発生器である。ここで、クランプ
回路３は直流分遮断用のコンデンサ５、クランプ用のス
イッチ６、クランプ電位を与える電圧源７およびバッフ
ァアンプ８によって、また、サンプルホールド回路４
は、サンプル用のスイッチ９、ホールド用のコンデンサ
１０およびバッファアンプ１１によって構成され、そし
てこれらクランプ回路３とサンプルホールド回路４で出
力信号処理回路を構成している。
アンプ、３はクランプ回路、４はサンプルホールド回
路、１２ａはＣＣＤ１に駆動クロックφ1 、φ2 、リセ
ットパルスφR を、クランプ回路３にクランプパルスφ
CPを、サンプルホールド回路４へサンプリングパルスφ
SHを供給するクロック発生器である。ここで、クランプ
回路３は直流分遮断用のコンデンサ５、クランプ用のス
イッチ６、クランプ電位を与える電圧源７およびバッフ
ァアンプ８によって、また、サンプルホールド回路４
は、サンプル用のスイッチ９、ホールド用のコンデンサ
１０およびバッファアンプ１１によって構成され、そし
てこれらクランプ回路３とサンプルホールド回路４で出
力信号処理回路を構成している。
【０００４】ＣＣＤ１から出力される信号には、図５の
（ａ）で示す、リセット期間ｔR に現れるリセットパル
スフィードスルー成分およびフローティング期間ｔFTに
現れるリセットノイズおよび１／ｆノイズΔＶが含まれ
る。ここで、リセットノイズはリセットトランジスタの
動作点の揺れによって発生するノイズであり、また１／
ｆノイズはバッファがＭＯＳデバイスであることに起因
して発生する低周波数のノイズである。これらのノイズ
ΔＶを除去するために、フローティング期間ｔFT内の電
圧安定期において出力信号を（ｂ）に示すクランプパル
スφCPによりクランプする。クランプ後の波形を図５の
（ｃ）に示す。この信号を、信号出力期間ｔSIG におい
て図５の（ｄ）に示すサンプリングパルスφSHのタイミ
ングでサンプルホールドすれば映像出力成分のみを取り
出すことができる。
（ａ）で示す、リセット期間ｔR に現れるリセットパル
スフィードスルー成分およびフローティング期間ｔFTに
現れるリセットノイズおよび１／ｆノイズΔＶが含まれ
る。ここで、リセットノイズはリセットトランジスタの
動作点の揺れによって発生するノイズであり、また１／
ｆノイズはバッファがＭＯＳデバイスであることに起因
して発生する低周波数のノイズである。これらのノイズ
ΔＶを除去するために、フローティング期間ｔFT内の電
圧安定期において出力信号を（ｂ）に示すクランプパル
スφCPによりクランプする。クランプ後の波形を図５の
（ｃ）に示す。この信号を、信号出力期間ｔSIG におい
て図５の（ｄ）に示すサンプリングパルスφSHのタイミ
ングでサンプルホールドすれば映像出力成分のみを取り
出すことができる。
【０００５】従来例回路にあっては、これらの動作に必
要なパルスは全てクロック発生器１２ａにより供給され
ていた。そして、通常クロック発生器１２ａと出力信号
処理回路とはチップ上で離間した位置に配置されるた
め、クランプパルスφCP、サンプリングパルスφSHのた
めの配線は、長く引きまわされていた。
要なパルスは全てクロック発生器１２ａにより供給され
ていた。そして、通常クロック発生器１２ａと出力信号
処理回路とはチップ上で離間した位置に配置されるた
め、クランプパルスφCP、サンプリングパルスφSHのた
めの配線は、長く引きまわされていた。
【０００６】
【発明が解決しようとする課題】上述した従来例回路で
は、ＣＣＤ１を高速で駆動した場合、ＣＣＤ出力に対し
てバッファアンプ２、８、１１等による伝達遅延時間ｔ
d が無視できなくなり、これによってＣＣＤの駆動タイ
ミングと出力信号処理回路の駆動タイミングにずれが生
じる。この伝達遅延時間ｔd が一定値ならばクロック発
生器でこのｔd 分を考慮したタイミングでクロックを発
生させればよいが、実際にはバッファの構成段数、使用
する素子等によってこの値は変動するので、クロックジ
ェネレータ部にパルス遅延回路を設けてタイミング調整
を行う必要が生じる。
は、ＣＣＤ１を高速で駆動した場合、ＣＣＤ出力に対し
てバッファアンプ２、８、１１等による伝達遅延時間ｔ
d が無視できなくなり、これによってＣＣＤの駆動タイ
ミングと出力信号処理回路の駆動タイミングにずれが生
じる。この伝達遅延時間ｔd が一定値ならばクロック発
生器でこのｔd 分を考慮したタイミングでクロックを発
生させればよいが、実際にはバッファの構成段数、使用
する素子等によってこの値は変動するので、クロックジ
ェネレータ部にパルス遅延回路を設けてタイミング調整
を行う必要が生じる。
【０００７】また、φCP、φSHはＣＣＤの駆動周波数と
同じ高速のクロック、例えばビデオカメラ等に現在用い
られているエリアイメージセンサでは６〜８ＭＨｚのパ
ルスである。これらのパルスをクロック発生器より出力
信号処理回路まで長い配線により供給しているため、輻
射ノイズが高くなり、各回路のレイアウトに制限が生じ
るという問題点もあった。
同じ高速のクロック、例えばビデオカメラ等に現在用い
られているエリアイメージセンサでは６〜８ＭＨｚのパ
ルスである。これらのパルスをクロック発生器より出力
信号処理回路まで長い配線により供給しているため、輻
射ノイズが高くなり、各回路のレイアウトに制限が生じ
るという問題点もあった。
【０００８】
【課題を解決するための手段】本発明の電荷結合素子の
出力信号処理回路は、ＣＣＤの出力信号をクランプする
クランプ回路と、クランプ回路の出力信号をサンプリン
グするサンプルホールド回路と、ＣＣＤの出力信号中に
含まれるリセットパルスフィードスルー成分を検出する
検出器と、この検出器より得られるリセットパルスを遅
延させる遅延回路と、この遅延回路の出力信号から前記
クランプ回路とサンプルホールド回路へクランプパルス
とサンプリングパルスとを供給するパルス発生回路と、
を備えている。
出力信号処理回路は、ＣＣＤの出力信号をクランプする
クランプ回路と、クランプ回路の出力信号をサンプリン
グするサンプルホールド回路と、ＣＣＤの出力信号中に
含まれるリセットパルスフィードスルー成分を検出する
検出器と、この検出器より得られるリセットパルスを遅
延させる遅延回路と、この遅延回路の出力信号から前記
クランプ回路とサンプルホールド回路へクランプパルス
とサンプリングパルスとを供給するパルス発生回路と、
を備えている。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示すブロッ
ク図であり、図２は図１の各部の信号波形図である。図
１において、１はＣＣＤ、２はバッファアンプ、３は、
コンデンサ５、スイッチ６、電圧源７およびバッファア
ンプ８で構成されるクランプ回路、４は、スイッチ９、
コンデンサ１０およびバッファアンプ１１で構成される
サンプルホールド回路、１２はクロック発生器、１３は
リセットパルス検出回路、１４、１５は遅延回路、１
６、１７はパルス発生回路である。
て説明する。図１は本発明の第１の実施例を示すブロッ
ク図であり、図２は図１の各部の信号波形図である。図
１において、１はＣＣＤ、２はバッファアンプ、３は、
コンデンサ５、スイッチ６、電圧源７およびバッファア
ンプ８で構成されるクランプ回路、４は、スイッチ９、
コンデンサ１０およびバッファアンプ１１で構成される
サンプルホールド回路、１２はクロック発生器、１３は
リセットパルス検出回路、１４、１５は遅延回路、１
６、１７はパルス発生回路である。
【００１０】次に、本実施例回路の動作について説明す
る。バッファアンプ２を介して得られるＣＣＤの出力信
号は、クランプ回路３とリセットパルス検出回路１３に
送られる。リセットパルス検出回路１３では、図２の
（ａ）に示される出力波形からリセットパルスを検出す
る。通常、ＣＣＤエリアイメージセンサでは、リセット
パルスのフィードスルー成分ＶR は約５００ｍＶ、出力
信号成分ＶSIG は約１〜１．５Ｖ程度であるから、ＶR
の分離は十分可能である。例えば、出力波形の上側をク
ランプしておき、クランプレベルより２５０ｍＶ程度下
の電圧とコンパレートすることにより、図２の（ｂ）に
示す波形が得られる。
る。バッファアンプ２を介して得られるＣＣＤの出力信
号は、クランプ回路３とリセットパルス検出回路１３に
送られる。リセットパルス検出回路１３では、図２の
（ａ）に示される出力波形からリセットパルスを検出す
る。通常、ＣＣＤエリアイメージセンサでは、リセット
パルスのフィードスルー成分ＶR は約５００ｍＶ、出力
信号成分ＶSIG は約１〜１．５Ｖ程度であるから、ＶR
の分離は十分可能である。例えば、出力波形の上側をク
ランプしておき、クランプレベルより２５０ｍＶ程度下
の電圧とコンパレートすることにより、図２の（ｂ）に
示す波形が得られる。
【００１１】このようにして得られたパルスを遅延時間
の異なる遅延回路１４、１５によって遅延させ、図２の
（ｃ）、（ｅ）に示す遅延パルスを得る。そして、本実
施例ではこの遅延パルスの立ち下がりエッジのタイミン
グでパルス発生回路１６、１７より、図２の（ｄ）、
（ｆ）に示すクランプパルスφCPおよびサンプルホール
ドパルスφSHを得ている。
の異なる遅延回路１４、１５によって遅延させ、図２の
（ｃ）、（ｅ）に示す遅延パルスを得る。そして、本実
施例ではこの遅延パルスの立ち下がりエッジのタイミン
グでパルス発生回路１６、１７より、図２の（ｄ）、
（ｆ）に示すクランプパルスφCPおよびサンプルホール
ドパルスφSHを得ている。
【００１２】通常のＣＣＤエリアイメージセンサの場
合、水平駆動周波数は６〜８ＭＨｚであるから、１ｂｉ
ｔの出力時間すなわち図２の（ａ）に示すｔR ＋ｔFT＋
ｔSIGは、１７０〜１２０ｎｓ程度である。例として、
ｔR ＝３０ｎｓ、ｔFT＝５０ｎｓ、ｔSIG ＝８０ｎｓと
し、パルス発生回路１６、１７により発生するパルスφ
CP、φSHの幅を２０ｎｓとした場合、遅延回路１４、１
５の遅延時間ｔd1、ｔd2は、それぞれ１０ｎｓ、１００
ｎｓ程度に設定する必要がある。
合、水平駆動周波数は６〜８ＭＨｚであるから、１ｂｉ
ｔの出力時間すなわち図２の（ａ）に示すｔR ＋ｔFT＋
ｔSIGは、１７０〜１２０ｎｓ程度である。例として、
ｔR ＝３０ｎｓ、ｔFT＝５０ｎｓ、ｔSIG ＝８０ｎｓと
し、パルス発生回路１６、１７により発生するパルスφ
CP、φSHの幅を２０ｎｓとした場合、遅延回路１４、１
５の遅延時間ｔd1、ｔd2は、それぞれ１０ｎｓ、１００
ｎｓ程度に設定する必要がある。
【００１３】図３は本発明の第２の実施例を示すブロッ
ク図である。先の実施例では遅延回路１４、１５を別個
の回路として構成していたが、本実施例では遅延回路と
して途中でタップが出ている遅延線を用い、２つの遅延
回路をまとめて１つの回路で構成している。
ク図である。先の実施例では遅延回路１４、１５を別個
の回路として構成していたが、本実施例では遅延回路と
して途中でタップが出ている遅延線を用い、２つの遅延
回路をまとめて１つの回路で構成している。
【００１４】
【発明の効果】以上説明したように、本発明は、ＣＣＤ
の出力信号中に含まれるリセットパルスフィードスルー
分からリセットパルスを再生し、このパルスに基づい
て、出力信号処理回路に必要なクランプパルスとサンプ
リングパルスを得るものであるので、本発明によれば、
リセットパルスの印加されるリセットトランジスタ、配
線およびバッファアンプ等による遅れを考慮する必要が
なくなり，出力信号処理回路の駆動パルスを無調整でも
最適のタイミングに設定することが可能となる。
の出力信号中に含まれるリセットパルスフィードスルー
分からリセットパルスを再生し、このパルスに基づい
て、出力信号処理回路に必要なクランプパルスとサンプ
リングパルスを得るものであるので、本発明によれば、
リセットパルスの印加されるリセットトランジスタ、配
線およびバッファアンプ等による遅れを考慮する必要が
なくなり，出力信号処理回路の駆動パルスを無調整でも
最適のタイミングに設定することが可能となる。
【００１５】また、クロック発生器でφCP、φSHのパル
スを作る必要がなくなるので、回路構成が簡単になり、
さらにクロック発生器と出力信号処理回路が独立のもの
となるので、高速パルス用配線を長く引きまわす必要が
なくなり、高周波の不要輻射対策も容易に行えるように
なる。
スを作る必要がなくなるので、回路構成が簡単になり、
さらにクロック発生器と出力信号処理回路が独立のもの
となるので、高速パルス用配線を長く引きまわす必要が
なくなり、高周波の不要輻射対策も容易に行えるように
なる。
【図１】 本発明の第１の実施例を示すブロック図。
【図２】 本発明の第１の実施例の各部の波形図。
【図３】 本発明の第２の実施例を示すブロック図。
【図４】 従来例のブロック図。
【図５】 従来例の各部の波形図。
１…ＣＣＤ、 ２、８、１１…バッファアンプ、
３…クランプ回路、４…サンプルホールド回路、
５、１０…コンデンサ、 ６、９…スイッチ、 ７…
電圧源、 １２、１２ａ…クロック発生器、 １３
…リセットパルス検出回路、 １４、１５…遅延回
路、 １６、１７…パルス発生回路、φCP…クランプ
パルス、 φSH…サンプリングパルス。
３…クランプ回路、４…サンプルホールド回路、
５、１０…コンデンサ、 ６、９…スイッチ、 ７…
電圧源、 １２、１２ａ…クロック発生器、 １３
…リセットパルス検出回路、 １４、１５…遅延回
路、 １６、１７…パルス発生回路、φCP…クランプ
パルス、 φSH…サンプリングパルス。
Claims (1)
- 【請求項１】 電荷結合素子の出力信号を所定のタイミ
ングでクランプするクランプ回路と、クランプ後の出力
信号を所定のタイミングでサンプリングするサンプルホ
ールド回路とを備える電荷結合素子の出力信号処理回路
において、クランプ前の前記出力信号のリセットパルス
のフィードスルー成分を検出し、この検出信号に基づい
て前記クランプ回路のクランプパルスと前記サンプリン
グ回路のサンプリングパルスとを形成することを特徴と
する電荷結合素子の出力信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155305A JPH0583645A (ja) | 1991-05-31 | 1991-05-31 | 電荷結合素子の出力信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155305A JPH0583645A (ja) | 1991-05-31 | 1991-05-31 | 電荷結合素子の出力信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583645A true JPH0583645A (ja) | 1993-04-02 |
Family
ID=15602999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3155305A Pending JPH0583645A (ja) | 1991-05-31 | 1991-05-31 | 電荷結合素子の出力信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583645A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100574891B1 (ko) * | 2003-01-13 | 2006-04-27 | 매그나칩 반도체 유한회사 | 클램프 회로를 갖는 이미지센서 |
| US7170651B2 (en) | 2000-08-29 | 2007-01-30 | Seiko Epson Corporation | Image reader |
| JP2015216592A (ja) * | 2014-05-13 | 2015-12-03 | 日本放送協会 | 信号電荷のａ／ｄ変換回路、信号読み出し回路及び固体撮像素子 |
-
1991
- 1991-05-31 JP JP3155305A patent/JPH0583645A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7170651B2 (en) | 2000-08-29 | 2007-01-30 | Seiko Epson Corporation | Image reader |
| KR100574891B1 (ko) * | 2003-01-13 | 2006-04-27 | 매그나칩 반도체 유한회사 | 클램프 회로를 갖는 이미지센서 |
| JP2015216592A (ja) * | 2014-05-13 | 2015-12-03 | 日本放送協会 | 信号電荷のａ／ｄ変換回路、信号読み出し回路及び固体撮像素子 |
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