JPH0582741A - Ｍｏｓキヤパシタ - Google Patents
ＭｏｓキヤパシタInfo
- Publication number
- JPH0582741A JPH0582741A JP3241537A JP24153791A JPH0582741A JP H0582741 A JPH0582741 A JP H0582741A JP 3241537 A JP3241537 A JP 3241537A JP 24153791 A JP24153791 A JP 24153791A JP H0582741 A JPH0582741 A JP H0582741A
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- JP
- Japan
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- capacitance
- mos
- terminal
- mos transistor
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】容量の電圧依存性をなくすことができ、適用先
回路の精度や安定性を向上することができるＭＯＳキャ
パシタの提供を目的とする。 【構成】ソース端子とドレイン端子を共通にした第１の
ＭＯＳトランジスタと、同じくソース端子とドレイン端
子を共通にした第２のＭＯＳトランジスタとを具備し、
前記第１のＭＯＳトランジスタおよび第２のＭＯＳトラ
ンジスタをｐチャネル型またはｎチャネル型に統一する
と共に、各々のゲート端子とソース・ドレイン端子とを
たすき掛けに接続したことを特徴とする。
回路の精度や安定性を向上することができるＭＯＳキャ
パシタの提供を目的とする。 【構成】ソース端子とドレイン端子を共通にした第１の
ＭＯＳトランジスタと、同じくソース端子とドレイン端
子を共通にした第２のＭＯＳトランジスタとを具備し、
前記第１のＭＯＳトランジスタおよび第２のＭＯＳトラ
ンジスタをｐチャネル型またはｎチャネル型に統一する
と共に、各々のゲート端子とソース・ドレイン端子とを
たすき掛けに接続したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳキャパシタに関
する。ＭＯＳキャパシタは、電界効果トランジスタ（Ｆ
ＥＴ：field effect transistor）素子の１種であるＭ
ＯＳ（metal oxide semiconductor）トランジスタを使
用した容量デバイスであり、例えばスイッチトキャパシ
タフィルタやＡ／Ｄ変換回路等に多用される。
する。ＭＯＳキャパシタは、電界効果トランジスタ（Ｆ
ＥＴ：field effect transistor）素子の１種であるＭ
ＯＳ（metal oxide semiconductor）トランジスタを使
用した容量デバイスであり、例えばスイッチトキャパシ
タフィルタやＡ／Ｄ変換回路等に多用される。
【０００２】
【従来の技術】図５は従来のＭＯＳキャパシタを示す図
である。ＭＯＳトランジスタのソース端子Ｓとドレイン
端子Ｄを共通にし、このソース・ドレイン端子ＳＤとゲ
ート端子Ｇ間に電圧ＶGSを加え、これらの端子間に生じ
る容量ＣTを利用する。
である。ＭＯＳトランジスタのソース端子Ｓとドレイン
端子Ｄを共通にし、このソース・ドレイン端子ＳＤとゲ
ート端子Ｇ間に電圧ＶGSを加え、これらの端子間に生じ
る容量ＣTを利用する。
【０００３】
【発明が解決しようとする課題】しかしながら、かかる
従来のＭＯＳキャパシタにあっては、ＶGSとＣTの間に
相関があり、ＶGSの変化に伴ってＣTも変化してしまう
という問題点があった。ここで、ＭＯＳトランジスタの
ゲート−ソース（又はドレイン）間容量ＣTの大きさ
は、ゲート酸化膜容量ＣOと空乏層容量ＣDとを加えた
（直列和）値で与えられる。ＣOは膜厚に比例するもの
の電圧依存性がなく品種毎に固定であるが、ＣDはチャ
ネルの形成深さ（基板内部への深さ）に依存する性質が
ある。したがって、チャネルの深さは、ゲート−ソース
（又はドレイン）間電圧に対応するから、ＶGSの変化に
伴ってＣTも変化してしまうのである。
従来のＭＯＳキャパシタにあっては、ＶGSとＣTの間に
相関があり、ＶGSの変化に伴ってＣTも変化してしまう
という問題点があった。ここで、ＭＯＳトランジスタの
ゲート−ソース（又はドレイン）間容量ＣTの大きさ
は、ゲート酸化膜容量ＣOと空乏層容量ＣDとを加えた
（直列和）値で与えられる。ＣOは膜厚に比例するもの
の電圧依存性がなく品種毎に固定であるが、ＣDはチャ
ネルの形成深さ（基板内部への深さ）に依存する性質が
ある。したがって、チャネルの深さは、ゲート−ソース
（又はドレイン）間電圧に対応するから、ＶGSの変化に
伴ってＣTも変化してしまうのである。
【０００４】このことは、ＭＯＳキャパシタを構成部品
の１つとする適用先回路の精度や安定性を損なう不都合
がある。そこで、本発明は、容量の電圧依存性をなくす
ことができ、適用先回路の精度や安定性を向上すること
ができるＭＯＳキャパシタの提供を目的とする。
の１つとする適用先回路の精度や安定性を損なう不都合
がある。そこで、本発明は、容量の電圧依存性をなくす
ことができ、適用先回路の精度や安定性を向上すること
ができるＭＯＳキャパシタの提供を目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、ソース端子
Ｓ1とドレイン端子Ｄ1を共通にした第１のＭＯＳトラン
ジスタＴ1と、同じくソース端子Ｓ2とドレイン端子Ｄ2
を共通にした第２のＭＯＳトランジスタＴ2とを具備
し、前記第１のＭＯＳトランジスタＴ1および第２のＭ
ＯＳトランジスタＴ2をｐチャネル型またはｎチャネル
型に統一すると共に、各々のゲート端子Ｇ1、Ｇ2とソー
ス・ドレイン端子Ｓ1、Ｇ1、Ｓ2、Ｄ2とをたすき掛けに
接続したことを特徴とする。
成するためその原理図を図１に示すように、ソース端子
Ｓ1とドレイン端子Ｄ1を共通にした第１のＭＯＳトラン
ジスタＴ1と、同じくソース端子Ｓ2とドレイン端子Ｄ2
を共通にした第２のＭＯＳトランジスタＴ2とを具備
し、前記第１のＭＯＳトランジスタＴ1および第２のＭ
ＯＳトランジスタＴ2をｐチャネル型またはｎチャネル
型に統一すると共に、各々のゲート端子Ｇ1、Ｇ2とソー
ス・ドレイン端子Ｓ1、Ｇ1、Ｓ2、Ｄ2とをたすき掛けに
接続したことを特徴とする。
【０００６】
【作用】本発明では、２つのＭＯＳトランジスタＴ1、
Ｔ2のチャネルの形成深さが、２つの電圧Ｖ1、Ｖ2に応
じて変化する。ここで、Ｔ1のゲート−ソース間電圧
（ＶG S1）は「Ｖ1−Ｖ2」で与えられ、同じくＴ2のゲー
ト−ソース間電圧（ＶGS2）は「Ｖ2−Ｖ1」で与えられ
る。今、Ｖ2を基準としてＶ1が負電圧から正電圧へと変
化する場合を考えると、この場合のＴ1、Ｔ2の容量曲線
はそれぞれ図２（ａ）（ｂ）のようになる（但し、
Ｔ1、Ｔ2をデプリーション型とした場合）。
Ｔ2のチャネルの形成深さが、２つの電圧Ｖ1、Ｖ2に応
じて変化する。ここで、Ｔ1のゲート−ソース間電圧
（ＶG S1）は「Ｖ1−Ｖ2」で与えられ、同じくＴ2のゲー
ト−ソース間電圧（ＶGS2）は「Ｖ2−Ｖ1」で与えられ
る。今、Ｖ2を基準としてＶ1が負電圧から正電圧へと変
化する場合を考えると、この場合のＴ1、Ｔ2の容量曲線
はそれぞれ図２（ａ）（ｂ）のようになる（但し、
Ｔ1、Ｔ2をデプリーション型とした場合）。
【０００７】図２（ａ）はＴ1の容量曲線である。ＶGS1
が負電圧領域にあるとき（Ｖ1》０）は、Ｔ1の容量ＣT1
はゲート酸化膜容量ＣOとほぼ同じ値で推移するが、Ｖ
GS1がゼロ電位に近い所定の負電位点（ＰOFF）に至る
と、ＣT1はこの電位点ＰOFFを境にして増加傾向に転ず
る。この傾向は空乏層容量ＣDの増加によるもので、Ｔ1
のチャネルの形成深さが大きくなるからである。なお、
ＰOFFはデプリーション型トランジスタのオフバイアス
に相当する電位である。
が負電圧領域にあるとき（Ｖ1》０）は、Ｔ1の容量ＣT1
はゲート酸化膜容量ＣOとほぼ同じ値で推移するが、Ｖ
GS1がゼロ電位に近い所定の負電位点（ＰOFF）に至る
と、ＣT1はこの電位点ＰOFFを境にして増加傾向に転ず
る。この傾向は空乏層容量ＣDの増加によるもので、Ｔ1
のチャネルの形成深さが大きくなるからである。なお、
ＰOFFはデプリーション型トランジスタのオフバイアス
に相当する電位である。
【０００８】図２（ｂ）はＴ2の変化曲線である。ＶGS2
＝Ｖ2−Ｖ1、すなわちＶGS2はＶGS1の逆極性で与えられ
るから、ＶGS1が負電圧領域にあるときはＶGS2は正電圧
領域にある。ＶGS1が正電位方向へと変化（Ｖ1の変化と
同相）すると、ＶGS2はＶ1の変化とは逆向きの負電圧方
向へと変化する。Ｔ2の容量ＣT2は、ＶGS2の変化に伴っ
て最初に大きくだんだんと減少し、最後にゲート酸化膜
容量ＣOとほぼ同じ値で推移する。
＝Ｖ2−Ｖ1、すなわちＶGS2はＶGS1の逆極性で与えられ
るから、ＶGS1が負電圧領域にあるときはＶGS2は正電圧
領域にある。ＶGS1が正電位方向へと変化（Ｖ1の変化と
同相）すると、ＶGS2はＶ1の変化とは逆向きの負電圧方
向へと変化する。Ｔ2の容量ＣT2は、ＶGS2の変化に伴っ
て最初に大きくだんだんと減少し、最後にゲート酸化膜
容量ＣOとほぼ同じ値で推移する。
【０００９】したがって、２つのＭＯＳトランジスタＴ
1、Ｔ2のそれぞれの容量曲線は、互いに補完し合うよう
な反対の形状となり、両者を加算合成してほぼフラット
な容量変化曲線（図２（ｃ）参照）を作ることができ
る。その結果、電圧依存性のないほぼ一定値のＭＯＳキ
ャパシタを実現できる。
1、Ｔ2のそれぞれの容量曲線は、互いに補完し合うよう
な反対の形状となり、両者を加算合成してほぼフラット
な容量変化曲線（図２（ｃ）参照）を作ることができ
る。その結果、電圧依存性のないほぼ一定値のＭＯＳキ
ャパシタを実現できる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図３、図４は本発明に係るＭＯＳキャパシタの一
実施例を示す図であり、１ビットのＡ／Ｄ変換回路への
適用例である。図３において、１０はＭＯＳキャパシタ
である。ＭＯＳキャパシタ１０は、ソース端子Ｓ11とド
レイン端子Ｄ11を共通にした第１のＭＯＳトランジスタ
Ｔ11と、同じくソース端子Ｓ12とドレイン端子Ｄ12を共
通にした第２のＭＯＳトランジスタＴ12とを備え、第１
のＭＯＳトランジスタＴ11と第２のＭＯＳトランジスタ
Ｔ12には、例えばｎチャネル型のデプリーションモード
ＭＯＳトランジスタを使用する。なお、ｐチャネル型で
あってもよいし、又はエンハンスメントモードＭＯＳト
ランジスタであってもよい。要は２つのＭＯＳトランジ
スタＴ11、Ｔ12の電気的特性を揃えることが重要な第１
番目のポイントである。
する。図３、図４は本発明に係るＭＯＳキャパシタの一
実施例を示す図であり、１ビットのＡ／Ｄ変換回路への
適用例である。図３において、１０はＭＯＳキャパシタ
である。ＭＯＳキャパシタ１０は、ソース端子Ｓ11とド
レイン端子Ｄ11を共通にした第１のＭＯＳトランジスタ
Ｔ11と、同じくソース端子Ｓ12とドレイン端子Ｄ12を共
通にした第２のＭＯＳトランジスタＴ12とを備え、第１
のＭＯＳトランジスタＴ11と第２のＭＯＳトランジスタ
Ｔ12には、例えばｎチャネル型のデプリーションモード
ＭＯＳトランジスタを使用する。なお、ｐチャネル型で
あってもよいし、又はエンハンスメントモードＭＯＳト
ランジスタであってもよい。要は２つのＭＯＳトランジ
スタＴ11、Ｔ12の電気的特性を揃えることが重要な第１
番目のポイントである。
【００１１】第２番目のポイントは、Ｔ11とＴ12をたす
き掛けに接続することである。すなわち、Ｔ11のゲート
端子Ｇ11をＴ12のソース・ドレイン端子ＳＤ12に接続
し、かつＴ12のゲート端子Ｇ12をＴ11のソース・ドレイ
ン端子ＳＤ11に接続することである。一方、１１は第１
のスイッチ、１２は第２のスイッチ、１３は第３のスイ
ッチ、１４はインバータゲートであり、これらの各要素
は、ＭＯＳキャパシタ１０と共に、Ａ／Ｄ変換回路の要
部を構成するものである。なお、Ｖi1は第１の入力電
圧、Ｖi2は第２の入力電圧、ＶOは出力電圧である。
き掛けに接続することである。すなわち、Ｔ11のゲート
端子Ｇ11をＴ12のソース・ドレイン端子ＳＤ12に接続
し、かつＴ12のゲート端子Ｇ12をＴ11のソース・ドレイ
ン端子ＳＤ11に接続することである。一方、１１は第１
のスイッチ、１２は第２のスイッチ、１３は第３のスイ
ッチ、１４はインバータゲートであり、これらの各要素
は、ＭＯＳキャパシタ１０と共に、Ａ／Ｄ変換回路の要
部を構成するものである。なお、Ｖi1は第１の入力電
圧、Ｖi2は第２の入力電圧、ＶOは出力電圧である。
【００１２】３つのスイッチ１１〜１３は、図示しない
制御回路からの信号に従って、次表に示す順番でオン／
オフを繰り返す。 ステップ２で第３のスイッチ１３だけをＯＮにすると、
インバータゲート１４の入出力間が接続され、入出力の
電位がインバータゲート１４のしきい値相当の電位（例
えば２．５Ｖ）に固定される。ここで、インバータゲー
ト１４の入力電位、言い替えればＭＯＳキャパシタ１０
の出力端電位をＶｂで表すと、このＶｂはステップ２で
２．５Ｖにセットされることになる。
制御回路からの信号に従って、次表に示す順番でオン／
オフを繰り返す。 ステップ２で第３のスイッチ１３だけをＯＮにすると、
インバータゲート１４の入出力間が接続され、入出力の
電位がインバータゲート１４のしきい値相当の電位（例
えば２．５Ｖ）に固定される。ここで、インバータゲー
ト１４の入力電位、言い替えればＭＯＳキャパシタ１０
の出力端電位をＶｂで表すと、このＶｂはステップ２で
２．５Ｖにセットされることになる。
【００１３】次に、ステップ３で第１のスイッチ１１を
ＯＮにすると、第１の入力電圧Ｖi1がＭＯＳキャパシタ
１０の入力端電位Ｖａとなり、ＭＯＳキャパシタ１０の
両端に電位差ΔＶ（ΔＶ＝Ｖａ−Ｖｂ）が与えられ、こ
のΔＶに相当する電荷がＭＯＳキャパシタ１０の容量に
蓄積される。ステップ６では、第２のスイッチ１２だけ
がＯＮとなり、Ｖａに基準電位（例えばＴＴＬのハイレ
ベル又はローレベルに相当する電位で１ビットＡ／Ｄ変
換器のＭＳＢ又はＬＳＢを表すものである）が与えられ
る。例えば０Ｖ（ローレベル）が与えられると、Ｖｂに
は０Ｖ−ΔＶの電位が現れ、この電位がインバータのし
きい値（２．５Ｖ）を越えていれば、ＶOがローレベル
となる。あるいは、しきい値を越えていなければ、ＶO
がハイレベルとなる。
ＯＮにすると、第１の入力電圧Ｖi1がＭＯＳキャパシタ
１０の入力端電位Ｖａとなり、ＭＯＳキャパシタ１０の
両端に電位差ΔＶ（ΔＶ＝Ｖａ−Ｖｂ）が与えられ、こ
のΔＶに相当する電荷がＭＯＳキャパシタ１０の容量に
蓄積される。ステップ６では、第２のスイッチ１２だけ
がＯＮとなり、Ｖａに基準電位（例えばＴＴＬのハイレ
ベル又はローレベルに相当する電位で１ビットＡ／Ｄ変
換器のＭＳＢ又はＬＳＢを表すものである）が与えられ
る。例えば０Ｖ（ローレベル）が与えられると、Ｖｂに
は０Ｖ−ΔＶの電位が現れ、この電位がインバータのし
きい値（２．５Ｖ）を越えていれば、ＶOがローレベル
となる。あるいは、しきい値を越えていなければ、ＶO
がハイレベルとなる。
【００１４】すなわち、本実施例のＡ／Ｄ変換回路は、
ＭＯＳキャパシタ１０の容量に蓄積した第１の入力電圧
Ｖi1としきい値との差電圧ΔＶを、インバータゲート１
４によってレベル判定し、１ビットのディジタル信号に
変換するものである。ＭＯＳキャパシタ１０の容量は、
第１のＭＯＳトランジスタＴ11の容量ＣT11と、第２の
ＭＯＳトランジスタＴ12の容量ＣT12との並列合成容量
であるが、Ｔ1 1とＴ12をたすき掛けにしたことにより、
ΔＶの増減に対してそれぞれの容量ＣT 11、ＣT12が相補
的に変化する。
ＭＯＳキャパシタ１０の容量に蓄積した第１の入力電圧
Ｖi1としきい値との差電圧ΔＶを、インバータゲート１
４によってレベル判定し、１ビットのディジタル信号に
変換するものである。ＭＯＳキャパシタ１０の容量は、
第１のＭＯＳトランジスタＴ11の容量ＣT11と、第２の
ＭＯＳトランジスタＴ12の容量ＣT12との並列合成容量
であるが、Ｔ1 1とＴ12をたすき掛けにしたことにより、
ΔＶの増減に対してそれぞれの容量ＣT 11、ＣT12が相補
的に変化する。
【００１５】図４（ａ）はＣT11の容量変化曲線、図４
（ｂ）はＣT12の容量変化曲線であり、ΔＶの変化に伴
ってＣT11とＣT12が逆特性で変化している。ＣT11単独
で見た場合には、ハイレベルＶHとローレベルＶLの間に
ΔＣT11の容量変動が認められる。同様にＣT12単独で見
た場合にも、ハイレベルＶHとローレベルＶLの間にΔＣ
T12の容量変動が認められ、２つの変動は互いに補完し
合う形になっている。かかる容量変動は主として、Ｔ11
およびＴ12のゲート−ソース間電圧の変化に伴って、そ
れぞれのトランジスタの空乏層容量ＣDが変動するため
に引き起こされる現象であるが、一方だけの変動の場合
（前述の従来例に相当）には、インバータゲート１４に
おけるしきい値判定を誤らせ、Ａ／Ｄ変換動作を不正確
にする原因となるので問題である。
（ｂ）はＣT12の容量変化曲線であり、ΔＶの変化に伴
ってＣT11とＣT12が逆特性で変化している。ＣT11単独
で見た場合には、ハイレベルＶHとローレベルＶLの間に
ΔＣT11の容量変動が認められる。同様にＣT12単独で見
た場合にも、ハイレベルＶHとローレベルＶLの間にΔＣ
T12の容量変動が認められ、２つの変動は互いに補完し
合う形になっている。かかる容量変動は主として、Ｔ11
およびＴ12のゲート−ソース間電圧の変化に伴って、そ
れぞれのトランジスタの空乏層容量ＣDが変動するため
に引き起こされる現象であるが、一方だけの変動の場合
（前述の従来例に相当）には、インバータゲート１４に
おけるしきい値判定を誤らせ、Ａ／Ｄ変換動作を不正確
にする原因となるので問題である。
【００１６】本実施例では、一方の変動を、他方の変動
によって補完させることにより、ＭＯＳキャパシタ１０
の容量の平坦化を実現している。すなわち、図４（ａ）
の容量変化曲線（ＣT11）と、図４（ｂ）の容量変化曲
線（ＣT12）とを合成することにより、特に、ローレベ
ルＶLとハイレベルＶH間のフラット化を達成でき、イン
バータゲート１４におけるしきい値判定の安定性を向上
して、Ａ／Ｄ変換動作の正確化を高めることができる。
によって補完させることにより、ＭＯＳキャパシタ１０
の容量の平坦化を実現している。すなわち、図４（ａ）
の容量変化曲線（ＣT11）と、図４（ｂ）の容量変化曲
線（ＣT12）とを合成することにより、特に、ローレベ
ルＶLとハイレベルＶH間のフラット化を達成でき、イン
バータゲート１４におけるしきい値判定の安定性を向上
して、Ａ／Ｄ変換動作の正確化を高めることができる。
【００１７】以上述べたように、本実施例では、２端子
間の印加電圧が変化した場合でも容量を一定に保つこと
ができ、電圧依存性のない優れたＭＯＳキャパシタを提
供することができる。したがって、例えばＡ／Ｄ変換器
に適用すると、その精度や動作安定性を向上できるとい
う特有の効果を奏することができる。なお、実施例では
デプリーションモードのｎチャネル型ＭＯＳトランジス
タを使用しているが、これに限るものではなく、エンハ
ンスメントモードであってもよく、またはｐチャネル型
であってもよいことは勿論である。
間の印加電圧が変化した場合でも容量を一定に保つこと
ができ、電圧依存性のない優れたＭＯＳキャパシタを提
供することができる。したがって、例えばＡ／Ｄ変換器
に適用すると、その精度や動作安定性を向上できるとい
う特有の効果を奏することができる。なお、実施例では
デプリーションモードのｎチャネル型ＭＯＳトランジス
タを使用しているが、これに限るものではなく、エンハ
ンスメントモードであってもよく、またはｐチャネル型
であってもよいことは勿論である。
【００１８】
【発明の効果】本発明によれば、容量の電圧依存性をな
くすことができ、適用先回路の精度や安定性を向上する
ことができる。
くすことができ、適用先回路の精度や安定性を向上する
ことができる。
【図１】本発明の原理構成図である。
【図２】図１の容量変化曲線図である。
【図３】一実施例の構成図である。
【図４】一実施例の容量変化曲線図である。
【図５】従来例の構成図である。
Ｓ1、Ｓ2：ソース端子 Ｄ1、Ｄ2：ドレイン端子 Ｇ1、Ｇ2：ゲート端子 Ｔ1：第１のＭＯＳトランジスタ Ｔ2：第２のＭＯＳトランジスタ Ｔ11：第１のＭＯＳトランジスタ Ｔ12：第２のＭＯＳトランジスタ
Claims (1)
- 【請求項１】ソース端子（Ｓ1）とドレイン端子（Ｄ1）
を共通にした第１のＭＯＳトランジスタ（Ｔ1）と、 同じくソース端子（Ｓ2）とドレイン端子（Ｄ2）を共通
にした第２のＭＯＳトランジスタ（Ｔ2）とを具備し、 前記第１のＭＯＳトランジスタ（Ｔ1）および第２のＭ
ＯＳトランジスタ（Ｔ2）をｐチャネル型またはｎチャ
ネル型に統一すると共に、 各々のゲート端子（Ｇ1、Ｇ2）とソース・ドレイン端子
（Ｓ1、Ｇ1、Ｓ2、Ｄ2）とをたすき掛けに接続したこと
を特徴とするＭＯＳキャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241537A JPH0582741A (ja) | 1991-09-20 | 1991-09-20 | Ｍｏｓキヤパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241537A JPH0582741A (ja) | 1991-09-20 | 1991-09-20 | Ｍｏｓキヤパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582741A true JPH0582741A (ja) | 1993-04-02 |
Family
ID=17075831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241537A Pending JPH0582741A (ja) | 1991-09-20 | 1991-09-20 | Ｍｏｓキヤパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582741A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631492A (en) * | 1994-01-21 | 1997-05-20 | Motorola | Standard cell having a capacitor and a power supply capacitor for reducing noise and method of formation |
| US5861648A (en) * | 1997-04-03 | 1999-01-19 | Fujitsu Limited | Capacitor unit of a booster circuit whose low-voltage operating point margin can be expanded while an increase in area occupied thereby is suppressed |
| WO2001024277A1 (de) * | 1999-09-30 | 2001-04-05 | Infineon Technologies Ag | Schaltungsanordnung zur bildung eines mos-kondensators mit geringer spannungsabhängigkeit und geringem flächenbedarf |
| DE10207739A1 (de) * | 2002-02-22 | 2003-09-11 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einer Parallelschaltung gekoppelter Kapazitäten |
| JP2008219946A (ja) * | 2008-06-02 | 2008-09-18 | Fujitsu Ltd | 半導体装置 |
| JP2008252029A (ja) * | 2007-03-30 | 2008-10-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPWO2007004258A1 (ja) * | 2005-06-30 | 2009-01-22 | スパンション エルエルシー | 半導体装置、およびその製造方法 |
-
1991
- 1991-09-20 JP JP3241537A patent/JPH0582741A/ja active Pending
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