KR100278608B1 - 문턱전압 보상회로 - Google Patents

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Abstract

본 발명은 문턱전압(threshold voltage)을 가지는 반도체 소자의 문턱 전압의 불균일성(Nonuniformity) 및 변화(Variation)를 보상할 수 있는 문턱전압 보상회로에 관한 것으로, 본 발명의 문턱전압 보상회로는 문턱 전압을 갖는 트랜지스터와 상기 트랜지스터의 게이트 전극과 드레인 단 사이를 스위칭하는 제1 스위칭 소자와 상기 트랜지스터의 게이트 전극과 제1 스위칭 소자의 접점에 제1 전극이 연결되어 상기 트랜지스터의 문턱 전압을 인식 및 저장하는 제1 커패시터와, 상기 제1 커패시터의 제2 전극과 상기 트랜지스터의 소오스 단 사이를, 스위칭하는 제2 스위칭 소자와, 상기 제1 커패시터의 제2 전극에 입력전압을 스위칭하는 제3 스위칭 소자를 포함하여 구성된 것이다.
따라서 문턱전압의 불균일성 및 변화에 관계없이 입력 전압을 출력할 수 있다.

Description

문턱전압 보상회로
본 발명은 문턱전압(threshold voltage)을 가지는 반도체 소자를 사용하는 반도체 회로에 관한 것으로, 특히 트랜지스터의 문턱전압의 불균일성(Nonuniformity) 및 변화(Variation)를 보상할 수 있는 문턱전압 보상회로에 관한 것이다.
문턱전압을 가지는 반도체 소자 즉, 모스 트랜지스터(MOS treansistor)가 반도체 소자의 대부분을 차지하고 있고, 그 종류도 단결정 실리콘 트랜지스터, 박막 폴리 실리콘 트랜지스터, 비정질 실리콘 트랜지스터 등의 다양한 트랜지스터가 등장하였다.
이러한 MOS 트랜지스터들은 온/오프를 위해 게이트 단자와 소오스 단자 사이에 문턱전압을 가지게 되는데 이 문턱전압은 게이트 전극과 채널 영역 사이에 형성되는 게이트 절연막의 두께, 채널의 도핑농도 등의 함수로써 표현되는데 이런 요소들은 공정상의 여건에 따라 불균일하거나 변화할 수 있다.
이러한 문턱전압의 불균일성 및 변화는 회로동작에 치명적인 오동작을 유도할 수도 있고 또는 왜곡된 출력을 발생시킬 수도 있다.
이와 같이 문턱전압의 불균일성 및 변화가 회로동작에 큰 영향을 미치고 있음에도 불구하고 지금까지 문턱전압에 대한 특별한 대책이 없으므로 문턱전압의 불균일성 및 변화가 특별히 심한 폴리 실리콘 트랜지시터나 비정질 실리콘 트랜지스터를 사용한 아날로그 회로 구현은 거의 불가능하였다.
또한, 단결정 실리콘 트랜지스터로 회로를 구현하는 경우에도 문턱 전압의 불균일성 및 변화에 대한 차이를 회로 외부에서 보상해 주는 방법을 사용하였다. 그러나 이러한 방법은 복잡할 뿐만아니라 외부에서 보상할 수 없는 경우에는 정밀한 회로동작을 보장하지 못하였다.
종래의 트랜지스터를 첨부한 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 드레인 공통(source-follower) MOS 트랜지스터 회로도이다.
종래의 MOS트랜지스터는 게이트 전극(12)와 드레인단(11), 소오스단(13)을 구비하여 문턱전압을 가지는 NMOS 트랜지스터(15)와, 상기 소오스단(13)과 접지단 사이에 연결되는 커패시터(14)로 구성된다. 여기서 상기 드레인단(11)에는 정전압(Vdd)이 공급된다.
이와 같은 종래의 트랜지스터의 동작은 다음과 같다.
상기 게이트 전극(12)에 문턱전압 이상의 전압을 인가하면 트랜지스터(15)가 “온”되어 드레인단(11)으로부터 소오스단(13) 방향으로 전류가 흐른다, 이 전류는 커패시터(14)를 충전시키고 소오스단(13)의 전위는 상승하게 된다 소오스단(13)의 전위가 게이트 전극(12)의 입력 전압과 이 트랜지스터(15)의 문턱전압의 차이에 이르게 되면 트랜지스터(15)는 “오프”되고 출력 즉, 소오스단(13)에는 입력전압과 문턱전압의 차가 나타난다. 이와 같은 구조에서는 문턱전압이 불균일하거나 변화하면 출력전압은 문턱전압의 변화량 만큼 변화하게 된다. 즉, 문턱전압의 불균일성 및 변화가 출력의 왜곡을 가져온다.
한편, 제2도는 종래의 NMOS와 PMOS로 구성된 트랜지스터 회로도이다.
종래의 NMOS와 PMOS로 구성된 트랜지스터 회로는 게이트 전극(12)과 드레인단(11) 소오스 단(13)을 구비하여 문턱전압을 가지는 NMOS 트랜지스터(15)와. 게이트 전극(18), 소오스 단(16), 드레인 단(17)을 구비하여 문턱전압을 가지는 PMOS트랜지스터(L9)와, 상기 NMOS 트랜지스터(IS)의 게이트 전극(12)과 접지단 사이를 스위칭하는 제1 스위칭 소자(1)와, 입력단과 상기 게이트 전극(12)사이를 스위칭하는 제2 스위칭 소자와, 상기 NMOS 트랜지스터(IS)의 소오스 단(13)과 출력단 사이를 스위칭하는 제3 스위칭 소자(3)와, 상기 PMOS 트랜지스터(19)의 소오스단(16)과 출력단 사이를 스위칭하는 제4 스위칭 소자(4)와, 상기 PMOS트랜지스터(19)의 게이트 전극(18)과 입력단 사이를 스위칭하는 제5 스위칭소자(5)와, 상기 PMOS 트랜지스터(19)의 게이트 전극(18)과 정전압단(Vdd)사이를 스위칭하는 제6 스위칭 소자(6)로 구성된다. 여기서, NMOS 트랜지스터(15)의 드레인단(11)은 정전압(Vdd)이 인가된다.
이와 같은 종래의 NMOS와 PMOS 트랜지스터로 구성된 회로의 동작도제1도와 마찬가지로 문턱전압이 불균일하거나 변화하면 출력전압은 문턱전압의 변화량 만큼 변화하게 된다. 즉, 문턱전압의 불균일성 및 변화가 출력의 왜곡을 가져온다.
종래의 모스 트랜지스터에 있어서는 다음과 같은 문제점이 있었다.
즉, 모든 모스 트랜지스터에는 온/오프가 구별되는 문턱전압이 존재하는데 이 문턱전압은 공정상의 여건 및 게이트 절연막의 재질과 두께, 채널 영역의 도핑농도에 따라 얼마든지 변화될 수 있다. 따라서 이와 같은 모스 트랜지스터를 이용하여 회로를 구성할 경우, 문턱 전압의 불균일성 및 변화로 인하여 회로가 오동작 하거나 출력의 왜곡이 일어날 수 있다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 문턱전압의 불균일성 및 변화를 보상할 수 있는 문턱전압 보상회로를 제공하는데 그 목적이 있다.
제1도는 종래의 드레인 공통 트랜지스터 회로도.
제2도는 종래의 NMOS와 PMOS로 구성된 트랜지스터 회로도.
제3도는 본 발명 제1 실시예의 반도체 소자의 문턱전압 보상 회로도
제4도는 본 발명 제1 실시예의 반도체 소자의 문턱전압 보상 회로도.
제5도는 본 발명 제1 실시예의 반도체 소자의 문턱전압 보상 회로도.
제6도는 본 발명 제1 실시예의 반도체 소자의 문턱전압 보상 회로도.
제7도는 본 발명 제1 실시예의 반도체 소자의 문턱전압 보상 회로도
제8도는 본 발명 제1 실시예의 반도체 소자의 문턱전압 보상 회로도.
제9(a)도, 제9(b)도, 제9(c)도는 본 발명에 따른 스위칭 소자 구성도.
제10(a)도 및 제10(b)도는 종래 구조와 본 발명의 출력 전압 비교도.
* 도면의 주요부분에 대한 부호의 설명
21, 22, 23, 41, 42, 43, 44, 45, 46, 58, 80, 85, 87, 89, 95, 97, 99 : 스위칭 소자
24, 50, 84 : NMOS 트랜지스터
25, 26, 47, 48, 49, 70, 86, 88, 96, 98 : 커패시터
27, 51, 55, 82, 93 : 드레인단
28, 52, 56, 81, 91 : 게이트 전극
29, 53, 57, 83, 92 : 소오스단
34, 54, 94 : PMOS트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명의 트랜지스터 문턱전압 보상회로는 문턱전압을 갖는 트랜지스터와, 상기 트랜지스터의 게이트 전극과 드레인단 사이를 스위칭하는 제1 스위칭 소자와, 상기 트랜지스터의 게이트 전극과 제1 스위칭 소자의 접점에 제1 전극이 연결되어 상기 트랜지스터의 문턱전압을 인식 및 저장하는 제1 커패시터와, 상기 제1 커패시터의 제2 전극과 상기 트랜지스터의 소오스 단사이를 스위칭하는 제2 스위칭 소자와, 상기 제 커패시터의 제2 전극에 입력 전압을 스위칭하는 제3 스위칭 소자를 포함하여 구성됨에 그 특징이 있다.
상기와 같은 본 발명의 문턱전압 보상회로를 첨부한 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제3도는 본 발명 제1 실시예의 반도체 소자의 문턱전압 보상 회로도이고, 제4도는 본 발명 제2 실시예의 반도체 소자의 문턱전압 보상회로이며, 제5도는 본 발명 제3 실시예의 반도체 소자의 문턱전압 보상 회로이며, 제6도는 본 발명 제4 실시예의 반도체 소자의 문턱전압 보상 회로도이며, 제7도는 본 발명 제5실시예의 반도체 소자의 문턱 전압 보상 회로도이고, 제8도는 본 발명 제6실시예의 반도체 소자의 문턱 전압 보상 회로도이며, 제9도는 본 발명에 따른 스위칭 소자 구성도이다.
먼저, 본 발명 제1 실시예의 반도체 소자의 문턱전압 보상 회로의 구성은, 제3도와 같이, 게이트 전극(28), 소오스 단(29) 및 드레인 단(27)을 구비하고 문턱 전압을 갖는 HMOS 트랜지스터(24)와, 상기 NMOS 트랜지스터(24)의 게이트 전극(28)과 NMOS 트랜지스터(24)의 드레인단(27) 사이를 스위칭하는 제1 스위칭 소자(21)와, 상기 NMOS 트랜지스터(24)의 게이트 전극(28)과 제1 스위칭 소자(21)의 접점에 애노드가 연결되어 상기 NMOS 트랜지스터(24)의 문턱전압을 인식 및 저장하는 제1 커패시터(25)와, 상기 제1 커패시터(25)의 캐소오드 전극과 상기 NMOS 트랜지스터(24)의 소오스 단(29) 사이를 스위칭하는 제2 스위칭 소자와, 상기 NMOS 트랜지스터(24)의 소오스단(29)과 접지단 사이에 연결되어 소오스 단(29)의 전류를 저장하는 제2 커패시터(26)와, 상기 제1 커패시터(25)의 캐소오드 전극에 입력전압을 스위칭하는 제3 스위칭 소자(22)를 포함하여 구성된다.
이와 같은 본 발명 제1 실시예의 문턱 전압 보상 회로의 동작은 다음과 같다.
먼저, 제1, 제2 스위칭 소자(21,23)을 “온” 하고, 제3 스위칭 소자(22)를 “오프”하면, NMOS 트랜지스터(24)의 드레인 단(27)과 게이트 전극(28)은 같은 전위를 형성한다. 이 때, NMOS 트랜지시터(24)의 게이트 전극(27)과 소오스 단(29)에는 문턱 전압 이상의 전압이 걸리고 NMOS 트랜지스터(24)는 “온” 상태가 된다.
상기 MMOS 트랜지스터(24)가 “온” 상태가 되면, 드레인 단(27)과 소오스단(29)사이에 전류가 흐르고 제2 커패시터(26)에 전하가 축적되면서 소오스단(29)의 전위는 상승한다.
소오스 단(29)의 전위가 게이트 전극(28) 전위와 문턱전압의 차에 이르면 NMOS 트랜지스터(24)는 “오프”되고 전류는 더 이상 흐르지 않는다. 이때, 제1 커패시터(25)에는 NMOS 트랜지스터(24)의 문턱전압이 인식 및 저장되게 된다.
제1, 제2 스위칭 소자(21, 23)를 “오프”하고 제3 스위칭 소자(22)를 닫으면 입력 전압이 제1 커패시터(25)의 캐소우드 전극에 인가된다. 따라서 상기 제1 커패시터(25)에는 MMOS 트랜지스터(24)의 문턱전압이 저장되어 있으므로 NMOS 트랜지스터(24)의 게이트 전극(28)에는 입력 전압과 NMOS 트랜지스터(24)의 문턱전압합의 전위가 나타난다.
그러면 NMOS 트랜지스터(24)의 게이트 전극(28)과 소오스단(29) 사이에 다시 문턱전압 이상의 전압이 걸리므로 NMOS 트랜지스터(24)가 “온”되어 소오스 단(29)의 최종 전위는 게이트 전극(28)의 전위에서 문턱전압을 뺀 값, 즉 입력 전압이 된다. 위와 같은 작용에 따라 소오스단(29) 즉, 출력 전압은 문턱 전압의 크기에 상관 없이 입력 전압이 된다.
즉, 상기 NMOS 트랜지스터의 문턱전압이 공정 조건에 따라 변화하더랴도 입력 전압과 출력 전압은 동일하게 된다.
한편, 본 발명 제2 실시예의 문턱전압 보상회로는 제4도와 같다.
즉, 제4도와 같이, 게이트 전극(28), 소오스 단(29) 및 드레인 단(27)을 구비하고 문턱전압을 갖는 PMOS 트랜지스터(34)와 상기 PMOS 트랜지스터(34)의 게이트 전극(28)과 P7OS 트랜지스터(34)의 드레인 단(27) 사이를 스위칭하는 제1 스위칭 소자(21)와, 상기 PMOS 트랜지스터(34)의 게이트 전극(28)과 제1 스위칭 소자(21)의 접점에 애노드가 연결되어 상기 PMOS 트랜지스터(34)의 문턱 전압을 인식 및 저장하는 제1 커패시터(25)와, 상기 제1 커패시터(25)의 캐소오드 전극과 상기 PMOS 트랜지스터(34)의 소오스 단(29) 사이를 스위칭하는 제2 스위칭 소자(23)와, 상기 PMOS 트랜지스터(34)의 소오스 단(29)과 정전암단(Vdd) 사이에 연결되어 소오스 단(29)의 전류를 저장하는 제2 커패시터(26)와, 상기 제1 커패시터(27)의 캐소오드 전극에 입력 전압을 스위칭하는 제3 스위칭 소자(22)를 포함하여 구성된다.
이와 같은 본 발명 제2 실시예의 문턱 전압 보상 회로의 동작은 본 발명 제1 실시예의 문턱 전압 보상 회로와 같다.
또 한편, 본 발명 제3 실시예의 문턱 전압 보상 회로의 구성은 제5도와 같다.
본 발명 제3 실시예의 문턱전압 보상 회로는 본 발명 제1 실시예의 문턱전압 보상 회로와 본 발명 제2 실시예의 문턱 전압 보상 회로를 직력로 연결한 구조이다.
즉, 게이트 전극(52), 소오스 단(53) 및 드레인 단(51)을 구비하고 문턱전압을 갖는 NMOS 트랜지스터(50)와, 상기 NMOS 트랜지스터(50)의 게이트 전극(52)과 NMOS 트랜지스터(50)의 드레인 단(51) 사이를 스위칭하는 제1 스위칭 소자(41)와, 상기 NMOS 트랜지스터(50)의 게이트 전극(52)과 제1 스위칭 소자(41)의 접점에 애노드가 연결되어 상기 NMOS 트랜지스터(50)의 문턱 전압을 인식 및 저장하는 제1 커패시터(47)와, 상기 제1 커패시터(47)의 캐소오드 전극과 상기 NMOS트랜지스터(50)의 소오스 단(53) 사이를 스위칭하는 제2 스위칭 소자(43)와, 상기 제1 커패시터(47)의 캐소오드 전극에 입력 전압을 스위칭하는 제3 스위칭 소자(42)와, 게이트 전극(56), 소오스 단(57) 및 드레인 단(55)을 구비하고 문턱전압을 갖는 PMOS 트랜지스터(54)와. 상기 PMOS 트랜지스터(54)의 게이트 전극(56)과 PMOS 트랜지스터(54)의 드레인 단(55) 사이를 스위칭하는 제4 스위칭 소자(44)와, 상기 PMOS 트랜지스터(54)의 게이트 전극(56)과 제4 스뤼칭 소자(44)의 접점에 애노드가 연결되어 상기 PMOS 트랜지스터(54)의 문턱 전압을 인식 및 저장하는 제2 커패시터(48)와, 상기 제2 커패시터(48)의 캐소오드 전극과 상기 PMOS 트'랜지스터(54)의 소오스 단(57) 사이를 스위칭하는 제5 스위칭 소자(46)와,상기 PMOS 트랜지스터(54)의 소오스 단(57)과 상기 NMOS 트랜지스터(50)의 소오스 단(57, 53)의 전류를 저장하는 제3 커패시터(49)와, 상기 제2 커패시터(48)의 캐소오드 전극에 입력 전압을 스위칭하는 제6 스위칭 소자(45)와, 상기 제3 커패시터(49)의 양단을 스위칭하여 출력단으로 이용하는 제7 스위칭 소자(58)을 포함하여 구성된다.
이와 같이 구성되는 본 발명 제3 실시예의 문턱 전압 보상 회로의 동작은 다음과 같다.
먼저 제1, 제2 , 제4, 제5 스위칭 소자(41, 43, 44, 46)를 “온”하고, 제3 , 제6, 제7 스위칭 소자(42, 45, 58)를 “오프”하면 제1 커패시터(47)에는 NMOS 트랜지스터의 문턱전압이 인식 및 저장되고 제2 커패시터(48)에는 PMOS 트랜지스터(54)의 문턱전압이 인식 및 저장된다.
그리고, 다시 제1, 제2 , 제4, 제5 스위칭 소자(41, 43, 신, 46)를 “오프”하고, 제3 , 제6, 제7 스위칭 소자(42, 45, 58)를 “온” 하면 입력 전압이 출력 전압으로 나타난다.
이 때, 입력 전압이 상승하면 NMOS 트랜지스터(50)가 “온”되고 PMOS 트랜지스터(54)가 “오프”되어 출력 전압이 상승한다. 반대로 입력 전압이 하강하면 NMOS 트랜지스터가 오프되고 트랜지스터가 온 되오 출력 전압이 하강한다.
이와 같은 작용으로 문턱전압의 변화에 판계없이 출력 전압으 상승과 하강이 자유롭고 정적 전류가 존재하지 않는 아날로그 증폭기 구성이 가능하다.
또한, 본 발명 제4 실시예의 문턱 전압 보상 회로는 제6도와 같다.
본 발명 제4 실시예의 문턱 전압 보상 회로는 본 발명 제1 실시예의 문턱전압 보상 회로와 본 발명 제2 실시예의 문턱전압 보상 회로를 병렬로 연결한 구조이다.
즉, 게이트 전극, 소오스 단 및 드레인 판을 구비하고 문턱 전압을 갖는 트랜지스터와, 상기 트랜지스터의 게이트 전극과 트랜지스터의 드레인 단 사이를 스위칭 하는 제1 스위칭 소자와, 상기 트랜지스터의 게이트 전극과 제1 스위칭 수단의 접점에 에노드가 연결되어 상기 트랜지스터의 문턱 전압을 인식 및 저장하는 제4 커패시터와, 상기 제1 커패시터의 캐소오드 전극과 상기 트랜지스터의 소오스 단 사이를 스위칭하는 제2 스위칭 소자와, 상기 제1 커패시터의 캐소오드 전극에 입력 전압을 스위칭하는 제3 스위칭 소자와, 게이트 전극, 소오스 단 및 드레인 단을 구비하고 문턱 전압을 갖는 트랜지스터와 상기 트랜지스터의 게이트 전극과 트랜지스터의 드레인 단 사이를 스위칭하는 제4 스위칭 소자와, 상기 트랜지스터의 게이트 전극과 제4 스위칭 소자의 접점에 애노드가 연결되어 상기 트랜지터의 문턱 전압을 인식 및 저장하는 제2 커패시터와, 상기 제2 커패시터의 캐소오드 전극과 상기 트랜지스터의 소오스 단 사이를 스위칭하는 제5 스위칭 소자와, 상기 트랜지스터의 소오스 단과 접지단 사이에 연결되어 상기 트랜지스터의 소오스단의 전류를 저장하는 제3 커패시터와, 상기 트랜지스터의 소오스 단과 정전압단 사이에 연결되어 트랜지스터의 소오스 단의 전류를 저장하는 제4 커패시터와, 상기 제2 커패시터의 캐소오드 전극에 입력 전압을 스위칭하는 제6스위칭 소자와, 상기 트랜지스터의 소오스 단과 출력단 사이를 스위칭하는 제8 스위칭 소자를 포함하여 구성된다.
이와 같은 본 발명 제4 의 실시예의 동작은 다음과 같다.
즉, 본 발명 제1 실시예와 같은 문턱 전압 보상 회로와 제2 실시예와 같은 문턱 전압 보상 회로를 교대로 동작시켜 출력 파형을 생성하는 것으로, 본 발명 제1, 제2 실시예와 거의 같고 다른 점은 제7, 제8 스위칭 소자가 교대로 온/오프되어 제1 실시예와 같은 문턱 전압 보상 회로와 제2 실시예와 같은 문턱 전압 보상 회로의 출력을 출력단에 전달하는 점이다. 이러한 본 발명 제4 실시예의 문턱전압 보상 회로는 입력 신호가 주기적으로 상숭과 하강을 반복하는 파형일때 적합하다.
한편, 본 발명 제5실시예의 반도체 소자와 문턱 전압 보상 회로는 제7도와 같다.
본 발명 제5 실시예의 문턱전압 보상 회로는 게이트 전극, 소오스 단 및 드레인 단을 구비하고 문턱 전압을 갖는 트랜지스터와, 상기 트랜지스터의 게이트 전극과 제1 입력전압단을 스위칭하는 제1 스위칭 소자와, 상시 트랜지스터의 게이트 전극과 제1 스위칭 소자의 접점에 애노드가 연결되어 상기 트랜지스터의 문턱 전압을 인식하여 저장하는 제1 커패시터와, 상기 제1 커패시터의 캐소오드 전극과 상기 트랜지스터의 소오스 단 사이를 스위칭하는 제2 TM위칭 소자와, 상기 트랜지스터의 소오스 단과 접지단 사이에 연결되어 소오스 단의 전류를 저장하는 제2 커패시터와, 상기 제1 트랜지스터의 캐소오드 전극에 제2 입력 전압을 스위칭하는 제3 스위칭 소자를 포함하여 구성된다.
이와 같은 본 벌명 제5 실시예의 문턱 전압 보상 회로의 동작은 본 발명 제1 실시예의 문턱 전압 보상 회로와 같다.
또 한편, 본 발명 제6 실시예의 문턱 전압 보상 회로는 제8도와 같다.
본 발명 제6 실시예의 문턱전압 보상 회로는 게이트 전, 소오스 단 및 드레인 단을 구비하고 문턱 전압을 갖는 PMOS 트랜지스터(94)와, 상기 PMOS 트랜지스터(94)의 게이트 전극(91)과 제1 입력전압단 사이를 스위칭하는 제1 스위칭 소자(95)와, 상기 PMOS 트랜지스터(94)의 게이트 전극(91)과 제1 스위칭 소자(95)의 접점에 애노드가 연결되어 상기 PMOS 트랜지스터(94)의 문턱 전압을 인식하여 저장하는 제1 커패시터(96)와, 상기 제1 커패시터(96)의 캐소오드 전극과 상기 PMOS 트랜지스터(94)의 소오스 단(92) 사이를 스위칭하는 제2 스위칭소자(97)와, 상기 PMOS 트랜지스터(94)의 소오스 단(92)과 정전압단(VDD)사이에 연결되어 소오스 단(92)의 전류를 저장하는 제2 커패시터(98)와, 상기 제1 커패시터(96)의 캐소오드 전극에 제2 입력전압을 스위칭하는 제3 스위칭 소자(99)를 포함하여 구성된다.
이와 같이 구성된 본 발명 제6 실시예의 문턱 전압 보상회로의 동작은 본 발명 제2 실시예의 동작과 같다.
상기 본 발명 제1, 제2 , 제3 , 제4, 제5, 제6 실시예의 문턱 전압 보상회로에서 상기 각 스위칭 소자는 제9(a)도와 같이 NMOS 트랜지스터, 제9(b)도와 같은 PMOS 트랜지스터 및 제9(c)도와 같은 전송 게이트 등으로 구성될 수 있다.
이와 같은 문턱 전압 보상 회로에서 실제 회로로 구현하였을 경우 각 스위칭소자들이 이상적(ideal)이지 않고 기생 커패시턴스(parasitic capatance)가 존재하므로 문턱전압이 변화할 경우 약간의 왜곡은 존재한다.
가장 중요한 원인으로는 스위칭 소자와 온/오프시 생기는 전하 주입(charge injection)에 의한 영향과 게이트 소오스 사이에 기생 커패시턴스와 입력 커패시턴스(input capatance)의 커플링(coupling)에 의한 영향을 고럭할 수 있다.
실험(simulation) 결과 입력 커패시턴스의 값이 커질수록 왜곡의 폭아 줄어드는 경향이 있다.
문턱 전압이 2V에서 7V까지 5V가 변하도록 실험했을 때 왜곡 결과를 다음 표에 나타내었다
또한, 문턱전압이 같은 소자내에서도 바디(body)의 바이어스(bias)상태에 따라 약간 변화할 수 있다. 이런 현상은 입력 전압 간격에 비해 출력전압 간격이 약간 축소됨으로써 나타난다. 이러한 왜곡율도 입력 커패시턴스의 크기에 따라 약간의 변동이 있는 것으로 실험 결과 나타난다. 이 현상은 원하는 출력 범위에 비해입력 전압의 범위를 일정 비율만큼 증가시켜 해결할 수 있다.
입력 커패시턴스의 크기에 따른 왜곡율은 다음과 같다.
제10도는 문턱 전압이 변할때 종래 구조와 몬 발명의 출력 파형을 실험한 결과이다.
실험은 문턱전압이 2V에서 6V까지 변화시키면서 HSPICE로 실험하였다.
제10(a)도를 살펴보면, 제2도와 같이 종래의 구조에서 문턱 전압의 변화량이 그대로 출력에 나타난다. 반면, 제10(b)도를 살펴보면, 본 발명 제4 실시예에서는 종래 구조의 10% 이내로 출력의 변화량이 줄어드는 것을 알 수 있다.
이상에서 설명한 바와 같은 본 발명의 반도체 소자 문턱 전압 보상 회로에 있어서는 다음과 같은 효과가 있다.
전술한 바와 같이 본 발명의 문턱 전압 보상 회로는 트랜지스터의 문턱전압을 인식하여 커패시터에 저장하고 이를 입력과 직렬로 연결하여 보상함으로써 문턱 전압 불균일성 및 변화의 영향을 제거하고 문턱 전압에 의한 전압 강하를 제거할 수 있다.

Claims (11)

  1. 문턱 전압을 갖는 트랜지스터; 상기 트랜지스터의 게이트 전극과 드레인 단 사이를 스위칭하는 제1 스위칭 소자; 상기 트랜지스터의 게이트 전극과 제1 스위칭 소자의 접점에 제1 전극이 연결되어 상기 트랜지스터의 문턱 전압을 저장하는 제1 커패시터; 상기 제1 커패시터의 제2 전극과 상기 트랜지스터의 소오스 단 사이를 스위칭하는 제2 스위칭 소자; 상기 제1 커패시터의 제2 전극에 입력 전압을 스위칭하는 제3 스위칭 소자; 및 상기 트랜지스터의 소오스 단과 접지단 사이에 연결되어 상기 소오스 단의 전류를 저장하는 제2 커패시터를 포함하며, 상기 제1 커패시터는 상기 트랜지스터의 문턱전압을 인식하여 상기 문턱전압의 크기를 보상함을 특징으로 하는 문턱전압 보상 회로.
  2. 제1항에 있어서, 상기 트랜지스터는 NMOS트랜지스터로 구성됨을 특징으로 하는 문턱전압 보상회로.
  3. 제1항에 있어서, 상기 트랜지스터는 PMOS트랜지스터로 구성됨을 특징으로 하는 문턱전압 보상회로.
  4. 제1항에 있어서, 상기 각 스위칭 소자는 NMOS 트랜지스터로 구성됨을 특징으로 하는 문턱 전압 보상회로.
  5. 제1항에 있어서, 상기 각 스위칭 소자는 PMOS 트랜지스터로 구성됨을 특징으로 하는 문턱 전압 보상회로.
  6. 제1항에 있어서, 상기 각 스위칭 소자는 전송 게이트로 구성됨을 특징으로 하는 문턱전압 보상회로.
  7. 문턱전압을 갖는 트랜지스터; 상기 트랜지스터의 게이트 전극과 드레인 단 사이를 스위칭하는 제1 스위칭 소자; 상기 트랜지스터의 게이트 전극과 상기 제1 스위칭 소자의 접점에 제1 전극이 연결되는 제1 커패시터; 상기 제1 커패시터의 제2 전극과 상기 트랜지스터의 소오스 단 사이를 스위칭하는 제2 스위칭 소자; 상기 제1 커패시터의 캐소오드 전극에 입력 전압을 스위칭하는 제3 스위칭 소자; 문턱 전압을 갖는 트랜지스터: 상기 트랜지스터의 게이트 전극과 제4 스위칭 소자의 접점에 제1 전극이 연결되는 제2 커패시터; 상기 제2 커패시터의 제2 전극과 상기 트랜지스터의 소오스단 사이를 스위칭하는 제5 스위칭 소자; 상기 트랜지스터의 소오스 단과 상기 트랜지스터의 소오스 단 사이에 연결되는 제3 커패시터; 상기 제2 커패시터의 캐소으드 전극에 입력 전압을 스위칭하는 제6 스위칭 소자; 상기 제3 커패시터 양단을 스위칭하여 출력단으로 이용하는 제7 스위칭 소자를 포함하여 구성됨을 특징으로 하는 문턱전압 보상회로.
  8. 문턱 전압을 갖는 NMOS 트랜지스터; 상기 NMOS 트랜지스터의 게이트 전극과 드레인 단 사이를 스위칭하는 제1 스위칭 소자; 상기 NMOS 트랜지스터의 게이트 전극과 상기 제1 스위칭 소자의 접점에 제1 전극이 연결되는 제1 커패시터; 상기 제1 커패시터의 제2 전극과 상기 NMOS 트랜지스터의 소으스 단 사이를 스위칭하는 제2 스위칭 소자; 상기 제1 커패시터의 제2 전극에 입력 전압을 스위칭하는 제3 스위칭 소자; 문턱전압을 갖는 PMOS 트랜지스터; 상기 PMOS 트랜지스터의 게이트 전극과 드레인 단 사이를 스위칭하는 제4 스위칭 소자; 상기 PMOS 트랜지스터의 게이트 전극과 제4 스위칭 소자의 접점네 제1 전극이 연결되는 제2 커패시터; 상기 제2 커패시터의 제2 전극과 상기 PMOS 트랜지스터의 소오스 단 사이를 스위칭하는 제5 스위칭 소자; 상기 PMOS 트랜지스터의 소오스 단과 접지단 사이에 연결되는 제3 커패시터; 상기 PMOS 트랜지스터의 소오스 단과 정전압단 사이에 연결되는 제4 커패시터; 상기 제2 커패시터의 제2 전극에 입력 전압을 스위칭하는 제6 스위칭 소자; 상기 NMOS 트랜지스터의 소오스 단과 출력단 사이를 스위칭하는 제7 스위칭 소자; 상기 PMOS 트랜지스터의 소오스 단과 출력단 사이를 스위칭하는 제8 스위칭 소자를 포함하여 구성됨을 특징으로 하는 문턱전압 보상회로.
  9. 문턱전압을 갖는 트랜지스터; 상기 트랜지스터의 게이트 전극과 제1 입력 전압단 사이를 스위칭하는 제1 스위칭 소자; 상기 트랜지스터의 게이트 전극과 제1 스위칭 소자의 접점에 제1 전극이 연결되어 상기 트랜지스터의 문턱 전압을 인식하여 저장하는 제1 커패시터; 상기 제1 커패시터의 제2 전극과 상기 트랜지스터의 소오스 단 사이를 스위칭하는 제2 스위칭 소자; 상기 제1 커패시터의 제2 전극에 제2 입력 전압을 스위칭하는 제3 스위칭 소자를 포함하여 구성됨을 특징으로 하는 문턱전압 보상회로.
  10. 제9항에 있어서, 상기 트랜지스터는 NMOS 트랜지스터임을 특징으로 하는 문턱전압 보상회로.
  11. 제9항에 있어서, 상기 트랜지스터는 PMOS 트랜지스터임을 특징으로 하는 문턱전압 보상회로.
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