JPH0581881A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0581881A JPH0581881A JP3269991A JP26999191A JPH0581881A JP H0581881 A JPH0581881 A JP H0581881A JP 3269991 A JP3269991 A JP 3269991A JP 26999191 A JP26999191 A JP 26999191A JP H0581881 A JPH0581881 A JP H0581881A
- Authority
- JP
- Japan
- Prior art keywords
- high voltage
- circuit
- pulse width
- erasing
- memory transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 EEPROMにおいて、多数回書き換えを行
った後にもメモリトランジスタのしきい値の十分なシフ
ト量を得る。 【構成】 メモリトランジスタの消去/プログラム回数
を記憶する消去/プログラム回数記憶回路29を設け、
ある所定回数書き換えを行った後には、高電圧パルスの
パルス幅を決めている発振器15を今までのものよりも
長い周期をもった発振器28に切り換えてパルスを発生
するようにする。
った後にもメモリトランジスタのしきい値の十分なシフ
ト量を得る。 【構成】 メモリトランジスタの消去/プログラム回数
を記憶する消去/プログラム回数記憶回路29を設け、
ある所定回数書き換えを行った後には、高電圧パルスの
パルス幅を決めている発振器15を今までのものよりも
長い周期をもった発振器28に切り換えてパルスを発生
するようにする。
Description
【0001】
【産業上の利用分野】この発明は半導体記憶装置、特に
電気的に消去・書き込み可能な不揮発性半導体記憶装置
(以下、EEPROMと称す)に関するものである。
電気的に消去・書き込み可能な不揮発性半導体記憶装置
(以下、EEPROMと称す)に関するものである。
【0002】
【従来の技術】図2は従来の半導体記憶装置(EEPR
OM)のメモリセルの断面図を示し、図3はプログラム
用高電圧発生回路を示し、また図5はそのタイマ回路の
構成を示す図であり、さらに図5はタイマ回路に使われ
ている分周器の具体的回路図を示す。図2において、6
は基板であり、その表面にはN+ ドレイン拡散領域4及
びN- ソース拡散領域5が形成されている。また基板6
上方にはトンネル酸化膜3を介してフローティングゲー
ト2が形成され、さらにその上には図示しない酸化膜を
介してコントロールゲート1が設けられている。
OM)のメモリセルの断面図を示し、図3はプログラム
用高電圧発生回路を示し、また図5はそのタイマ回路の
構成を示す図であり、さらに図5はタイマ回路に使われ
ている分周器の具体的回路図を示す。図2において、6
は基板であり、その表面にはN+ ドレイン拡散領域4及
びN- ソース拡散領域5が形成されている。また基板6
上方にはトンネル酸化膜3を介してフローティングゲー
ト2が形成され、さらにその上には図示しない酸化膜を
介してコントロールゲート1が設けられている。
【0003】また図3において、7は源発振器であり、
該回路の動作タイミングの基本となるクロックを生成す
る。また13は高電圧を発生させるチャージポンプであ
り、14はチャージポンプ13から発生された高圧出力
を分圧する分圧器である。11は分圧器14で分圧され
た電位とノードAの電位とを比較するコンパレータであ
り、該コンパレータ出力でもってチャージポンプ13を
駆動するドライバ12が制御される。またスイッチドキ
ャパシタ回路8は前記ノードAの電圧をそのRC時定数
で決まる基準電圧まで立ち上げる回路である。10はタ
イマ回路であり、出力される高電圧のパルス幅を決定す
る役割を果たし、9はそのタイミングを制御するNチャ
ネルトランジスタである。
該回路の動作タイミングの基本となるクロックを生成す
る。また13は高電圧を発生させるチャージポンプであ
り、14はチャージポンプ13から発生された高圧出力
を分圧する分圧器である。11は分圧器14で分圧され
た電位とノードAの電位とを比較するコンパレータであ
り、該コンパレータ出力でもってチャージポンプ13を
駆動するドライバ12が制御される。またスイッチドキ
ャパシタ回路8は前記ノードAの電圧をそのRC時定数
で決まる基準電圧まで立ち上げる回路である。10はタ
イマ回路であり、出力される高電圧のパルス幅を決定す
る役割を果たし、9はそのタイミングを制御するNチャ
ネルトランジスタである。
【0004】また図4において、15は図3の源発振器
7とは周波数の異なる源発振器であり、該発振器15の
後段には分周器16,17,18が接続されている。さ
らに図5において、19,20はインバータ、21,2
2,23,24はトランスファゲートトランジスタ、2
5,26はNAND回路、27はリセット信号を示す。
7とは周波数の異なる源発振器であり、該発振器15の
後段には分周器16,17,18が接続されている。さ
らに図5において、19,20はインバータ、21,2
2,23,24はトランスファゲートトランジスタ、2
5,26はNAND回路、27はリセット信号を示す。
【0005】次に動作について説明する。フローティン
グゲート型EEPROMではフローティングゲート2と
N+ ドレイン拡散層5の重なり部分の一部の酸化膜が薄
く形成されており、この部分の酸化膜はトンネル酸化膜
と呼ばれている。このトンネル酸化膜3を通してフロー
ティングゲート2に電子を注入したり、除去したりする
ことにより、メモリトランジスタのしきい値を変化さ
せ、“0”/“1”を記憶させている。
グゲート型EEPROMではフローティングゲート2と
N+ ドレイン拡散層5の重なり部分の一部の酸化膜が薄
く形成されており、この部分の酸化膜はトンネル酸化膜
と呼ばれている。このトンネル酸化膜3を通してフロー
ティングゲート2に電子を注入したり、除去したりする
ことにより、メモリトランジスタのしきい値を変化さ
せ、“0”/“1”を記憶させている。
【0006】すなわちフローティングゲート型EEPR
OMにおいて消去とは、フローティングゲート2に電子
を注入することであり、コントロールゲート1に高電圧
(VPP)を印加し、ドレイン5,ソース4をGNDにす
ることにより行われ、メモリトランジスタのしきい値を
高い側にシフトさせて情報“1”を記憶することをい
う。
OMにおいて消去とは、フローティングゲート2に電子
を注入することであり、コントロールゲート1に高電圧
(VPP)を印加し、ドレイン5,ソース4をGNDにす
ることにより行われ、メモリトランジスタのしきい値を
高い側にシフトさせて情報“1”を記憶することをい
う。
【0007】またプログラムとは、フローティングゲー
ト2から電子を除去することであり、ドレイン5に高電
圧(VPP)を印加し、コントロールゲート1をGND
に、ソース4をオープンにすることにより行われ、メモ
リトランジスタのしきい値を低い側にシフトさせて情報
“0”を記憶することをいう。
ト2から電子を除去することであり、ドレイン5に高電
圧(VPP)を印加し、コントロールゲート1をGND
に、ソース4をオープンにすることにより行われ、メモ
リトランジスタのしきい値を低い側にシフトさせて情報
“0”を記憶することをいう。
【0008】ここで、消去/プログラム時に印加する高
電圧(VPP)はチャージポンプ13で作られるが、トン
ネル酸化膜3に過度な電界が印加されないように立上り
をなまらせている。即ちチャージポンプ13で生成され
た高電圧VPPは分圧器14にて分圧され、それをノード
Aに現れるスイッチドキャパシタ8の出力信号とコンパ
レータ11で比較し、その結果をドライバ12を介して
チャージポンプ13にフィードバックしている。つま
り、スイッチドキャパシタ8の容量と抵抗からなるRC
で立上り時定数は決定される。
電圧(VPP)はチャージポンプ13で作られるが、トン
ネル酸化膜3に過度な電界が印加されないように立上り
をなまらせている。即ちチャージポンプ13で生成され
た高電圧VPPは分圧器14にて分圧され、それをノード
Aに現れるスイッチドキャパシタ8の出力信号とコンパ
レータ11で比較し、その結果をドライバ12を介して
チャージポンプ13にフィードバックしている。つま
り、スイッチドキャパシタ8の容量と抵抗からなるRC
で立上り時定数は決定される。
【0009】また、パルス幅はタイマ回路10の出力が
“L”レベルでトランジスタ9がオフする時のみ有効と
なるようになっている。そして、タイマ回路10の出力
は源発振器15で発生した基本クロックを分周器16,
17,18で大きくすることで得られたものであり、例
えば、源発振器15の周期が1μsとすると、分周器1
6の出力U1,反転U1の周期は2μs、分周器17の
出力U2,反転U2の周期は4μsとなり、分周器をn
段重ねることにより所望の周期が得られる。
“L”レベルでトランジスタ9がオフする時のみ有効と
なるようになっている。そして、タイマ回路10の出力
は源発振器15で発生した基本クロックを分周器16,
17,18で大きくすることで得られたものであり、例
えば、源発振器15の周期が1μsとすると、分周器1
6の出力U1,反転U1の周期は2μs、分周器17の
出力U2,反転U2の周期は4μsとなり、分周器をn
段重ねることにより所望の周期が得られる。
【0010】上記分周器16〜18の具体的な回路は図
5に示す通りであり、リセット信号27が“H”レベル
になり、基本クロック反転U0が“L”レベルから
“H”レベルになる度に反転U1は変化する。しかし逆
に“H”レベルから“L”レベルに変化しても反転U1
は変化しない。よって周期は2倍になる。
5に示す通りであり、リセット信号27が“H”レベル
になり、基本クロック反転U0が“L”レベルから
“H”レベルになる度に反転U1は変化する。しかし逆
に“H”レベルから“L”レベルに変化しても反転U1
は変化しない。よって周期は2倍になる。
【0011】
【発明が解決しようとする課題】従来の半導体記憶装置
(EEPROM)は以上のように構成されていたので、
消去/プログラム時にメモリセルのコントロールゲート
に印加される高電圧パルスの幅はチップ内部にて予め所
定の値に決められており、消去/プログラムを繰り返し
行い、トンネル酸化膜のダメージが累積してメモリトラ
ンジスタのしきい値の振幅が狭くなっても同じ高電圧パ
ルスで消去/プログラムを行わなければならず、メモリ
トランジスタのしきい値が十分シフトせず、ひいては消
去/プログラム不良を招くなどの問題点があった。
(EEPROM)は以上のように構成されていたので、
消去/プログラム時にメモリセルのコントロールゲート
に印加される高電圧パルスの幅はチップ内部にて予め所
定の値に決められており、消去/プログラムを繰り返し
行い、トンネル酸化膜のダメージが累積してメモリトラ
ンジスタのしきい値の振幅が狭くなっても同じ高電圧パ
ルスで消去/プログラムを行わなければならず、メモリ
トランジスタのしきい値が十分シフトせず、ひいては消
去/プログラム不良を招くなどの問題点があった。
【0012】この発明は上記のような問題点を解消する
ためになされたものであり、消去/プログラムの実施回
数に係わらず常に一定の量でしきい値がシフトする半導
体記憶装置を得ることを目的とする。
ためになされたものであり、消去/プログラムの実施回
数に係わらず常に一定の量でしきい値がシフトする半導
体記憶装置を得ることを目的とする。
【0013】
【課題を解決するための手段】この発明に係る半導体記
憶装置(EEPROM)は、メモリトランジスタの書き
換え回数を計数し、所定の計数を超えた後に、高電圧の
パルス幅を大きい値に変更する高電圧パルス幅変更手段
を備えたものである。
憶装置(EEPROM)は、メモリトランジスタの書き
換え回数を計数し、所定の計数を超えた後に、高電圧の
パルス幅を大きい値に変更する高電圧パルス幅変更手段
を備えたものである。
【0014】
【作用】この発明においては、メモリトランジスタの消
去/プログラムの回数により高電圧のパルス幅を変更
し、消去/プログラムの回数が多くなるにつれてパルス
幅が大きくなるようにしたから、メモリトランジスタの
トンネル酸化膜が劣化しても、十分にフローティングゲ
ートのしきい値をシフトさせることができる。
去/プログラムの回数により高電圧のパルス幅を変更
し、消去/プログラムの回数が多くなるにつれてパルス
幅が大きくなるようにしたから、メモリトランジスタの
トンネル酸化膜が劣化しても、十分にフローティングゲ
ートのしきい値をシフトさせることができる。
【0015】
【実施例】以下、この発明の一実施例による半導体記憶
装置を図ついて説明する。図1は本実施例の一実施例に
よる半導体記憶装置のタイマ回路を示す図であり、図4
と同一符号は同一または相当部分を示し、28は源発振
器であり、その周期を源発振器15よりも長くしたもの
である。29は消去/プログラム回数記憶回路であり、
不揮発性メモリセルを記憶素子として複数有し、消去/
プログラムが1回行われるごとに1つ繰り上がるように
構成されている。
装置を図ついて説明する。図1は本実施例の一実施例に
よる半導体記憶装置のタイマ回路を示す図であり、図4
と同一符号は同一または相当部分を示し、28は源発振
器であり、その周期を源発振器15よりも長くしたもの
である。29は消去/プログラム回数記憶回路であり、
不揮発性メモリセルを記憶素子として複数有し、消去/
プログラムが1回行われるごとに1つ繰り上がるように
構成されている。
【0016】メモリトランジスタの基本的な動作は従来
と同様であるため、ここではその動作時のタイマ回路の
動作を主に説明する。消去/プログラム回数記憶回路2
9は、例えば、記憶素子を20個用有し、それぞれを2
進数の1桁目から20桁目までに対応させたものとする
と、220≒1000000まで数えられるようになって
おり、初期値として全メモリに“0”を記憶させてお
き、1回書き換えを行う毎に“1”が書き込まれてい
く。すると、下位から17桁目が“0”→“1”に変化
すると、約10万回の書き換えが完了したことになる。
と同様であるため、ここではその動作時のタイマ回路の
動作を主に説明する。消去/プログラム回数記憶回路2
9は、例えば、記憶素子を20個用有し、それぞれを2
進数の1桁目から20桁目までに対応させたものとする
と、220≒1000000まで数えられるようになって
おり、初期値として全メモリに“0”を記憶させてお
き、1回書き換えを行う毎に“1”が書き込まれてい
く。すると、下位から17桁目が“0”→“1”に変化
すると、約10万回の書き換えが完了したことになる。
【0017】この情報の変化を受けて、該消去/プログ
ラム回数記憶回路29により源発振器15に代えて、こ
れよりも周期の長い源発振器28から後段の分周器16
に出力が切り換えられる。これによりタイマ回路出力は
それまでの出力よりも長い出力(Lレベル)が得られ、
従ってパルス幅の広い高電圧パルスが得られるようにな
る。
ラム回数記憶回路29により源発振器15に代えて、こ
れよりも周期の長い源発振器28から後段の分周器16
に出力が切り換えられる。これによりタイマ回路出力は
それまでの出力よりも長い出力(Lレベル)が得られ、
従ってパルス幅の広い高電圧パルスが得られるようにな
る。
【0018】そしてこのようにして得られた幅の長い高
電圧パルスを、消去時に、メモリトランジスタのコント
ロールゲートに印加することにより、フローティングゲ
ートに十分な量の電子が注入され、メモリトランジスタ
は十分に高いしきい値にシフトされる。一方、プログラ
ム時には、幅の長い高電圧パルスがメモリトランジスタ
のドレインに印加され、これによりフローティングゲー
トの電子の引き抜きが十分に行われ、メモリトランジス
タは十分に低いしきい値にシフトされる。
電圧パルスを、消去時に、メモリトランジスタのコント
ロールゲートに印加することにより、フローティングゲ
ートに十分な量の電子が注入され、メモリトランジスタ
は十分に高いしきい値にシフトされる。一方、プログラ
ム時には、幅の長い高電圧パルスがメモリトランジスタ
のドレインに印加され、これによりフローティングゲー
トの電子の引き抜きが十分に行われ、メモリトランジス
タは十分に低いしきい値にシフトされる。
【0019】このように本実施例によれば、EEPRO
Mの高電圧発生回路のタイマ回路に、メモリトランジス
タの消去/プログラム回数を記憶する消去/プログラム
回数記憶回路29を設け、消去/プログラム回数が所定
の回数に至ると、より周期の長い源発振器28を用いて
タイマ回路を動作させるようにしたから、タイマ回路の
Lレベル出力周期が長くなり、従って高圧パルス発生回
路で発生した高電圧のパルス幅が大きくなり、その結
果、メモリトランジスタのトンネル酸化膜のダメージ大
きくなってもしきい値のシフト量を十分に確保すること
ができ、消去/プログラム動作を安定して行うことがで
きる。
Mの高電圧発生回路のタイマ回路に、メモリトランジス
タの消去/プログラム回数を記憶する消去/プログラム
回数記憶回路29を設け、消去/プログラム回数が所定
の回数に至ると、より周期の長い源発振器28を用いて
タイマ回路を動作させるようにしたから、タイマ回路の
Lレベル出力周期が長くなり、従って高圧パルス発生回
路で発生した高電圧のパルス幅が大きくなり、その結
果、メモリトランジスタのトンネル酸化膜のダメージ大
きくなってもしきい値のシフト量を十分に確保すること
ができ、消去/プログラム動作を安定して行うことがで
きる。
【0020】なお上記実施例では、メモリトランジスタ
の消去/プログラム回数が所定の回数になった時に、よ
り周期の長い源発振器に切り換えて高電圧のパルス幅を
延長するようにしたが、周期の異なる源発振器を複数設
け、これを消去/プログラム回数に応じて切り換え、パ
ルス幅の異なる複数の高電圧を段階的に用いるようにし
てもよい。
の消去/プログラム回数が所定の回数になった時に、よ
り周期の長い源発振器に切り換えて高電圧のパルス幅を
延長するようにしたが、周期の異なる源発振器を複数設
け、これを消去/プログラム回数に応じて切り換え、パ
ルス幅の異なる複数の高電圧を段階的に用いるようにし
てもよい。
【0021】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、メモリトランジスタの消去/プログラ
ムの回数により高電圧のパルス幅を変更し、消去/プロ
グラムの回数が多くなるにつれてパルス幅が大きくなる
ようにしたから、メモリトランジスタのトンネル酸化膜
が劣化しても、十分にフローティングゲートのしきい値
をシフトさせることができ、その結果、メモリトランジ
スタの消去/プログラムの実施回数に係わらず安定した
消去/プログラムを行うことができるという効果があ
る。
憶装置によれば、メモリトランジスタの消去/プログラ
ムの回数により高電圧のパルス幅を変更し、消去/プロ
グラムの回数が多くなるにつれてパルス幅が大きくなる
ようにしたから、メモリトランジスタのトンネル酸化膜
が劣化しても、十分にフローティングゲートのしきい値
をシフトさせることができ、その結果、メモリトランジ
スタの消去/プログラムの実施回数に係わらず安定した
消去/プログラムを行うことができるという効果があ
る。
【図1】本発明の一実施例による半導体記憶装置(EE
PROM)のタイマ回路を示す図。
PROM)のタイマ回路を示す図。
【図2】一般的な半導体記憶装置(EEPROM)のメ
モリセルの断面図。
モリセルの断面図。
【図3】一般的な半導体記憶装置(EEPROM)のプ
ログラム用高電圧発生回路を示す図。
ログラム用高電圧発生回路を示す図。
【図4】従来の半導体記憶装置(EEPROM)のタイ
マ回路を示す図。
マ回路を示す図。
【図5】一般的な半導体記憶装置(EEPROM)のタ
イマ回路に用いられる分周器を示す図。
イマ回路に用いられる分周器を示す図。
1 コントロールゲート 2 フローティングゲート 3 トンネル酸化膜 4 N+ ドレイン拡散領域 5 N+ ソース拡散領域 6 半導体基板 7 源発振器 8 スイッチドキャパシタ回路 9 NチャネルMOSトランジスタ 10 タイマ回路 11 コンパレータ 12 ドライバ 13 チャージポンプ 14 分圧器 15 源発振器 16,17,18 分周器 19,20 インバータ 21,22,23,24 トランスファゲートトランジ
スタ 25,26 NAND回路 27 リセット信号 28 源発振器 29 消去/プログラム回数記憶回路(高電圧パルス幅
変更手段)
スタ 25,26 NAND回路 27 リセット信号 28 源発振器 29 消去/プログラム回数記憶回路(高電圧パルス幅
変更手段)
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年5月28日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0002
【補正方法】変更
【補正内容】
【0002】
【従来の技術】図2は従来の半導体記憶装置(EEPR
OM)のメモリセルの断面図を示し、図3はプログラム
用高電圧発生回路を示し、また図5はそのタイマ回路の
構成を示す図であり、さらに図5はタイマ回路に使われ
ている分周器の具体的回路図を示す。図2において、6
は基板であり、その表面にはN+ ソース拡散領域4及び
N- ドレイン拡散領域5が形成されている。また基板6
上方にはトンネル酸化膜3を介してフローティングゲー
ト2が形成され、さらにその上には図示しない酸化膜を
介してコントロールゲート1が設けられている。
OM)のメモリセルの断面図を示し、図3はプログラム
用高電圧発生回路を示し、また図5はそのタイマ回路の
構成を示す図であり、さらに図5はタイマ回路に使われ
ている分周器の具体的回路図を示す。図2において、6
は基板であり、その表面にはN+ ソース拡散領域4及び
N- ドレイン拡散領域5が形成されている。また基板6
上方にはトンネル酸化膜3を介してフローティングゲー
ト2が形成され、さらにその上には図示しない酸化膜を
介してコントロールゲート1が設けられている。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0019
【補正方法】変更
【補正内容】
【0019】このように本実施例によれば、EEPRO
Mの高電圧発生回路のタイマ回路に、メモリトランジス
タの消去/プログラム回数を記憶する消去/プログラム
回数記憶回路29を設け、消去/プログラム回数が所定
の回数に至ると、より周期の長い源発振器28を用いて
タイマ回路を動作させるようにしたから、タイマ回路の
Lレベル出力周期が長くなり、従って高圧パルス発生回
路で発生した高電圧のパルス幅が大きくなり、その結
果、メモリトランジスタのトンネル酸化膜のダメージが
大きくなってもしきい値のシフト量を十分に確保するこ
とができ、消去/プログラム動作を安定して行うことが
できる。
Mの高電圧発生回路のタイマ回路に、メモリトランジス
タの消去/プログラム回数を記憶する消去/プログラム
回数記憶回路29を設け、消去/プログラム回数が所定
の回数に至ると、より周期の長い源発振器28を用いて
タイマ回路を動作させるようにしたから、タイマ回路の
Lレベル出力周期が長くなり、従って高圧パルス発生回
路で発生した高電圧のパルス幅が大きくなり、その結
果、メモリトランジスタのトンネル酸化膜のダメージが
大きくなってもしきい値のシフト量を十分に確保するこ
とができ、消去/プログラム動作を安定して行うことが
できる。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 1 コントロールゲート 2 フローティングゲート 3 トンネル酸化膜 4 N+ ソース拡散領域 5 N+ ドレイン拡散領域 6 半導体基板 7 源発振器 8 スイッチドキャパシタ回路 9 NチャネルMOSトランジスタ 10 タイマ回路 11 コンパレータ 12 ドライバ 13 チャージポンプ 14 分圧器 15 源発振器 16,17,18 分周器 19,20 インバータ 21,22,23,24 トランスファゲートトランジ
スタ 25,26 NAND回路 27 リセット信号 28 源発振器 29 消去/プログラム回数記憶回路(高電圧パルス幅
変更手段)
スタ 25,26 NAND回路 27 リセット信号 28 源発振器 29 消去/プログラム回数記憶回路(高電圧パルス幅
変更手段)
【手続補正4】
【補正対象書類名】図面
【補正対象項目名】図1
【補正方法】変更
【補正内容】
【図1】
【手続補正5】
【補正対象書類名】図面
【補正対象項目名】図2
【補正方法】変更
【補正内容】
【図2】
【手続補正6】
【補正対象書類名】図面
【補正対象項目名】図4
【補正方法】変更
【補正内容】
【図4】
Claims (1)
- 【請求項1】 内蔵されたタイマ回路出力により、メモ
リトランジスタの書き換え時の高電圧のパルス幅を決定
している電気的消去及び書き込み可能な不揮発性の半導
体記憶装置において、 メモリトランジスタの書き換え回数を計数し、所定の計
数を超えた後に、上記高電圧のパルス幅を大きい値に変
更する高電圧パルス幅変更手段を備えたことを特徴とす
る半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3269991A JPH0581881A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3269991A JPH0581881A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0581881A true JPH0581881A (ja) | 1993-04-02 |
Family
ID=17480045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3269991A Pending JPH0581881A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0581881A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0991979A (ja) * | 1995-09-27 | 1997-04-04 | Nec Corp | 電気的書込み消去可能な不揮発性半導体記憶装置 |
JPH10222994A (ja) * | 1997-02-06 | 1998-08-21 | Mitsubishi Electric Corp | 半導体記憶装置の読み出し電圧制御装置 |
US7675832B2 (en) | 2006-03-01 | 2010-03-09 | Hitachi Media Electronics Co., Ltd. | Optical element feeding device driving method and optical disk apparatus |
-
1991
- 1991-09-20 JP JP3269991A patent/JPH0581881A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0991979A (ja) * | 1995-09-27 | 1997-04-04 | Nec Corp | 電気的書込み消去可能な不揮発性半導体記憶装置 |
JPH10222994A (ja) * | 1997-02-06 | 1998-08-21 | Mitsubishi Electric Corp | 半導体記憶装置の読み出し電圧制御装置 |
US7675832B2 (en) | 2006-03-01 | 2010-03-09 | Hitachi Media Electronics Co., Ltd. | Optical element feeding device driving method and optical disk apparatus |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI295466B (en) | Method for programming a flash memory cell | |
JP4652319B2 (ja) | プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 | |
KR100635203B1 (ko) | 플래쉬 메모리 장치 및 그 구동 방법 | |
KR960010960B1 (ko) | 불휘발성 반도체 기억장치 | |
JPH09147582A (ja) | 不揮発性半導体メモリ装置及びその最適化書込み方法 | |
US6301177B1 (en) | Internal power supply voltage generating circuit and the method for controlling thereof | |
US5896316A (en) | Semiconductor non-volatile programmable memory device preventing non-selected memory cells from disturb during programmable operation | |
JP4330057B2 (ja) | フラッシュ互換eeprom | |
JP2933090B2 (ja) | 不揮発性半導体記憶装置 | |
US5699296A (en) | Threshold voltage verification circuit of a non-volatile memory cell and program and erasure verification method using the same | |
JPH0581881A (ja) | 半導体記憶装置 | |
US5381366A (en) | Non-volatile semiconductor memory device with timer controlled re-write inhibit means | |
JP2729432B2 (ja) | 電気的に書込消去可能な半導体記憶装置 | |
RU2189083C2 (ru) | Способ и устройство для автоматического определения необходимого высокого напряжения для программирования/стирания электрически стираемого программируемого полупроводникового постоянного запоминающего устройства | |
JPH0660674A (ja) | 不揮発性半導体記憶装置 | |
JP2848293B2 (ja) | 不揮発性半導体記憶装置 | |
KR100192567B1 (ko) | 불휘발성반도체메모리장치의프로그램전압발생장치및소거전압발생장치 | |
JP3010632B2 (ja) | 電気的に消去及び書込み可能な不揮発性メモリー | |
CN108122585B (zh) | 半导体器件 | |
US5732020A (en) | Circuitry and methods for erasing EEPROM transistors | |
JPH01273294A (ja) | 電気的書込み・消去可能型メモリ装置 | |
JP3181708B2 (ja) | 不揮発性半導体記憶装置の動作方法 | |
US6229735B1 (en) | Burst read mode word line boosting | |
JPH0457296A (ja) | 半導体記憶装置 | |
JPH05334882A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |