JPH0991979A - 電気的書込み消去可能な不揮発性半導体記憶装置 - Google Patents

電気的書込み消去可能な不揮発性半導体記憶装置

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JPH0991979A
JPH0991979A JP27488695A JP27488695A JPH0991979A JP H0991979 A JPH0991979 A JP H0991979A JP 27488695 A JP27488695 A JP 27488695A JP 27488695 A JP27488695 A JP 27488695A JP H0991979 A JPH0991979 A JP H0991979A
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Abstract

(57)【要約】 【課題】セルトランジスタの書込み、消去の繰り返しに
より書込み特性が劣化した場合においても最小限の時間
で書込みを完了し、自動書込み動作の時間を最小限に抑
え、セルトランジスタへのストレスを最低限に抑える。 【解決手段】自動消去を実施する毎にアップカウントす
る不揮発性のカウンタを設け、書込み特性の劣化によ
り、初期指定の書込み時間では再書込みを行う必要のあ
る書換え回数に達した場合、初回の書込み時間を延長
し、不必要な再書込と書込み確認動作をなくす。必要に
応じ、再書込みの時間も別途適切な時間に設定する。こ
うすることで自動書込みの時間の最適化とセルトランジ
スタに無用にストレスを加えることがなくなり、製品寿
命を長くすることが可能となり、自動書込の時間の短縮
にもつながる。また、消去動作においても同様の手法を
とることが可能。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に書込み及
び消去可能な不揮発性半導体記憶装置に関し、特に書込
み及び消去の繰り返しによる書込み速度、消去速度の劣
化に対する技術に関する。
【０００２】
【従来の技術】電気的に書込み及び消去可能な不揮発性
半導体記憶装置（Electrically Erasable/Programable
read only memory）、特に消去動作を一括で行なうフラ
ッシュメモリにおいては、書込み動作の後に、セルトラ
ンジスタが所望のしきい値電圧Ｖtに達したか否かを判
定し、所望のしきい値電圧に達していないと判定された
場合は、再度書込み動作を行ない所望のしきい値電圧に
達するまで、書込み動作を繰り返す自動書込み方式が実
装されることが多い。この従来の不揮発性半導体記憶装
置の構成例を図８に示す。
【０００３】図８を参照して、自動書込み動作に入るよ
うに設定されると、自動プログラム制御回路809により
オシレータ810が動作し、一定の周期のパルスを出力す
る。プログラム用タイミングカウンタ811は、そのパル
スをカウントし、書込み動作に必要なパルス幅を設定
し、書込回路805は、プログラム用タイミングカウンタ8
11から出力されるパルス幅の間、書込み動作に必要な電
位をセルトランジスタに供給し、同時にワード線は、所
定の書込み電位に引き上げられる。
【０００４】書込み動作完了後、書込回路805は動作を
停止し、選択されたセルトランジスタが所望のしきい値
電圧に達しているか否かを判定するために、ワード線を
判定用電位として、読出し動作に入る。なお、ワード線
は行デコーダ（X-DEC）802から選択出力され、同一行
（ＲＯＷ）のメモリセル（例えばMC1、MC5、MC9等）の
トランジスタの制御ゲート電極（コントロールゲート）
に共通接続される。
【０００５】その際、センスアンプ804から出力される
データにより、再書込みを行なうか否かを、パス／フェ
イル判定回路806が判定する。
【０００６】パス／フェイル判定回路806における判定
の結果、所望のしきい値電圧にまで未だ達していず、再
書込みが必要な場合には、前述と同様に、自動プログラ
ム制御回路809により、書込み動作が行なわれるという
動作シーケンスをとり、選択されたセルトランジスタの
しきい値電圧が所定の値に達するまで書込み動作を繰り
返すことになる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の電気的書込み消去可能な不揮発性半導体記憶装置に
は、以下に示すような問題点がある。
【０００８】図６は、電気的書込み消去可能な不揮発性
半導体記憶装置の書込み及び消去を繰り返した回数と、
その時点での書込み時間を示したものである。図６から
明らかなように、書込み及び消去を繰り返すことによ
り、書込み時間は劣化していく（長大化する）ことにな
る。
【０００９】書込み時間が延びた場合の書込み動作は、
従来例においては、例えば図７に示すようなものとな
る。
【００１０】すなわち、書込み動作、読み出し動作を一
度行ない、その際、書込み速度は劣化しているので、こ
の一度の書込み動作によってセルトランジスタのしきい
値電圧は所望の値に達していないため、再度書込み及び
読出し動作を繰り返すというものである。
【００１１】しかしながら、この方法を行なうことは、
逆に、必要な書込みとパス判定をしないことが予め分か
っている読出し動作を行なうために、時間的無駄が多
い。
【００１２】すなわち、書込み時間の劣化は一気に進む
ことはなく、初回の書込みでフェイル判定されたからと
いって、２回目の書込み時間を初回と同じ時間にしても
そのほとんどは過剰な書込み動作になってしまうという
ことである。例をあげれば、書込み時間は、本来、劣化
前の1.2倍でよいのにも拘らず、２倍の時間を加えてい
るといった具合である。
【００１３】更に、無用に長い時間に亘って書込み動作
を行なうということは、そのこと自体がセルトランジス
タの劣化を招くことになり、結果的に、総書込み時間の
無用な増大と、これに伴い発生するセルトランジスタの
劣化を助長してしまうという問題があった。
【００１４】従って、本発明は、セルトランジスタの書
込み及び消去の繰り返しにより書込み特性が劣化した場
合においても、最小限の時間で書込みを完了し、自動書
込み動作の時間を最小限に抑え、セルトランジスタへの
ストレスを最低限に抑えるようにした半導体記憶装置を
提供することを目的とする。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、書込み回路と、セルトランジスタの閾値
電圧判定回路と、書込み時間を制御する第１の書込み時
間制御回路と、を少なくとも備え、前記第１の書込み時
間制御回路により指定された書込み時間の間書込み動作
を行ない、前記セルトランジスタ閾値電圧判定回路にて
書込み完了を判定するまで書込み動作、書込み確認の動
作を繰り返してなる、電気的に書込み可能な不揮発性半
導体記憶装置において、書換え回数を記憶する第１の不
揮発性記憶回路と、前記第１の不揮発性記憶回路に記憶
された書換え回数を予め設定された所定の書換え回数と
比較する第１の書換え回数判定回路と、を有し、前記第
１の書換え回数判定回路により、前記所定の書換え回数
に達したと判定された場合には、前記第１の書込み時間
制御回路の書込み設定時間を前記所定の書換え回数に達
する以前の書込み時間よりも長くすることを特徴とする
不揮発性半導体記憶装置を提供する。
【００１６】また、本発明は、消去回路と、セルトラン
ジスタの閾値電圧判定回路と、消去時間を制御する第１
の消去時間制御回路と、を少なくとも備え、消去動作に
おいては前記第１の消去時間制御回路により指定された
消去時間の間消去動作を行ない、前記セルトランジスタ
閾値電圧判定回路にて消去完了を判定するまで消去動
作、及び消去確認の動作を繰り返してなる、電気的に書
込み及び消去可能な不揮発性半導体記憶装置において、
消去回数を記憶する第１の不揮発性記憶回路と、前記第
１の不揮発性記憶回路に記憶された消去回数を予め設定
された所定の消去回数と比較する第１の消去回数判定回
路と、を有し、前記第１の消去回数判定回路により、前
記所定の消去回数に達したと判定された場合には、前記
第１の消去時間制御回路の消去設定時間を前記所定の消
去回数に達する以前の消去時間よりも長くすることを特
徴とする電気的に書込み及び消去可能な不揮発性半導体
記憶装置を提供する。
【００１７】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
【００１８】
【実施形態１】図１は、本発明の一実施形態の構成を示
す図である。また、図３は、図１に示す本実施形態にお
ける回路群の動作を説明するためのフローチャートであ
る。更に、図４は、図１に示す本実施形態における書込
み時間短縮の作用効果について説明するための図であ
る。
【００１９】まず、図１に示した本実施形態に係る電気
的に書込み及び消去可能な不揮発性半導体記憶装置の主
要な回路とその作用及び動作について説明する。
【００２０】図１を参照して、自動消去コマンド入力回
路112は、自動消去コマンド入力毎に信号を出力し、出
力信号は不揮発性カウンタ113にて自動消去が実行され
た回数、すなわち書換えを行った回数として記憶され
る。
【００２１】パルス設定回路114は、不揮発性カウンタ1
13に記憶された書換え回数が予め定めた所定回数と比較
し、すなわち劣化が進んだか否かを判定し、プログラム
用のパルス幅を設定するものである。
【００２２】これらの回路を用いて、本実施形態におけ
る自動書込みは、下記の通りに行なわれる。
【００２３】まず、自動書込みのコマンドが入力され、
自動プログラム制御回路109が動作を始め、各回路を制
御する基本クロックを生成させるオシレータ110が動作
を始める（図３のステップ301）。
【００２４】その際、不揮発性カウンタ113に記憶して
ある書換え回数と照らし合わせ（図３のステップ30
2）、記憶された書換え回数が所定の書換え回数に達し
ない場合には、プログラム用タイミングカウンタ111に
より、書込回路105を介して、短かい時間書込み動作が
行なわれ（図３のステップ304）、所定の書換え回数に
達している場合には、長い時間書込み動作が行なわれる
（図３のステップ303）。
【００２５】両者いずれの場合も、書込み動作終了後、
センスアンプ104により読出しを行ない、そのデータを
パス／フェイル判定回路106により判定し、パスした場
合には（図３のステップ305の判定でＹｅｓの場合）、
書込み動作を終了し（図３のステップ307）、フェイル
した場合は再度書込みを行なう（図３のステップ30
6）。この場合、ステップ306における書込み時間は、ス
テップ304の書込み時間とは一致する必要はない。
【００２６】一般的には、セルトランジスタの劣化の状
況を正しく予想していれば、再書込みにいくことはほと
んどない。
【００２７】図４は、本実施形態の作用、効果を説明す
るための図である。書込み特性が劣化した際の書込み動
作に要する時間は、従来例の場合では、劣化前の２倍と
なる。しかしながら、本実施形態の場合においては、書
込み動作時間は劣化前の1.3倍程度に抑えられ、書込み
時間の節約につながり、且つセルトランジスタを無用な
ストレスにさらすこともない。
【００２８】
【実施形態２】図２は、本発明の第２の実施形態の構成
を示す図である。図２を参照して、本実施形態が、前記
第１の実施形態と相違する点は、劣化後の書込み時にお
いて、最初の書込みではセルトランジスタのしきい値が
十分な値に達せず再書込みに入った際、無用に長い再書
込み時間になることを避けることを目的とした、再書込
み時間を設定するためのパルス切換回路215が追加され
たことである。その他の構成に関しては、前記第１の実
施形態と同様である。
【００２９】図５は、前記第２の実施形態における、自
動書込みの動作時間について説明するための図である。
【００３０】図５に示すように、劣化後の書込み特性で
あるために、初回の書込み時間は、長くなっている。
【００３１】ここで、再書込みの動作に入った場合、本
実施形態においては、再書込みの時間を調整しているた
め、再書込み動作が加わった場合においても、書込み時
間の短縮を図り、合せてセルトランジスタに不必要なス
トレスを加えることが回避されるため、セルトランジス
タの劣化を最低限に抑えることが可能である。
【００３２】なお、不揮発性半導体記憶装置において、
初回の書込み時間と２回目の書込み時間を異なるものに
する技術には、例えば特開平5-54683号公報等に記載さ
れているが、同公報等においては、書込み特性の劣化が
考慮されていないため、不必要にセルトランジスタに書
込みのストレスを加えてしまうことにもなる。これに対
して、本発明によれば、上記のように、セルトランジス
タに不必要なストレスを加えることが確実に回避される
ため、セルトランジスタの劣化を最低限に抑えることが
可能である。
【００３３】また、上記実施形態では、書込み動作につ
いて説明を行ったが、消去動作においても、上記実施形
態に従う構成により、同様の作用、効果を奏することは
いうまでもない。
【００３４】より詳細には、図１及び図２を参照して、
消去動作時には、例えばプログラム用タイミングカウン
タ111、211の出力信号はセルソース電位切換回路107、2
07に切換入力され、メモリセルの消去が上記実施形態に
て説明した書込み時間の制御と同様のシーケンスに従い
行われる。
【００３５】以上、本発明を上記実施形態に即して説明
したが、本発明は上記形態にのみに限定されず、本発明
の原理に準ずる各種形態及び変形を含むことは勿論であ
る。例えば本発明における書込み時間制御方式は、紫外
線消去型不揮発性半導体記憶装置の書込みに対しても同
様に適用可能である。
【００３６】
【発明の効果】以上説明したように、本発明は、書換え
回数を記憶する第１の不揮発性記憶回路を有し、前記第
１の不揮発性記憶回路に記憶された書換え回数をあらか
じめ設定された書換え回数と比較する第１の書換え回数
判定回路を有し、前記第１の書換え回数判定回路によ
り、所定の書換え回数に達したと判定された場合には、
前記第１の書込み時間制御回路の書込み用設定時間を長
くする機能を有しているので、書換えを繰り返すことで
劣化しているセルトランジスタの書込み特性に応じて、
回路の指定する書込み時間を変化できるので、総書込み
時間を短縮し、セルトランジスタに加わるストレスを減
少することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の構成を示す図であ
る。
【図２】本発明の第２の実施形態の構成を示す図であ
る。
【図３】本発明の第１の実施形態の動作を説明するため
のフローチャートである。
【図４】本発明の第１の実施形態における総書込み時間
の要素を模式的に説明するための図である。
【図５】本発明の第２の実施形態における総書込み時間
の要素を模式的に説明するための図である。
【図６】電気的に書込み消去可能な不揮発性半導体記憶
装置の書換え回数に伴う、セルトランジスタ書込み特性
劣化の図である。
【図７】従来例の総書込み時間の要素を示す図である。
【図８】従来の不揮発性半導体記憶装置の構成を示す図
である。
【符号の説明】
101、201、801 Ｙデコーダ 102、202、802 Ｘデコーダ 1031(YS1)〜1033(YS3)、2031(YS1)〜2033(YS3)、8031(Y
S1)〜8033(YS3) Ｎchトランジスタ 104、204、804 センスアンプ 105、205、805 書込回路 106、206、806 パス／フェイル判定回路 107、207、807 セルソース電位切換回路 108、208 自動書込コマンド入力回路 109、209、809 自動プログラム制御回路 110、210、810 オシレータ 111、211、811 プログラム用タイミングカウンタ 112、212 自動消去コマンド入力回路 113、213 不揮発性カウンタ 114、214 パルス設定回路 215 パルス切換回路 MC1〜12 メモリセルトランジスタ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】書込み回路と、 セルトランジスタの閾値電圧判定回路と、 書込み時間を制御する第１の書込み時間制御回路と、 を少なくとも備え、 前記第１の書込み時間制御回路により指定された書込み
    時間の間書込み動作を行ない、前記セルトランジスタ閾
    値電圧判定回路にて書込み完了を判定するまで書込み動
    作、書込み確認の動作を繰り返してなる、電気的に書込
    み可能な不揮発性半導体記憶装置において、 書換え回数を記憶する第１の不揮発性記憶回路と、 前記第１の不揮発性記憶回路に記憶された書換え回数を
    予め設定された所定の書換え回数と比較する第１の書換
    え回数判定回路と、を有し、 前記第１の書換え回数判定回路により、前記所定の書換
    え回数に達したと判定された場合には、前記第１の書込
    み時間制御回路の書込み設定時間を前記所定の書換え回
    数に達する以前の書込み時間よりも長くすることを特徴
    とする不揮発性半導体記憶装置。
  2. 【請求項２】前記第１の書換え回数判定回路により所定
    の書換え回数に達している場合は、初回の書込み時間の
    み長くし、前記セルトランジスタ閾値電圧判定回路によ
    り、再書込みが必要な場合の書込み時間は初回の書込み
    時間よりも短く設定されることを特徴とする請求項１記
    載の不揮発性半導体記憶装置。
  3. 【請求項３】前記書換え回数判定回路を複数備え、書換
    え回数の増大に応じ、初回の書込み時間を増加させるこ
    とを特徴とする請求項１又は２記載の不揮発性半導体記
    憶装置。
  4. 【請求項４】消去回路と、 セルトランジスタの閾値電圧判定回路と、 消去時間を制御する第１の消去時間制御回路と、 を少なくとも備え、 消去動作においては前記第１の消去時間制御回路により
    指定された消去時間の間消去動作を行ない、前記セルト
    ランジスタ閾値電圧判定回路にて消去完了を判定するま
    で消去動作、及び消去確認の動作を繰り返してなる、電
    気的に書込み及び消去可能な不揮発性半導体記憶装置に
    おいて、 消去回数を記憶する第１の不揮発性記憶回路と、 前記第１の不揮発性記憶回路に記憶された消去回数を予
    め設定された所定の消去回数と比較する第１の消去回数
    判定回路と、を有し、 前記第１の消去回数判定回路により、前記所定の消去回
    数に達したと判定された場合には、前記第１の消去時間
    制御回路の消去設定時間を前記所定の消去回数に達する
    以前の消去時間よりも長くすることを特徴とする電気的
    に書込み及び消去可能な不揮発性半導体記憶装置。
  5. 【請求項５】前記第１の消去回数判定回路により所定の
    消去回数に達している場合は、初回の消去時間のみ長く
    し、前記セルトランジスタ閾値電圧判定回路により、再
    消去が必要な場合の消去時間は初回の消去時間よりも短
    く設定されることを特徴とする請求項４記載の電気的に
    書込み及び消去可能な不揮発性半導体記憶装置。
  6. 【請求項６】前記消去回数判定回路を複数備え、消去回
    数の増大に応じ、初回の消去時間を増加させることを特
    徴とする請求項４又は５記載の電気的に書込み及び消去
    可能な不揮発性半導体記憶装置。
  7. 【請求項７】前記第１の書込み時間制御回路及び前記第
    １の消去時間制御回路を備え所定の書換え回数に達した
    と判定された場合には、消去用設定時間及び書込み用設
    定時間を、請求項１〜６のいずれか一に記載の書込み時
    間及び消去時間設定の仕方と同様に、前記所定の書換え
    回数に達する以前の時間よりも長くすることを特徴とす
    る不揮発性半導体記憶装置。
  8. 【請求項８】書込み回路と、 消去回路と、 セルトランジスタの閾値電圧判定回路と、 書込み時間及び消去時間を制御する書込み時間制御回路
    及び消去時間制御回路と、 を備え、 前記書込み時間制御回路により指定された書込み時間の
    間書込み動作を行ない、前記セルトランジスタ閾値電圧
    判定回路にて書込み完了を判定するまで書込み動作、及
    び書込み確認の動作を繰り返し、 消去動作においては前記消去時間制御回路により指定さ
    れた消去時間の間消去動作を行ない、前記セルトランジ
    スタ閾値電圧判定回路にて消去完了を判定するまで消去
    動作、及び消去確認の動作を繰り返してなる、 電気的に書込み及び消去可能な不揮発性半導体記憶装置
    において、 書込み動作及び／又は消去動作の繰り返しによるメモリ
    セルの特性劣化を回避するように、書込み時間及び／又
    は消去時間を可変に制御するように構成されたことを特
    徴とする電気的に書込み及び消去可能な不揮発性半導体
    記憶装置。
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