JPH01273294A - 電気的書込み・消去可能型メモリ装置 - Google Patents
電気的書込み・消去可能型メモリ装置Info
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- JPH01273294A JPH01273294A JP63101816A JP10181688A JPH01273294A JP H01273294 A JPH01273294 A JP H01273294A JP 63101816 A JP63101816 A JP 63101816A JP 10181688 A JP10181688 A JP 10181688A JP H01273294 A JPH01273294 A JP H01273294A
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- 230000015654 memory Effects 0.000 claims abstract description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 3
- 230000003466 anti-cipated effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 2
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路装置に°関し、特に電気的書込
み・消去可能型メモリに間する。
み・消去可能型メモリに間する。
［従来の技術］
従来、電気的に消去・書込み可能なメモリ（Ｅｌｅｃｔ
ｏｒｉｃａｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａ
ｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｌｙ
以下ＥＥＰＲＯＭと称す）は、消去・書込みをする
場合、第５図に示す基本タイミングで行っており、消去
・書込み幅は、コントロール信号に依存し、そのセルの
しきい値（シフト量）が飽和するまで、消去・書込みを
行っていた。
ｏｒｉｃａｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａ
ｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｌｙ
以下ＥＥＰＲＯＭと称す）は、消去・書込みをする
場合、第５図に示す基本タイミングで行っており、消去
・書込み幅は、コントロール信号に依存し、そのセルの
しきい値（シフト量）が飽和するまで、消去・書込みを
行っていた。
次に従来の技術について図面を参照して説明する。第２
図はカレントミラ一方式のセンスアンプの例でＩＮに電
流が流れるとＯＵＴには”１パを出し電流が流れないと
、ＯＵＴには”０”を出力する回路である。
図はカレントミラ一方式のセンスアンプの例でＩＮに電
流が流れるとＯＵＴには”１パを出し電流が流れないと
、ＯＵＴには”０”を出力する回路である。
第３図はレベルシフタの例でＩＮに接地電位が入力され
るとＯＵＴには”０”が出力され、電源電圧（”１″）
が入力されるとＯＵ Ｔには高電圧（Ｖ ＰＰ）が出力
する回路である。
るとＯＵＴには”０”が出力され、電源電圧（”１″）
が入力されるとＯＵ Ｔには高電圧（Ｖ ＰＰ）が出力
する回路である。
第４図は従来技術の一例である。まずＥＥＰＲＯＭセル
（以下セルと称す）６２を消去する場合を例に採って説
明する。表１は書込み・消去・読み出しのための信号レ
ベルを表す一例である。
（以下セルと称す）６２を消去する場合を例に採って説
明する。表１は書込み・消去・読み出しのための信号レ
ベルを表す一例である。
表１
この表１より消去時はＶＰＰが高電圧（２０Ｖ前後）、
信号Ｅが′１′、信号Ｗが”０″となり、またセル６２
を選択するためにＹセレクタ信号ＹＳセルセレクト信号
Ｃ５Ｉは”１”としておく、この時各トランジスタの状
態はレベルシフタＬ１３は０”でトランスファ７２がオ
フ、レベルシフタＬ１４は高電圧でトランスファ７１は
オン、レベルシフタＬ１０．Ｌ１１は高電圧でトランジ
スタ６０．６１．６３がオンして、セル６２のゲートに
は高電圧、ソースには接地電位が印加され、セル６２の
フローティングゲートにエレクトロンが注入され、しき
い値をひきあげる（第６図に示すａ点までしきい値は上
がる）。
信号Ｅが′１′、信号Ｗが”０″となり、またセル６２
を選択するためにＹセレクタ信号ＹＳセルセレクト信号
Ｃ５Ｉは”１”としておく、この時各トランジスタの状
態はレベルシフタＬ１３は０”でトランスファ７２がオ
フ、レベルシフタＬ１４は高電圧でトランスファ７１は
オン、レベルシフタＬ１０．Ｌ１１は高電圧でトランジ
スタ６０．６１．６３がオンして、セル６２のゲートに
は高電圧、ソースには接地電位が印加され、セル６２の
フローティングゲートにエレクトロンが注入され、しき
い値をひきあげる（第６図に示すａ点までしきい値は上
がる）。
次にセル６５に書込む場合を例にとって説明する。表１
より書込み時はＶＰＰが高電圧（２０■前後）、信号Ｅ
が＋１０＋？、信号Ｗが１１１９９となり、またセル６
５を選択するためにＹセレクタ信号Ｙ８５ セルセレク
ト信号ＣＳ２は”１”としておく。
より書込み時はＶＰＰが高電圧（２０■前後）、信号Ｅ
が＋１０＋？、信号Ｗが１１１９９となり、またセル６
５を選択するためにＹセレクタ信号Ｙ８５ セルセレク
ト信号ＣＳ２は”１”としておく。
この時各トランジスタの状態はレベルシフタＬ１３は高
電圧でトランスファ７２はオン、レベルシフタＬ１４は
パ０”でトランスファ７１はオフ、オア７０が１”でト
ランジスタ６７はオン、レベルシフタＬＩＯ，Ｌ１２は
高電圧でトランジスタ６０．６４．６６がオンして、セ
ル６５のゲートには接地電位、ドレインには高電圧が印
加され、セル６５のフローティングゲートにホールが注
入され、セルのしきい値を引き下げる（第６図に示すｂ
点までしきい値は下がり、しきい値はマイナス領域に達
する）。
電圧でトランスファ７２はオン、レベルシフタＬ１４は
パ０”でトランスファ７１はオフ、オア７０が１”でト
ランジスタ６７はオン、レベルシフタＬＩＯ，Ｌ１２は
高電圧でトランジスタ６０．６４．６６がオンして、セ
ル６５のゲートには接地電位、ドレインには高電圧が印
加され、セル６５のフローティングゲートにホールが注
入され、セルのしきい値を引き下げる（第６図に示すｂ
点までしきい値は下がり、しきい値はマイナス領域に達
する）。
書込みを行う場合は、データ入力信号りが１”の時で”
０”の時には書込みは行わない。
０”の時には書込みは行わない。
読み出し時はトランジスタ６７がオンするため、各セル
のゲートに印加される電位は接地電位となり、セルのし
きい値が接地電位よりも高いと消去状態であり、センス
アンプ７２のＯＵＴには“０２゛、接地電位よりも低い
と書込み状態でありセンスアンプ７２のＯＵＴには”１
”を出力する。
のゲートに印加される電位は接地電位となり、セルのし
きい値が接地電位よりも高いと消去状態であり、センス
アンプ７２のＯＵＴには“０２゛、接地電位よりも低い
と書込み状態でありセンスアンプ７２のＯＵＴには”１
”を出力する。
［発明が解決しようとする問題点コ
上述した従来のＥＥＰＲＯＭはセル特性のばらつきに対
しても十分な書込み・消去幅をもたせるため、セルのし
きい値が飽和状態になる点く第６図のａ点、ｂ点）まで
長時間高電圧をセルのドレインまたはゲートに印加しつ
づけるので、酸化膜への電界ストレスによる余分な疲労
が発生し、ＥＥＰＲＯＭの信頼性や耐用書換え回数が低
下するという欠点を有している。
しても十分な書込み・消去幅をもたせるため、セルのし
きい値が飽和状態になる点く第６図のａ点、ｂ点）まで
長時間高電圧をセルのドレインまたはゲートに印加しつ
づけるので、酸化膜への電界ストレスによる余分な疲労
が発生し、ＥＥＰＲＯＭの信頼性や耐用書換え回数が低
下するという欠点を有している。
［問題点を解決するための手段］
本発明のＥＥＦＲＯＭは通常の書込み・消去時間に対し
短い時間で書込み・消去を繰り返すコントロール信号発
生回路と、読み出した値が期待値と一致しているかどう
かを判別する比較回路と、期待値と一致した場合メモリ
セルへ高電圧の供給を停止させる高電圧供給遮断回路を
有している。
短い時間で書込み・消去を繰り返すコントロール信号発
生回路と、読み出した値が期待値と一致しているかどう
かを判別する比較回路と、期待値と一致した場合メモリ
セルへ高電圧の供給を停止させる高電圧供給遮断回路を
有している。
［実施例コ
次に本発明について図面を参照して説明する。
第５図で示した基本タイミングの他に第７図で示す信号
Ｃｏ（オーバーパー）を考える。これは外部からの信号
または第８図で示すリングオシレータの一例で作成して
もよい。第７図で示すｔｐｗｌ、２・φ・ｎは第６図で
示すＴＰＷＷ、ＴＰＷＥよりも十分パルス幅は小さくし
ておく必要がある。第１図は消去時にはセルしきい値電
圧を■０Ｏ−ＶＴＮ（Ｃ点）、書込み時にはセルしきい
値電圧を接地電位（６点）に設定するための回路例であ
る。
Ｃｏ（オーバーパー）を考える。これは外部からの信号
または第８図で示すリングオシレータの一例で作成して
もよい。第７図で示すｔｐｗｌ、２・φ・ｎは第６図で
示すＴＰＷＷ、ＴＰＷＥよりも十分パルス幅は小さくし
ておく必要がある。第１図は消去時にはセルしきい値電
圧を■０Ｏ−ＶＴＮ（Ｃ点）、書込み時にはセルしきい
値電圧を接地電位（６点）に設定するための回路例であ
る。
まずセル９を消去する場合について説明する。
表１よりＶＰＰが高電圧、信号Ｗは＋１０ＩＴ、信号Ｅ
は１″でＣｏ（オーバーパー）が１゛の期間だけ従来例
と同様にセル９を消去しはじめる。次にＣｏ（オーバー
パー）が′Ｏ”の期間はトランスファ１７．２６をオフ
してアント１が１”になりトランジスタ４をオンさせて
、セル９にＶＤＤ−ＶＴＮの電圧を印加する。この時セ
ル９のしきい値がＶＤＤ−ＶＴＮより小さいと、セル９
がオンしてセンスアンプ２６の出力を１″にしてラッチ
２７に保持する。 （第９図はＣｏ（オーバーパー）が
！Ｉｌ＋！で保持するラッチの一実施例である）。
は１″でＣｏ（オーバーパー）が１゛の期間だけ従来例
と同様にセル９を消去しはじめる。次にＣｏ（オーバー
パー）が′Ｏ”の期間はトランスファ１７．２６をオフ
してアント１が１”になりトランジスタ４をオンさせて
、セル９にＶＤＤ−ＶＴＮの電圧を印加する。この時セ
ル９のしきい値がＶＤＤ−ＶＴＮより小さいと、セル９
がオンしてセンスアンプ２６の出力を１″にしてラッチ
２７に保持する。 （第９図はＣｏ（オーバーパー）が
！Ｉｌ＋！で保持するラッチの一実施例である）。
保持された値１１１＋１は読み出した値が期待値と一致
しているかどうかを判別する比較回路（この回路の構成
はアンド１，２、トランジスタ４，５、ラッチ２７、Ｅ
ＸＮＯＲ２１よりなる）で比較されＥＸＮＯＲ２１（７
）出力をＩＩ Ｏ”にしナンド２３を“１゛にしトラン
スファ２５をオンの状態にし続ける。次にＣｏ（オーバ
ーパー）が”１”になりセル９を消去し、Ｃｏ（オーバ
ーパー）が”０゛となり比較しセル９のしきい値がＶＤ
Ｄ−ＶＴＮを越えるまで繰り返す。Ｃｏ（オーバーパー
）がパ０゛２となってセル９のしきい値がＶ ＤＤ−Ｖ
ＴＮを越えたときセル９はオフしてセンスアンプ２６
の出力を０”にしてラッチ２７に保持する。保持された
値“ＯＩＩはしきい値電圧比較回路で比較されＥＸＮＯ
Ｒの出力を”１゛にしナンド２３を０°゛にしてトラン
スファ２５をオフの状態にする。
しているかどうかを判別する比較回路（この回路の構成
はアンド１，２、トランジスタ４，５、ラッチ２７、Ｅ
ＸＮＯＲ２１よりなる）で比較されＥＸＮＯＲ２１（７
）出力をＩＩ Ｏ”にしナンド２３を“１゛にしトラン
スファ２５をオンの状態にし続ける。次にＣｏ（オーバ
ーパー）が”１”になりセル９を消去し、Ｃｏ（オーバ
ーパー）が”０゛となり比較しセル９のしきい値がＶＤ
Ｄ−ＶＴＮを越えるまで繰り返す。Ｃｏ（オーバーパー
）がパ０゛２となってセル９のしきい値がＶ ＤＤ−Ｖ
ＴＮを越えたときセル９はオフしてセンスアンプ２６
の出力を０”にしてラッチ２７に保持する。保持された
値“ＯＩＩはしきい値電圧比較回路で比較されＥＸＮＯ
Ｒの出力を”１゛にしナンド２３を０°゛にしてトラン
スファ２５をオフの状態にする。
この為次にＣｏ（オーバーパー）が”１”となってもセ
ルのゲートには高電圧が印加されず、消去を中断する。
ルのゲートには高電圧が印加されず、消去を中断する。
同様にセル１２に書込む場合も説明できる。表１よりＶ
Ｆ’Ｐが高電圧、信号Ｗは１”、信号Ｅは０°′でＣＯ
（オーバーパー）が′”１゛′の期間とＤが°’１”（
書き込みたい情報はＤ＝１とする）のとき、従来例と同
様に書込みはじめる。次にＣＯ（オーバーパー）が”０
゛′の其月間は、トランスファ１７．２６をオフしてア
ンド２が１”になりトランジスタ５をオンさせてセル１
２のゲートに接地電位を印加する。このときセル１２の
しきい値電圧が接地電位より大きいと、セル１２がオフ
してセンスアンプ２６の出力を”０゛にしてラッチ２７
に保持する。保持された値゛０”はじきい値電圧比較回
路で比較されＥＸＮＯＲ２１の出力を”Ｏ１１にしナン
ド２３を”１”にし、トランスファ２５をオン状態にし
つづける。次にＣｏ（オーバーパー）が”１”になりセ
ル１２に書込み、Ｃｏ（オーバーパー）が”０”となり
比較しセル１２のしきい値が接地電位よりも下がるまで
繰り返す。Ｃｏ（オーバーパー）が”０”となってセル
１２のしきい値が接地電位より下がったとき、セル１２
はオンしてセンスアンプ２６の出力を”１”′にしてラ
ッチ２７に保持する。保持された値パ１“′は、しきい
値電圧比較回路で比較され、ＥＸＮＯＲ２１の出力を１
１１１１にしナンド２３を″０パにしてトランスファ２
５をオフの状態にする。
Ｆ’Ｐが高電圧、信号Ｗは１”、信号Ｅは０°′でＣＯ
（オーバーパー）が′”１゛′の期間とＤが°’１”（
書き込みたい情報はＤ＝１とする）のとき、従来例と同
様に書込みはじめる。次にＣＯ（オーバーパー）が”０
゛′の其月間は、トランスファ１７．２６をオフしてア
ンド２が１”になりトランジスタ５をオンさせてセル１
２のゲートに接地電位を印加する。このときセル１２の
しきい値電圧が接地電位より大きいと、セル１２がオフ
してセンスアンプ２６の出力を”０゛にしてラッチ２７
に保持する。保持された値゛０”はじきい値電圧比較回
路で比較されＥＸＮＯＲ２１の出力を”Ｏ１１にしナン
ド２３を”１”にし、トランスファ２５をオン状態にし
つづける。次にＣｏ（オーバーパー）が”１”になりセ
ル１２に書込み、Ｃｏ（オーバーパー）が”０”となり
比較しセル１２のしきい値が接地電位よりも下がるまで
繰り返す。Ｃｏ（オーバーパー）が”０”となってセル
１２のしきい値が接地電位より下がったとき、セル１２
はオンしてセンスアンプ２６の出力を”１”′にしてラ
ッチ２７に保持する。保持された値パ１“′は、しきい
値電圧比較回路で比較され、ＥＸＮＯＲ２１の出力を１
１１１１にしナンド２３を″０パにしてトランスファ２
５をオフの状態にする。
この為、次にＣｏ（オーバーパー）が１”となってもセ
ルのドレインには高電圧印加がされず書込みを中断する
。
ルのドレインには高電圧印加がされず書込みを中断する
。
また書込み時りが０の場合アンド１４が１１１１１とな
りトランジスタ１３をオンさせて、センスアンプ２６に
＋ｌ□Ｉ＋を入力し、Ｃｏ（オーバーパー）が０”′の
とき書込み終了と同じように動作する。
りトランジスタ１３をオンさせて、センスアンプ２６に
＋ｌ□Ｉ＋を入力し、Ｃｏ（オーバーパー）が０”′の
とき書込み終了と同じように動作する。
［発明の効果］
以上説明したように本発明は半導体集積回路のＥＥＰＲ
ＯＭにセルの状態が書込みか消去かを判定する回路と、
書込み消去を制御する回路を付加することにより、自動
的に書込み消去を制御できセルの酸化膜への電界ストレ
スによる余分な疲労を防ぐことができるという効果があ
る。
ＯＭにセルの状態が書込みか消去かを判定する回路と、
書込み消去を制御する回路を付加することにより、自動
的に書込み消去を制御できセルの酸化膜への電界ストレ
スによる余分な疲労を防ぐことができるという効果があ
る。
またセル状態判定回路の出力を信号（第１図のナンド２
３出力）として次に書込みまたは消去したいアドレス、
データを制御することにより、書込み消去時間を短縮で
きるという効果も得られる。
３出力）として次に書込みまたは消去したいアドレス、
データを制御することにより、書込み消去時間を短縮で
きるという効果も得られる。
第１図は本発明の一実施例を示す回路図、第２図はカレ
ントミラー回路の回路図、第３図は第１図のレベルシフ
タの回路図、第４図は従来例の回路図、第５図は従来の
基本タイミングを示す波形図、第６図はセルしきい値を
表すグラフ、第７図は本発明の基本タイミングを示す波
形図、第８図はリングオシレータを示す回路図、第９図
はラッチ回路の回路図である。 １、 ２． １６゜ １８．１４・・・・アンド回路、 ２０．２２・・・・オア回路、 ３、 １６． １９゜ ５４、 ５９． ７３゜ ７４．２０３，２０６・・・インバータ、Ｌｌ、 Ｌ
２． Ｌ３． Ｌ４゜Ｌ５．Ｌ６．ＬＩＯ，Ｌｌｌ
。 Ｌ１２．Ｌｌ３．Ｌｌ４・・・レベルシフタ、５０〜５
３．５５〜５Ｂ、 ６０． ６１． ６３゜６４．６
６．６７．６８．４〜８． １０． １１゜１３．２４
・・・・・トランジスタ、 １７．２５，２６，７１．７２・・トランスファ、９、
１２，６２．６５・・・・ＥＥＦＲＯＭセル、２６．
７２・・・・センスアンプ、 ２７・・・・・・・ラッチ、 ２３．２００・・・・ナンド、 ２ｌ−−−−−−ＥＸＮＯＲｌ ２０１．２０４・・・ ・抵抗、 ２０２．２０５・・・・容量。 特許出願人 日本電気アイジ−マイコンシステム株式
会社 代理人 弁理士 桑 井 清 − 第２図 ｉ コ。 ＃ 口 ｂソ 第３図 第６図 ○ｔＪＴ ： 第４図 第８図 第９図
ントミラー回路の回路図、第３図は第１図のレベルシフ
タの回路図、第４図は従来例の回路図、第５図は従来の
基本タイミングを示す波形図、第６図はセルしきい値を
表すグラフ、第７図は本発明の基本タイミングを示す波
形図、第８図はリングオシレータを示す回路図、第９図
はラッチ回路の回路図である。 １、 ２． １６゜ １８．１４・・・・アンド回路、 ２０．２２・・・・オア回路、 ３、 １６． １９゜ ５４、 ５９． ７３゜ ７４．２０３，２０６・・・インバータ、Ｌｌ、 Ｌ
２． Ｌ３． Ｌ４゜Ｌ５．Ｌ６．ＬＩＯ，Ｌｌｌ
。 Ｌ１２．Ｌｌ３．Ｌｌ４・・・レベルシフタ、５０〜５
３．５５〜５Ｂ、 ６０． ６１． ６３゜６４．６
６．６７．６８．４〜８． １０． １１゜１３．２４
・・・・・トランジスタ、 １７．２５，２６，７１．７２・・トランスファ、９、
１２，６２．６５・・・・ＥＥＦＲＯＭセル、２６．
７２・・・・センスアンプ、 ２７・・・・・・・ラッチ、 ２３．２００・・・・ナンド、 ２ｌ−−−−−−ＥＸＮＯＲｌ ２０１．２０４・・・ ・抵抗、 ２０２．２０５・・・・容量。 特許出願人 日本電気アイジ−マイコンシステム株式
会社 代理人 弁理士 桑 井 清 − 第２図 ｉ コ。 ＃ 口 ｂソ 第３図 第６図 ○ｔＪＴ ： 第４図 第８図 第９図
Claims (1)
- 電気的に書き込み・消去の可能な記憶装置において、通
常の書込み・消去時間に対し短い時間で書込み・消去を
繰り返すコントロール信号発生回路と、読み出した値が
期待値と一致しているかどうかを判別する比較回路と、
期待値と一致した場合にはメモリセルへ高電圧の供給を
停止させる高電圧供給遮断回路とを有することを特徴と
する電気的に書込み・消去可能型メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101816A JPH01273294A (ja) | 1988-04-25 | 1988-04-25 | 電気的書込み・消去可能型メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101816A JPH01273294A (ja) | 1988-04-25 | 1988-04-25 | 電気的書込み・消去可能型メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01273294A true JPH01273294A (ja) | 1989-11-01 |
Family
ID=14310650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101816A Pending JPH01273294A (ja) | 1988-04-25 | 1988-04-25 | 電気的書込み・消去可能型メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01273294A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182479A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 電気的に書き込み一括消去可能な不揮発性半導体記憶装置 |
| JPH05182481A (ja) * | 1991-10-30 | 1993-07-23 | Mitsubishi Electric Corp | 電気的に書込消去可能な半導体記憶装置 |
| US6181603B1 (en) | 1996-05-01 | 2001-01-30 | Hitachi, Ltd. | Nonvolatile semiconductor memory device having plural memory cells which store multi-value information |
| US6226198B1 (en) | 1995-01-31 | 2001-05-01 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
Citations (2)
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| JPS5870491A (ja) * | 1981-10-21 | 1983-04-26 | Nec Corp | 集積回路装置 |
| JPS6015896A (ja) * | 1983-07-08 | 1985-01-26 | Nec Corp | メモリ装置の高速書き込み方式 |
-
1988
- 1988-04-25 JP JP63101816A patent/JPH01273294A/ja active Pending
Patent Citations (2)
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| JPH05182479A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 電気的に書き込み一括消去可能な不揮発性半導体記憶装置 |
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