JPH01273294A - 電気的書込み・消去可能型メモリ装置 - Google Patents
電気的書込み・消去可能型メモリ装置Info
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- JPH01273294A JPH01273294A JP63101816A JP10181688A JPH01273294A JP H01273294 A JPH01273294 A JP H01273294A JP 63101816 A JP63101816 A JP 63101816A JP 10181688 A JP10181688 A JP 10181688A JP H01273294 A JPH01273294 A JP H01273294A
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- 230000015654 memory Effects 0.000 claims abstract description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 3
- 230000003466 anti-cipated effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 2
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体集積回路装置に°関し、特に電気的書込
み・消去可能型メモリに間する。
み・消去可能型メモリに間する。
[従来の技術]
従来、電気的に消去・書込み可能なメモリ(Elect
oricaly Erasable Progra
mable Read 0nly Memoly
以下EEPROMと称す)は、消去・書込みをする
場合、第5図に示す基本タイミングで行っており、消去
・書込み幅は、コントロール信号に依存し、そのセルの
しきい値(シフト量)が飽和するまで、消去・書込みを
行っていた。
oricaly Erasable Progra
mable Read 0nly Memoly
以下EEPROMと称す)は、消去・書込みをする
場合、第5図に示す基本タイミングで行っており、消去
・書込み幅は、コントロール信号に依存し、そのセルの
しきい値(シフト量)が飽和するまで、消去・書込みを
行っていた。
次に従来の技術について図面を参照して説明する。第2
図はカレントミラ一方式のセンスアンプの例でINに電
流が流れるとOUTには”1パを出し電流が流れないと
、OUTには”0”を出力する回路である。
図はカレントミラ一方式のセンスアンプの例でINに電
流が流れるとOUTには”1パを出し電流が流れないと
、OUTには”0”を出力する回路である。
第3図はレベルシフタの例でINに接地電位が入力され
るとOUTには”0”が出力され、電源電圧(”1″)
が入力されるとOU Tには高電圧(V PP)が出力
する回路である。
るとOUTには”0”が出力され、電源電圧(”1″)
が入力されるとOU Tには高電圧(V PP)が出力
する回路である。
第4図は従来技術の一例である。まずEEPROMセル
(以下セルと称す)62を消去する場合を例に採って説
明する。表1は書込み・消去・読み出しのための信号レ
ベルを表す一例である。
(以下セルと称す)62を消去する場合を例に採って説
明する。表1は書込み・消去・読み出しのための信号レ
ベルを表す一例である。
表1
この表1より消去時はVPPが高電圧(20V前後)、
信号Eが′1′、信号Wが”0″となり、またセル62
を選択するためにYセレクタ信号YSセルセレクト信号
C5Iは”1”としておく、この時各トランジスタの状
態はレベルシフタL13は0”でトランスファ72がオ
フ、レベルシフタL14は高電圧でトランスファ71は
オン、レベルシフタL10.L11は高電圧でトランジ
スタ60.61.63がオンして、セル62のゲートに
は高電圧、ソースには接地電位が印加され、セル62の
フローティングゲートにエレクトロンが注入され、しき
い値をひきあげる(第6図に示すa点までしきい値は上
がる)。
信号Eが′1′、信号Wが”0″となり、またセル62
を選択するためにYセレクタ信号YSセルセレクト信号
C5Iは”1”としておく、この時各トランジスタの状
態はレベルシフタL13は0”でトランスファ72がオ
フ、レベルシフタL14は高電圧でトランスファ71は
オン、レベルシフタL10.L11は高電圧でトランジ
スタ60.61.63がオンして、セル62のゲートに
は高電圧、ソースには接地電位が印加され、セル62の
フローティングゲートにエレクトロンが注入され、しき
い値をひきあげる(第6図に示すa点までしきい値は上
がる)。
次にセル65に書込む場合を例にとって説明する。表1
より書込み時はVPPが高電圧(20■前後)、信号E
が+10+?、信号Wが11199となり、またセル6
5を選択するためにYセレクタ信号Y85 セルセレク
ト信号CS2は”1”としておく。
より書込み時はVPPが高電圧(20■前後)、信号E
が+10+?、信号Wが11199となり、またセル6
5を選択するためにYセレクタ信号Y85 セルセレク
ト信号CS2は”1”としておく。
この時各トランジスタの状態はレベルシフタL13は高
電圧でトランスファ72はオン、レベルシフタL14は
パ0”でトランスファ71はオフ、オア70が1”でト
ランジスタ67はオン、レベルシフタLIO,L12は
高電圧でトランジスタ60.64.66がオンして、セ
ル65のゲートには接地電位、ドレインには高電圧が印
加され、セル65のフローティングゲートにホールが注
入され、セルのしきい値を引き下げる(第6図に示すb
点までしきい値は下がり、しきい値はマイナス領域に達
する)。
電圧でトランスファ72はオン、レベルシフタL14は
パ0”でトランスファ71はオフ、オア70が1”でト
ランジスタ67はオン、レベルシフタLIO,L12は
高電圧でトランジスタ60.64.66がオンして、セ
ル65のゲートには接地電位、ドレインには高電圧が印
加され、セル65のフローティングゲートにホールが注
入され、セルのしきい値を引き下げる(第6図に示すb
点までしきい値は下がり、しきい値はマイナス領域に達
する)。
書込みを行う場合は、データ入力信号りが1”の時で”
0”の時には書込みは行わない。
0”の時には書込みは行わない。
読み出し時はトランジスタ67がオンするため、各セル
のゲートに印加される電位は接地電位となり、セルのし
きい値が接地電位よりも高いと消去状態であり、センス
アンプ72のOUTには“02゛、接地電位よりも低い
と書込み状態でありセンスアンプ72のOUTには”1
”を出力する。
のゲートに印加される電位は接地電位となり、セルのし
きい値が接地電位よりも高いと消去状態であり、センス
アンプ72のOUTには“02゛、接地電位よりも低い
と書込み状態でありセンスアンプ72のOUTには”1
”を出力する。
[発明が解決しようとする問題点コ
上述した従来のEEPROMはセル特性のばらつきに対
しても十分な書込み・消去幅をもたせるため、セルのし
きい値が飽和状態になる点く第6図のa点、b点)まで
長時間高電圧をセルのドレインまたはゲートに印加しつ
づけるので、酸化膜への電界ストレスによる余分な疲労
が発生し、EEPROMの信頼性や耐用書換え回数が低
下するという欠点を有している。
しても十分な書込み・消去幅をもたせるため、セルのし
きい値が飽和状態になる点く第6図のa点、b点)まで
長時間高電圧をセルのドレインまたはゲートに印加しつ
づけるので、酸化膜への電界ストレスによる余分な疲労
が発生し、EEPROMの信頼性や耐用書換え回数が低
下するという欠点を有している。
[問題点を解決するための手段]
本発明のEEFROMは通常の書込み・消去時間に対し
短い時間で書込み・消去を繰り返すコントロール信号発
生回路と、読み出した値が期待値と一致しているかどう
かを判別する比較回路と、期待値と一致した場合メモリ
セルへ高電圧の供給を停止させる高電圧供給遮断回路を
有している。
短い時間で書込み・消去を繰り返すコントロール信号発
生回路と、読み出した値が期待値と一致しているかどう
かを判別する比較回路と、期待値と一致した場合メモリ
セルへ高電圧の供給を停止させる高電圧供給遮断回路を
有している。
[実施例コ
次に本発明について図面を参照して説明する。
第5図で示した基本タイミングの他に第7図で示す信号
Co(オーバーパー)を考える。これは外部からの信号
または第8図で示すリングオシレータの一例で作成して
もよい。第7図で示すtpwl、2・φ・nは第6図で
示すTPWW、TPWEよりも十分パルス幅は小さくし
ておく必要がある。第1図は消去時にはセルしきい値電
圧を■0O−VTN(C点)、書込み時にはセルしきい
値電圧を接地電位(6点)に設定するための回路例であ
る。
Co(オーバーパー)を考える。これは外部からの信号
または第8図で示すリングオシレータの一例で作成して
もよい。第7図で示すtpwl、2・φ・nは第6図で
示すTPWW、TPWEよりも十分パルス幅は小さくし
ておく必要がある。第1図は消去時にはセルしきい値電
圧を■0O−VTN(C点)、書込み時にはセルしきい
値電圧を接地電位(6点)に設定するための回路例であ
る。
まずセル9を消去する場合について説明する。
表1よりVPPが高電圧、信号Wは+10IT、信号E
は1″でCo(オーバーパー)が1゛の期間だけ従来例
と同様にセル9を消去しはじめる。次にCo(オーバー
パー)が′O”の期間はトランスファ17.26をオフ
してアント1が1”になりトランジスタ4をオンさせて
、セル9にVDD−VTNの電圧を印加する。この時セ
ル9のしきい値がVDD−VTNより小さいと、セル9
がオンしてセンスアンプ26の出力を1″にしてラッチ
27に保持する。 (第9図はCo(オーバーパー)が
!Il+!で保持するラッチの一実施例である)。
は1″でCo(オーバーパー)が1゛の期間だけ従来例
と同様にセル9を消去しはじめる。次にCo(オーバー
パー)が′O”の期間はトランスファ17.26をオフ
してアント1が1”になりトランジスタ4をオンさせて
、セル9にVDD−VTNの電圧を印加する。この時セ
ル9のしきい値がVDD−VTNより小さいと、セル9
がオンしてセンスアンプ26の出力を1″にしてラッチ
27に保持する。 (第9図はCo(オーバーパー)が
!Il+!で保持するラッチの一実施例である)。
保持された値111+1は読み出した値が期待値と一致
しているかどうかを判別する比較回路(この回路の構成
はアンド1,2、トランジスタ4,5、ラッチ27、E
XNOR21よりなる)で比較されEXNOR21(7
)出力をII O”にしナンド23を“1゛にしトラン
スファ25をオンの状態にし続ける。次にCo(オーバ
ーパー)が”1”になりセル9を消去し、Co(オーバ
ーパー)が”0゛となり比較しセル9のしきい値がVD
D−VTNを越えるまで繰り返す。Co(オーバーパー
)がパ0゛2となってセル9のしきい値がV DD−V
TNを越えたときセル9はオフしてセンスアンプ26
の出力を0”にしてラッチ27に保持する。保持された
値“OIIはしきい値電圧比較回路で比較されEXNO
Rの出力を”1゛にしナンド23を0°゛にしてトラン
スファ25をオフの状態にする。
しているかどうかを判別する比較回路(この回路の構成
はアンド1,2、トランジスタ4,5、ラッチ27、E
XNOR21よりなる)で比較されEXNOR21(7
)出力をII O”にしナンド23を“1゛にしトラン
スファ25をオンの状態にし続ける。次にCo(オーバ
ーパー)が”1”になりセル9を消去し、Co(オーバ
ーパー)が”0゛となり比較しセル9のしきい値がVD
D−VTNを越えるまで繰り返す。Co(オーバーパー
)がパ0゛2となってセル9のしきい値がV DD−V
TNを越えたときセル9はオフしてセンスアンプ26
の出力を0”にしてラッチ27に保持する。保持された
値“OIIはしきい値電圧比較回路で比較されEXNO
Rの出力を”1゛にしナンド23を0°゛にしてトラン
スファ25をオフの状態にする。
この為次にCo(オーバーパー)が”1”となってもセ
ルのゲートには高電圧が印加されず、消去を中断する。
ルのゲートには高電圧が印加されず、消去を中断する。
同様にセル12に書込む場合も説明できる。表1よりV
F’Pが高電圧、信号Wは1”、信号Eは0°′でCO
(オーバーパー)が′”1゛′の期間とDが°’1”(
書き込みたい情報はD=1とする)のとき、従来例と同
様に書込みはじめる。次にCO(オーバーパー)が”0
゛′の其月間は、トランスファ17.26をオフしてア
ンド2が1”になりトランジスタ5をオンさせてセル1
2のゲートに接地電位を印加する。このときセル12の
しきい値電圧が接地電位より大きいと、セル12がオフ
してセンスアンプ26の出力を”0゛にしてラッチ27
に保持する。保持された値゛0”はじきい値電圧比較回
路で比較されEXNOR21の出力を”O11にしナン
ド23を”1”にし、トランスファ25をオン状態にし
つづける。次にCo(オーバーパー)が”1”になりセ
ル12に書込み、Co(オーバーパー)が”0”となり
比較しセル12のしきい値が接地電位よりも下がるまで
繰り返す。Co(オーバーパー)が”0”となってセル
12のしきい値が接地電位より下がったとき、セル12
はオンしてセンスアンプ26の出力を”1”′にしてラ
ッチ27に保持する。保持された値パ1“′は、しきい
値電圧比較回路で比較され、EXNOR21の出力を1
1111にしナンド23を″0パにしてトランスファ2
5をオフの状態にする。
F’Pが高電圧、信号Wは1”、信号Eは0°′でCO
(オーバーパー)が′”1゛′の期間とDが°’1”(
書き込みたい情報はD=1とする)のとき、従来例と同
様に書込みはじめる。次にCO(オーバーパー)が”0
゛′の其月間は、トランスファ17.26をオフしてア
ンド2が1”になりトランジスタ5をオンさせてセル1
2のゲートに接地電位を印加する。このときセル12の
しきい値電圧が接地電位より大きいと、セル12がオフ
してセンスアンプ26の出力を”0゛にしてラッチ27
に保持する。保持された値゛0”はじきい値電圧比較回
路で比較されEXNOR21の出力を”O11にしナン
ド23を”1”にし、トランスファ25をオン状態にし
つづける。次にCo(オーバーパー)が”1”になりセ
ル12に書込み、Co(オーバーパー)が”0”となり
比較しセル12のしきい値が接地電位よりも下がるまで
繰り返す。Co(オーバーパー)が”0”となってセル
12のしきい値が接地電位より下がったとき、セル12
はオンしてセンスアンプ26の出力を”1”′にしてラ
ッチ27に保持する。保持された値パ1“′は、しきい
値電圧比較回路で比較され、EXNOR21の出力を1
1111にしナンド23を″0パにしてトランスファ2
5をオフの状態にする。
この為、次にCo(オーバーパー)が1”となってもセ
ルのドレインには高電圧印加がされず書込みを中断する
。
ルのドレインには高電圧印加がされず書込みを中断する
。
また書込み時りが0の場合アンド14が11111とな
りトランジスタ13をオンさせて、センスアンプ26に
+l□I+を入力し、Co(オーバーパー)が0”′の
とき書込み終了と同じように動作する。
りトランジスタ13をオンさせて、センスアンプ26に
+l□I+を入力し、Co(オーバーパー)が0”′の
とき書込み終了と同じように動作する。
[発明の効果]
以上説明したように本発明は半導体集積回路のEEPR
OMにセルの状態が書込みか消去かを判定する回路と、
書込み消去を制御する回路を付加することにより、自動
的に書込み消去を制御できセルの酸化膜への電界ストレ
スによる余分な疲労を防ぐことができるという効果があ
る。
OMにセルの状態が書込みか消去かを判定する回路と、
書込み消去を制御する回路を付加することにより、自動
的に書込み消去を制御できセルの酸化膜への電界ストレ
スによる余分な疲労を防ぐことができるという効果があ
る。
またセル状態判定回路の出力を信号(第1図のナンド2
3出力)として次に書込みまたは消去したいアドレス、
データを制御することにより、書込み消去時間を短縮で
きるという効果も得られる。
3出力)として次に書込みまたは消去したいアドレス、
データを制御することにより、書込み消去時間を短縮で
きるという効果も得られる。
第1図は本発明の一実施例を示す回路図、第2図はカレ
ントミラー回路の回路図、第3図は第1図のレベルシフ
タの回路図、第4図は従来例の回路図、第5図は従来の
基本タイミングを示す波形図、第6図はセルしきい値を
表すグラフ、第7図は本発明の基本タイミングを示す波
形図、第8図はリングオシレータを示す回路図、第9図
はラッチ回路の回路図である。 1、 2. 16゜ 18.14・・・・アンド回路、 20.22・・・・オア回路、 3、 16. 19゜ 54、 59. 73゜ 74.203,206・・・インバータ、Ll、 L
2. L3. L4゜L5.L6.LIO,Lll
。 L12.Ll3.Ll4・・・レベルシフタ、50〜5
3.55〜5B、 60. 61. 63゜64.6
6.67.68.4〜8. 10. 11゜13.24
・・・・・トランジスタ、 17.25,26,71.72・・トランスファ、9、
12,62.65・・・・EEFROMセル、26.
72・・・・センスアンプ、 27・・・・・・・ラッチ、 23.200・・・・ナンド、 2l−−−−−−EXNORl 201.204・・・ ・抵抗、 202.205・・・・容量。 特許出願人 日本電気アイジ−マイコンシステム株式
会社 代理人 弁理士 桑 井 清 − 第2図 i コ。 # 口 bソ 第3図 第6図 ○tJT : 第4図 第8図 第9図
ントミラー回路の回路図、第3図は第1図のレベルシフ
タの回路図、第4図は従来例の回路図、第5図は従来の
基本タイミングを示す波形図、第6図はセルしきい値を
表すグラフ、第7図は本発明の基本タイミングを示す波
形図、第8図はリングオシレータを示す回路図、第9図
はラッチ回路の回路図である。 1、 2. 16゜ 18.14・・・・アンド回路、 20.22・・・・オア回路、 3、 16. 19゜ 54、 59. 73゜ 74.203,206・・・インバータ、Ll、 L
2. L3. L4゜L5.L6.LIO,Lll
。 L12.Ll3.Ll4・・・レベルシフタ、50〜5
3.55〜5B、 60. 61. 63゜64.6
6.67.68.4〜8. 10. 11゜13.24
・・・・・トランジスタ、 17.25,26,71.72・・トランスファ、9、
12,62.65・・・・EEFROMセル、26.
72・・・・センスアンプ、 27・・・・・・・ラッチ、 23.200・・・・ナンド、 2l−−−−−−EXNORl 201.204・・・ ・抵抗、 202.205・・・・容量。 特許出願人 日本電気アイジ−マイコンシステム株式
会社 代理人 弁理士 桑 井 清 − 第2図 i コ。 # 口 bソ 第3図 第6図 ○tJT : 第4図 第8図 第9図
Claims (1)
- 電気的に書き込み・消去の可能な記憶装置において、通
常の書込み・消去時間に対し短い時間で書込み・消去を
繰り返すコントロール信号発生回路と、読み出した値が
期待値と一致しているかどうかを判別する比較回路と、
期待値と一致した場合にはメモリセルへ高電圧の供給を
停止させる高電圧供給遮断回路とを有することを特徴と
する電気的に書込み・消去可能型メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63101816A JPH01273294A (ja) | 1988-04-25 | 1988-04-25 | 電気的書込み・消去可能型メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63101816A JPH01273294A (ja) | 1988-04-25 | 1988-04-25 | 電気的書込み・消去可能型メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01273294A true JPH01273294A (ja) | 1989-11-01 |
Family
ID=14310650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63101816A Pending JPH01273294A (ja) | 1988-04-25 | 1988-04-25 | 電気的書込み・消去可能型メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01273294A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05182479A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 電気的に書き込み一括消去可能な不揮発性半導体記憶装置 |
JPH05182481A (ja) * | 1991-10-30 | 1993-07-23 | Mitsubishi Electric Corp | 電気的に書込消去可能な半導体記憶装置 |
US6181603B1 (en) | 1996-05-01 | 2001-01-30 | Hitachi, Ltd. | Nonvolatile semiconductor memory device having plural memory cells which store multi-value information |
US6226198B1 (en) | 1995-01-31 | 2001-05-01 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
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---|---|---|---|---|
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JPS6015896A (ja) * | 1983-07-08 | 1985-01-26 | Nec Corp | メモリ装置の高速書き込み方式 |
-
1988
- 1988-04-25 JP JP63101816A patent/JPH01273294A/ja active Pending
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