JPH0660674A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0660674A JPH0660674A JP13200693A JP13200693A JPH0660674A JP H0660674 A JPH0660674 A JP H0660674A JP 13200693 A JP13200693 A JP 13200693A JP 13200693 A JP13200693 A JP 13200693A JP H0660674 A JPH0660674 A JP H0660674A
- Authority
- JP
- Japan
- Prior art keywords
- writing
- write
- time
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 確実な書き込みまでの時間を短縮させた不揮
発性半導体記憶装置を提供する。 【構成】 書き込みパルスにより不揮発性メモリセル
(418)にデータの書込みを行う書込み部(203,
205)と、書込んだ前記メモリセルの内容を読出す読
出し部(419)と、書込みの都度前記読出し手段によ
り読出しを行い、確実に書込みが行われていることを確
認するベリファイ動作を行うベリファイ部(207,2
10)とを備えた不揮発性半導体記憶装置は正常な書き
込みがベリファイ部によって確認されるまで書き込みを
繰り返す。この際、書き込み部によって書き込み時間を
変化させることが可能となっており、前記ベリファイ手
段で正常な書き込みが行われていることが確認されない
限り書き込みを繰り返す一連のシーケンス中の少なくと
も一部に今回の書込み時間より次回の書込み時間を長く
設定する。この設定は一定の比、一定の差、累積値が一
定の比などで行われる。
発性半導体記憶装置を提供する。 【構成】 書き込みパルスにより不揮発性メモリセル
(418)にデータの書込みを行う書込み部(203,
205)と、書込んだ前記メモリセルの内容を読出す読
出し部(419)と、書込みの都度前記読出し手段によ
り読出しを行い、確実に書込みが行われていることを確
認するベリファイ動作を行うベリファイ部(207,2
10)とを備えた不揮発性半導体記憶装置は正常な書き
込みがベリファイ部によって確認されるまで書き込みを
繰り返す。この際、書き込み部によって書き込み時間を
変化させることが可能となっており、前記ベリファイ手
段で正常な書き込みが行われていることが確認されない
限り書き込みを繰り返す一連のシーケンス中の少なくと
も一部に今回の書込み時間より次回の書込み時間を長く
設定する。この設定は一定の比、一定の差、累積値が一
定の比などで行われる。
Description
【0001】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に、電気的に記憶データを消去、再書き込
み可能なEEPROMに関する。
置に関し、特に、電気的に記憶データを消去、再書き込
み可能なEEPROMに関する。
【0002】
【従来の技術】電気的に記憶データを消去し、新たなデ
ータを再書込みできる不揮発性半導体記憶装置はEEP
ROM(Electrically Erasable
Programable Read Only Me
mory)として知られている。このEEPROMは、
記憶データを消去するとき、EPROM(Erasab
le Programable Read Only
Memory)とは異なり紫外線を用いる必要がない。
従って、印刷配線板に実装した状態のままで電気的にデ
ータの消去、書換えを行うことができる。このため、こ
の記憶装置は使いやすく、各種制御機器用やメモリカー
ド用として用いられる。
ータを再書込みできる不揮発性半導体記憶装置はEEP
ROM(Electrically Erasable
Programable Read Only Me
mory)として知られている。このEEPROMは、
記憶データを消去するとき、EPROM(Erasab
le Programable Read Only
Memory)とは異なり紫外線を用いる必要がない。
従って、印刷配線板に実装した状態のままで電気的にデ
ータの消去、書換えを行うことができる。このため、こ
の記憶装置は使いやすく、各種制御機器用やメモリカー
ド用として用いられる。
【0003】現在開発されている多くのEEPROMは
フローティングゲートを有するMOSトランジスタをメ
モリセルとして用い、このフローティングゲートに電子
を注入するか否かによって、しきい値を変化させ、これ
により“0”、“1”を保持する。このフローティング
ゲート型MOSトランジスタを行列状に配置し、メモリ
セルに書込まれたデータを読み出し可能にするためには
“0”または“1”の少なくとも一方の状態においてし
きい値を所定電圧に収束させるべく制御を行うことが必
要である。
フローティングゲートを有するMOSトランジスタをメ
モリセルとして用い、このフローティングゲートに電子
を注入するか否かによって、しきい値を変化させ、これ
により“0”、“1”を保持する。このフローティング
ゲート型MOSトランジスタを行列状に配置し、メモリ
セルに書込まれたデータを読み出し可能にするためには
“0”または“1”の少なくとも一方の状態においてし
きい値を所定電圧に収束させるべく制御を行うことが必
要である。
【0004】これはNOR型EEPROMに関しては過
剰消去の問題として、NAND型EEPROMに関して
は過剰書込みの問題として、現在まで種々の解決法が提
案されている。このなかの一つがビットバイベリファイ
による手法である。これは、1990 Symposi
um on VLSI Circuits(p105−
106)に詳細に開示されている。
剰消去の問題として、NAND型EEPROMに関して
は過剰書込みの問題として、現在まで種々の解決法が提
案されている。このなかの一つがビットバイベリファイ
による手法である。これは、1990 Symposi
um on VLSI Circuits(p105−
106)に詳細に開示されている。
【0005】
【発明が解決しようとする課題】しかし、この手法では
メモリセルにより書き込みやすさ、書き込みにくさが大
きく異なり、全ビット書き込み完了までの時間は書き込
みにくいメモリセルに律速されてしまい、結果的に書き
込み時間が長くなるという問題がある。
メモリセルにより書き込みやすさ、書き込みにくさが大
きく異なり、全ビット書き込み完了までの時間は書き込
みにくいメモリセルに律速されてしまい、結果的に書き
込み時間が長くなるという問題がある。
【0006】本発明の目的は、上記欠点を除去し、書き
込み時間を短縮することができる不揮発性メモリを提供
することである。
込み時間を短縮することができる不揮発性メモリを提供
することである。
【0007】
【課題を解決するための手段】本発明にかかる不揮発性
半導体記憶装置によれば、書き込みパルスにより不揮発
性メモリセルにデータの書込みを行う書込み手段と、書
込んだ前記メモリセルの内容を読出す読出し手段と、書
込みの都度前記読出し手段により読出しを行い、確実に
書込みが行われていることを確認するベリファイ動作を
行うベリファイ手段とを備え、前記書き込み手段は、書
き込み時間を変化させることができるものであり、前記
ベリファイ手段で正常な書き込みが行われていることが
確認されない限り書き込みを繰り返す一連のシーケンス
中の少なくとも一部に今回の書込み時間より次回の書込
み時間が長く設定されたことを特徴とする。
半導体記憶装置によれば、書き込みパルスにより不揮発
性メモリセルにデータの書込みを行う書込み手段と、書
込んだ前記メモリセルの内容を読出す読出し手段と、書
込みの都度前記読出し手段により読出しを行い、確実に
書込みが行われていることを確認するベリファイ動作を
行うベリファイ手段とを備え、前記書き込み手段は、書
き込み時間を変化させることができるものであり、前記
ベリファイ手段で正常な書き込みが行われていることが
確認されない限り書き込みを繰り返す一連のシーケンス
中の少なくとも一部に今回の書込み時間より次回の書込
み時間が長く設定されたことを特徴とする。
【0008】
【作用】本発明によれば、ベリファイの結果再書込みが
必要とされた不揮発性メモリセルに対して、さらに長い
書込み時間で書込みを行うので従来例に比べて少ない書
込み回数で書込み後のセルのしきい値の上限を十分低い
値にすることができる。このことは、昇圧時間、放電時
間、ベリファイ時間までも含めた全体での書込み時間を
短縮し、書込み速度を速くすることにつながる。
必要とされた不揮発性メモリセルに対して、さらに長い
書込み時間で書込みを行うので従来例に比べて少ない書
込み回数で書込み後のセルのしきい値の上限を十分低い
値にすることができる。このことは、昇圧時間、放電時
間、ベリファイ時間までも含めた全体での書込み時間を
短縮し、書込み速度を速くすることにつながる。
【0009】
【実施例】本発明をNAND型EEPROMに用いた場
合の実施例を図面を参照して説明する。
合の実施例を図面を参照して説明する。
【0010】NAND型EEPROMは、データの書込
み、消去に当って、従来のNORタイプのメモリセルと
異なり、ホットエレクトロンの注入を必要とせず、書込
み、消去は、トンネル効果によって行っている。このた
め、メモリセルに流れる電流が少なく、ページ単位での
データの書換えが可能である。よって、その用途はメモ
リカードのみでなく、ハードディスクにも及ぶ。
み、消去に当って、従来のNORタイプのメモリセルと
異なり、ホットエレクトロンの注入を必要とせず、書込
み、消去は、トンネル効果によって行っている。このた
め、メモリセルに流れる電流が少なく、ページ単位での
データの書換えが可能である。よって、その用途はメモ
リカードのみでなく、ハードディスクにも及ぶ。
【0011】このような大容量化に適したNANDタイ
プの1つのメモリセル群MCGを図1に示す。図1はメ
モリセル群の平面図を示している。このようなNAND
セル群は、n型基板内に形成されるP型ウェル中に作ら
れる。この図1では、第一層のポリシリコン(1st.
poly)からなる浮遊ゲートFGと第2層のポリシリ
コン(2nd.poly)からなる制御ゲート(CG,
WL1〜WL8)とを有するメモリセルMCを8個示し
ている。この8個のNANDメモリセルMCを挟んで、
ドレインD側と、ソースS側に、それぞれ選択用のトラ
ンジスタT1−T2がそれぞれ接続されている構造をし
ている。DfLは拡散層を示す。
プの1つのメモリセル群MCGを図1に示す。図1はメ
モリセル群の平面図を示している。このようなNAND
セル群は、n型基板内に形成されるP型ウェル中に作ら
れる。この図1では、第一層のポリシリコン(1st.
poly)からなる浮遊ゲートFGと第2層のポリシリ
コン(2nd.poly)からなる制御ゲート(CG,
WL1〜WL8)とを有するメモリセルMCを8個示し
ている。この8個のNANDメモリセルMCを挟んで、
ドレインD側と、ソースS側に、それぞれ選択用のトラ
ンジスタT1−T2がそれぞれ接続されている構造をし
ている。DfLは拡散層を示す。
【0012】次に、このメモリセルの動作を説明する。
図2は、図1に示したメモリセル群MCGの等価回路を
示す図であり、NAND構造のメモリセル群MCGを二
つ示している。読み出し時、選択されたメモリセル(M
C(1)。MC(2))の選択ゲート(ワードラインW
L(S))は低レベル(以下、“L”と略記する)に設
定され、NANDセル群の残りの7つのメモリセルの選
択ゲート(ワードラインWL(NS))は高レベル(以
下、“H”と略記する)に設定される。選択トランジス
タT1のゲート(セレクトラインSL1)と、選択トラ
ンジスタT2のゲート(セレクトラインSL2)は
“H”に設定される。
図2は、図1に示したメモリセル群MCGの等価回路を
示す図であり、NAND構造のメモリセル群MCGを二
つ示している。読み出し時、選択されたメモリセル(M
C(1)。MC(2))の選択ゲート(ワードラインW
L(S))は低レベル(以下、“L”と略記する)に設
定され、NANDセル群の残りの7つのメモリセルの選
択ゲート(ワードラインWL(NS))は高レベル(以
下、“H”と略記する)に設定される。選択トランジス
タT1のゲート(セレクトラインSL1)と、選択トラ
ンジスタT2のゲート(セレクトラインSL2)は
“H”に設定される。
【0013】NAND構造の不揮発性半導体装置では、
図3に示すように、“0”の書込まれたメモリセルのし
きい値電圧は正に分布する。しかも、その“0”データ
セルのしきい値電圧は、NANDセル群の非選択トラン
ジスタのゲート電圧(“H”)より低い値となるように
設定される。このため、選択されたメモリセル(MC
(1))のしきい値電圧が正であれば(“0”データが
書込まれていれば)、ビットライン(BL(1))とG
ND間には電流が流れず、ビットライン(BL(1))
は高レベルとなる。また、選択されたメモリセル(MC
(2))のしきい値電圧が負であれば(“1”データが
書込まれていれば)、ビットライン(BL(2))とG
ND間にセル電流CCが流れ、ビットライン(BL
(2))は低レベルとなる。従って、このビットライン
(BL(1)、BL(2))の電位をセンスアンプによ
り検知する事により、対象とするメモリセルMC
(1)、MC(2)のデータが“0”か“1”かを読み
出すことが出来る。
図3に示すように、“0”の書込まれたメモリセルのし
きい値電圧は正に分布する。しかも、その“0”データ
セルのしきい値電圧は、NANDセル群の非選択トラン
ジスタのゲート電圧(“H”)より低い値となるように
設定される。このため、選択されたメモリセル(MC
(1))のしきい値電圧が正であれば(“0”データが
書込まれていれば)、ビットライン(BL(1))とG
ND間には電流が流れず、ビットライン(BL(1))
は高レベルとなる。また、選択されたメモリセル(MC
(2))のしきい値電圧が負であれば(“1”データが
書込まれていれば)、ビットライン(BL(2))とG
ND間にセル電流CCが流れ、ビットライン(BL
(2))は低レベルとなる。従って、このビットライン
(BL(1)、BL(2))の電位をセンスアンプによ
り検知する事により、対象とするメモリセルMC
(1)、MC(2)のデータが“0”か“1”かを読み
出すことが出来る。
【0014】次に、書込み動作について説明する。図4
に示すように、選択されたメモリセルの選択ゲートWL
(S)には20V程度の高電圧(Vpp)がロウデコー
ダより供給される。また、他の7つの選択ゲート(WL
(NS))には10V程度の中間電位(VPI)が供給
される。この時、選択トランジスタT1のゲート電圧
(SL1)は12V、NANDセル群MCGとソース線
間の選択トランジスシタT2のゲート電圧は0Vに設定
される。図示してはいないが、他のNANDセル群の選
択ゲートには0Vが供給される。この状態でビットライ
ンBL(1)を0Vにすると、選択されたメモリセルM
C(1)の選択ゲート(WL(S))とチャネルとの間
の電位差は20Vとなる。従って、図5に示されるよう
に、選択されたメモリセルMC(1)においてのみ基板
から浮遊ゲートに電子が注入される。
に示すように、選択されたメモリセルの選択ゲートWL
(S)には20V程度の高電圧(Vpp)がロウデコー
ダより供給される。また、他の7つの選択ゲート(WL
(NS))には10V程度の中間電位(VPI)が供給
される。この時、選択トランジスタT1のゲート電圧
(SL1)は12V、NANDセル群MCGとソース線
間の選択トランジスシタT2のゲート電圧は0Vに設定
される。図示してはいないが、他のNANDセル群の選
択ゲートには0Vが供給される。この状態でビットライ
ンBL(1)を0Vにすると、選択されたメモリセルM
C(1)の選択ゲート(WL(S))とチャネルとの間
の電位差は20Vとなる。従って、図5に示されるよう
に、選択されたメモリセルMC(1)においてのみ基板
から浮遊ゲートに電子が注入される。
【0015】このときに、同じNANDセル群MCG
(1)中の他の7つのメモリセルにおいては、選択ゲー
トとチャネルの間の電位差は10Vとなり、浮遊ゲート
への電子の注入は起らない。また、選択したメモリセル
MC(2)へ電子の注入を行わないとき、すなわち
“1”書き込みを行いたいときは、図6に示すようにビ
ットラインBL(2)にVDPIの電圧を供給すれば良
い。このようにして、選択的に、“0”または“1”の
データの書込みを行うことができる。
(1)中の他の7つのメモリセルにおいては、選択ゲー
トとチャネルの間の電位差は10Vとなり、浮遊ゲート
への電子の注入は起らない。また、選択したメモリセル
MC(2)へ電子の注入を行わないとき、すなわち
“1”書き込みを行いたいときは、図6に示すようにビ
ットラインBL(2)にVDPIの電圧を供給すれば良
い。このようにして、選択的に、“0”または“1”の
データの書込みを行うことができる。
【0016】次に、消去動作について説明する。図7に
示すように、消去時には、基板を20V程度(Vpp)
に、選択ゲートを0Vに設定する。これにより、図8に
示すように浮遊ゲート中の電子が基板に引抜かれて、消
去が行われる。このとき、選択ゲートのゲートストレス
を緩和するため、セレクト線SL1、SL2は20V
(Vpp)に設定される。このように、NAND構造の
EEPROMでは、トンネル電流で書込みが行われる。
このため、書込み時にメモリセルに流れる電流は非常に
小さい。従って、数百〜数千個のメモリセルに同時に書
込みを行うことが可能である。
示すように、消去時には、基板を20V程度(Vpp)
に、選択ゲートを0Vに設定する。これにより、図8に
示すように浮遊ゲート中の電子が基板に引抜かれて、消
去が行われる。このとき、選択ゲートのゲートストレス
を緩和するため、セレクト線SL1、SL2は20V
(Vpp)に設定される。このように、NAND構造の
EEPROMでは、トンネル電流で書込みが行われる。
このため、書込み時にメモリセルに流れる電流は非常に
小さい。従って、数百〜数千個のメモリセルに同時に書
込みを行うことが可能である。
【0017】続いて、ビットバイベリファイについて説
明する。上記したような浮遊ゲート型のメモリセルは書
込み特性にばらつきがある。NAND構造のEEPRO
Mも例外ではない。図9は“1”セルに“0”書込みを
行ったときの書込み時間tpwとセルのしきい値Vth
との関係を示している。これによると、同じ書込み時間
に対して、書込み後のセルのしきい値には書込みの速い
セルと遅いセルとで約3V程度のばらつきがある。した
がって、一回目の書込みパルスで書込みを行う場合は書
込み後のVthの分布を狭い範囲内に抑えることは非常
に難しい。ビットバイベリファイでは書込み時間を細か
く分けて、書込み→読み出し→正しく書込まれていない
セルのみ再書込み→読み出し→正しく書込まれていない
セルのみ再書込み→…と行う。
明する。上記したような浮遊ゲート型のメモリセルは書
込み特性にばらつきがある。NAND構造のEEPRO
Mも例外ではない。図9は“1”セルに“0”書込みを
行ったときの書込み時間tpwとセルのしきい値Vth
との関係を示している。これによると、同じ書込み時間
に対して、書込み後のセルのしきい値には書込みの速い
セルと遅いセルとで約3V程度のばらつきがある。した
がって、一回目の書込みパルスで書込みを行う場合は書
込み後のVthの分布を狭い範囲内に抑えることは非常
に難しい。ビットバイベリファイでは書込み時間を細か
く分けて、書込み→読み出し→正しく書込まれていない
セルのみ再書込み→読み出し→正しく書込まれていない
セルのみ再書込み→…と行う。
【0018】これを図10を用いて説明する。書込みは
一本のワード線に接続されたメモリセル全てを同時に行
う。このとき、書込むべきデータはセルの左列から順に
“1”、“0”、“0”…“1”である。従って、2列
目、3列目…のメモリセルについて書込み(しきい値の
正シフト)を行う。続いて、ベリファイ(読み出し)を
行う。ここで、所定電圧Vt0minよりしきい値が大
きいか小さいかを判定し、これよりしきい電圧が高く、
十分に書込みがなされた場合パス、所定電圧V0min
よりしきい値が低く、書込みが不十分の場合はフェイル
となる。続いて、フェイルビットのみ再書込みを行う。
しきい値電圧のシフト幅ΔVthは書込みパルスの幅で
きまり、パルス幅を短くするほどΔVthは小さく、長
くするほどΔVthは大きくなる。このように短い書込
みパルスを小刻みに複数回加えることにより、メモリセ
ルのしきい値がある一定の狭いしきい値の分布に収束す
る。ここで、書込みパルス幅を二回目、三回目と順々に
長くしていくことが本発明の回路の特徴である。これら
の動作を本実施例のEEPROMは自動で行う、オート
プログラミングモードを具備している。
一本のワード線に接続されたメモリセル全てを同時に行
う。このとき、書込むべきデータはセルの左列から順に
“1”、“0”、“0”…“1”である。従って、2列
目、3列目…のメモリセルについて書込み(しきい値の
正シフト)を行う。続いて、ベリファイ(読み出し)を
行う。ここで、所定電圧Vt0minよりしきい値が大
きいか小さいかを判定し、これよりしきい電圧が高く、
十分に書込みがなされた場合パス、所定電圧V0min
よりしきい値が低く、書込みが不十分の場合はフェイル
となる。続いて、フェイルビットのみ再書込みを行う。
しきい値電圧のシフト幅ΔVthは書込みパルスの幅で
きまり、パルス幅を短くするほどΔVthは小さく、長
くするほどΔVthは大きくなる。このように短い書込
みパルスを小刻みに複数回加えることにより、メモリセ
ルのしきい値がある一定の狭いしきい値の分布に収束す
る。ここで、書込みパルス幅を二回目、三回目と順々に
長くしていくことが本発明の回路の特徴である。これら
の動作を本実施例のEEPROMは自動で行う、オート
プログラミングモードを具備している。
【0019】続いて、本発明の特徴である書き込みを制
御する回路の構成について説明する。図11は書き込み
動作に関連のある回路ブロックの構成を示している。す
なわち、外部から入力した書き込みコマンドをデコード
して書き込み動作を開始させるコマンド入力回路20
0、書き込みに必要な高電圧を発生させる昇圧回路20
1、昇圧が終了し書き込み開始パルスP1を受けた後メ
モリセルアレイに種々の電圧を印加する制御を行う書き
込み制御回路203、書き込み制御回路に書き込み終了
パルスP2を出す書き込み時間制御205、書き込みの
回数を数える書き込み回数カウント回路209、書き込
み動作の後再び書き込みセルから読み出しを行うリカバ
リーベリファイ回路207、読み出したデータが正しく
書き込まれているかを判定するパスフェイル判定回路2
10からなる。これらの回路ブロックでオートプログラ
ミングモードを実現する。
御する回路の構成について説明する。図11は書き込み
動作に関連のある回路ブロックの構成を示している。す
なわち、外部から入力した書き込みコマンドをデコード
して書き込み動作を開始させるコマンド入力回路20
0、書き込みに必要な高電圧を発生させる昇圧回路20
1、昇圧が終了し書き込み開始パルスP1を受けた後メ
モリセルアレイに種々の電圧を印加する制御を行う書き
込み制御回路203、書き込み制御回路に書き込み終了
パルスP2を出す書き込み時間制御205、書き込みの
回数を数える書き込み回数カウント回路209、書き込
み動作の後再び書き込みセルから読み出しを行うリカバ
リーベリファイ回路207、読み出したデータが正しく
書き込まれているかを判定するパスフェイル判定回路2
10からなる。これらの回路ブロックでオートプログラ
ミングモードを実現する。
【0020】書き込み時間制御回路205および書き込
み回数カウント回路209の詳細を図12に示す。この
書き込み時間制御回路205は、主にオシレータ10
0、タイマ101からなり、書き込み回数カウント回路
209は主に書き込み回数カウント部102、書き込み
回数デコード部103よりなる。オシレータ100はリ
ングオシレータ等よりなる発振回路とカウンタで構成さ
れ、イネーブル信号F2が“H”の期間のみ動作し周期
Tでパルス幅T/2の方形波をノードT0に出力する。
み回数カウント回路209の詳細を図12に示す。この
書き込み時間制御回路205は、主にオシレータ10
0、タイマ101からなり、書き込み回数カウント回路
209は主に書き込み回数カウント部102、書き込み
回数デコード部103よりなる。オシレータ100はリ
ングオシレータ等よりなる発振回路とカウンタで構成さ
れ、イネーブル信号F2が“H”の期間のみ動作し周期
Tでパルス幅T/2の方形波をノードT0に出力する。
【0021】タイマ101はおもにフリップフロップ群
13〜17、これらの出力に基づいて書き込み時間に応
じた信号を出力するゲート群3〜11、このゲート群か
らの出力信号に基づいて書き込み信号を出力するラッチ
回路211からなる。ラッチ回路211は2つのNOR
ゲート1,2よりなり、書き込み開始パルスP1をセッ
ト信号、電源立ち上げ時のパルス信号P3をリセット信
号とする。フリップフロップ13は入力クロック信号T
Oとそのインバータ12による反転信号を入力とし、ま
たその出力信号は次段に入力され、以下、同様である。
NANDゲート3は信号PN1およびフリップフロップ
13の出力信号を入力し、以下、各段のフリップフロッ
プ14〜17の出力信号と入力信号PN2〜PN5がN
ANDゲート4〜7に入力される。NANDゲート3〜
5の出力信号はNANDゲート8に入力され、NAND
ゲート6および7の出力信号はNANDゲート9に入力
される。そして、NANDゲート8および9の出力信号
がNORゲート10に入力され、そのインバータ11に
よる反転信号P2がラッチ回路211のリセット入力と
なっている。また、信号P2は遅延回路18で50ns
遅延され、イネーブル信号F1のインバータ20による
反転信号とともにNORゲート19に与えられおり、そ
の出力信号がフリップフロップ13〜17にリセット信
号として与えられる。
13〜17、これらの出力に基づいて書き込み時間に応
じた信号を出力するゲート群3〜11、このゲート群か
らの出力信号に基づいて書き込み信号を出力するラッチ
回路211からなる。ラッチ回路211は2つのNOR
ゲート1,2よりなり、書き込み開始パルスP1をセッ
ト信号、電源立ち上げ時のパルス信号P3をリセット信
号とする。フリップフロップ13は入力クロック信号T
Oとそのインバータ12による反転信号を入力とし、ま
たその出力信号は次段に入力され、以下、同様である。
NANDゲート3は信号PN1およびフリップフロップ
13の出力信号を入力し、以下、各段のフリップフロッ
プ14〜17の出力信号と入力信号PN2〜PN5がN
ANDゲート4〜7に入力される。NANDゲート3〜
5の出力信号はNANDゲート8に入力され、NAND
ゲート6および7の出力信号はNANDゲート9に入力
される。そして、NANDゲート8および9の出力信号
がNORゲート10に入力され、そのインバータ11に
よる反転信号P2がラッチ回路211のリセット入力と
なっている。また、信号P2は遅延回路18で50ns
遅延され、イネーブル信号F1のインバータ20による
反転信号とともにNORゲート19に与えられおり、そ
の出力信号がフリップフロップ13〜17にリセット信
号として与えられる。
【0022】書き込み回数カウント部102はイネーブ
ル信号をリセット信号とする3段のフリップフロップ2
2〜24からなる非同期式バイナリーカウンタを構成し
ている。書き込み回数デコード部103はフリップフロ
ップ22〜24の出力信号が与えられてタイマ部に対す
る入力信号PN2〜PN5を形成する複数のNANDゲ
ートを有している。
ル信号をリセット信号とする3段のフリップフロップ2
2〜24からなる非同期式バイナリーカウンタを構成し
ている。書き込み回数デコード部103はフリップフロ
ップ22〜24の出力信号が与えられてタイマ部に対す
る入力信号PN2〜PN5を形成する複数のNANDゲ
ートを有している。
【0023】このようなタイマ101の動作を説明す
る。出力信号F2が“H”である時間中書き込みが行わ
れる。すなわちF2信号のパルス幅が書き込み時間tp
wに相当する。フリップフロップ13〜17は非同期式
バイナリカウンタを構成しており、書き込み中“H”レ
ベルとなるイネーブル信号F1により動作可能になり、
入力クロック信号T0の立ち下がりで出力T1〜T5が
変化する。NANDゲート3〜8はバイナリカウンタの
出力T1〜T5のうちいずれかを入力信号PN1〜PN
5によって選択し、書き込み時間終了パルスP2を生成
する。ディレイ回路18は書き込み終了パルスP2のパ
ルス幅を決めている。書き込み終了信号P2はまた、ラ
ッチ回路211をリセットしている。
る。出力信号F2が“H”である時間中書き込みが行わ
れる。すなわちF2信号のパルス幅が書き込み時間tp
wに相当する。フリップフロップ13〜17は非同期式
バイナリカウンタを構成しており、書き込み中“H”レ
ベルとなるイネーブル信号F1により動作可能になり、
入力クロック信号T0の立ち下がりで出力T1〜T5が
変化する。NANDゲート3〜8はバイナリカウンタの
出力T1〜T5のうちいずれかを入力信号PN1〜PN
5によって選択し、書き込み時間終了パルスP2を生成
する。ディレイ回路18は書き込み終了パルスP2のパ
ルス幅を決めている。書き込み終了信号P2はまた、ラ
ッチ回路211をリセットしている。
【0024】書き込み回数カウント部102はの立ち下
がりに応じて書き込み開始信号P1の立ち下がりに応じ
て非同期に書き込み回数をカウントする。ここで、NO
BとあるのはNOの反転信号である。F1はオートプロ
グラムモードに入ると“H”になり、この信号の立ち下
がりでリセットされる。
がりに応じて書き込み開始信号P1の立ち下がりに応じ
て非同期に書き込み回数をカウントする。ここで、NO
BとあるのはNOの反転信号である。F1はオートプロ
グラムモードに入ると“H”になり、この信号の立ち下
がりでリセットされる。
【0025】図11に示した回路ブロックをゲートレベ
ルで構成し、オートプログラミングを実現した例を図1
3に示す。データの取込みモード(1ワード線分のデー
タを内部のラッチに取込む動作)で“H”になるDATAIN
CMD信号はそのまま、および遅延回路51とインバータ
52を経たものがNANDゲート53に入力されて所定
時間持続するパルスとして得られ、インバータ54で反
転されたものがNANDゲート55に入力される。この
NANDゲート55の他方側入力には再書き込み開始パ
ルスP4が与えられており、NANDゲート55の出力
信号はインバータ56により反転され、フリップフロッ
プ402に入力される。
ルで構成し、オートプログラミングを実現した例を図1
3に示す。データの取込みモード(1ワード線分のデー
タを内部のラッチに取込む動作)で“H”になるDATAIN
CMD信号はそのまま、および遅延回路51とインバータ
52を経たものがNANDゲート53に入力されて所定
時間持続するパルスとして得られ、インバータ54で反
転されたものがNANDゲート55に入力される。この
NANDゲート55の他方側入力には再書き込み開始パ
ルスP4が与えられており、NANDゲート55の出力
信号はインバータ56により反転され、フリップフロッ
プ402に入力される。
【0026】インバータ54の出力信号は再書き込み開
始パルスP4とともにNANDゲート57に入力され、
インバータ58で反転された後、フリップフロップ40
1に入力される。このフリップフロップの出力は昇圧タ
イマ404に与えられる。また、この昇圧タイマ404
の出力は遅延回路59により遅延された後、フリップフ
ロップ401のリセット入力となっている。また、フリ
ップフロップ407にも入力されている。
始パルスP4とともにNANDゲート57に入力され、
インバータ58で反転された後、フリップフロップ40
1に入力される。このフリップフロップの出力は昇圧タ
イマ404に与えられる。また、この昇圧タイマ404
の出力は遅延回路59により遅延された後、フリップフ
ロップ401のリセット入力となっている。また、フリ
ップフロップ407にも入力されている。
【0027】AUTOPGM CMD 信号F1はそのまま、および
遅延回路60およびインバータ61を経たものがNAN
Dゲート62に入力されており、その出力信号はインバ
ータ63で反転されてNANDゲート64に入力され
る。このゲート64の他方側には再書き込み開始パルス
P4が与えられ、ゲート64の出力信号はインバータ6
5で反転され、フリップフロップ409に入力される。
このフリップフロップ409の他方側には書き込み終了
パルスP2が与えられる。このフリップフロップ409
の出力信号とフリップフロップ407の出力信号とはN
ANDゲート66に入力されている。このNANDゲー
ト66の出力信号はインバータ67で反転された後、そ
のまま、および遅延回路68で遅延されインバータ69
で反転されたものがNANDゲート70に入力され、そ
の出力信号をインバータ71で反転させたものが書き込
み開始パルスP1であり、この信号はフリップフロップ
402のリセット入力となっている。
遅延回路60およびインバータ61を経たものがNAN
Dゲート62に入力されており、その出力信号はインバ
ータ63で反転されてNANDゲート64に入力され
る。このゲート64の他方側には再書き込み開始パルス
P4が与えられ、ゲート64の出力信号はインバータ6
5で反転され、フリップフロップ409に入力される。
このフリップフロップ409の他方側には書き込み終了
パルスP2が与えられる。このフリップフロップ409
の出力信号とフリップフロップ407の出力信号とはN
ANDゲート66に入力されている。このNANDゲー
ト66の出力信号はインバータ67で反転された後、そ
のまま、および遅延回路68で遅延されインバータ69
で反転されたものがNANDゲート70に入力され、そ
の出力信号をインバータ71で反転させたものが書き込
み開始パルスP1であり、この信号はフリップフロップ
402のリセット入力となっている。
【0028】書き込み終了信号P2はフリップフロップ
411を経てリカバリ回路415の入力となっており、
その出力信号はフリップフロップ411にフィードバッ
クされる。またその出力信号はフリップフロップ413
にも入力される。フリップフロップ413の出力はベリ
ファイ回路417に入力され、ベリファイ回路417か
ら得られるベリファイ終了信号はフリップフロップ41
3の他方側入力となっているとともに、NANDゲート
72に信号F1とともに入力されている。
411を経てリカバリ回路415の入力となっており、
その出力信号はフリップフロップ411にフィードバッ
クされる。またその出力信号はフリップフロップ413
にも入力される。フリップフロップ413の出力はベリ
ファイ回路417に入力され、ベリファイ回路417か
ら得られるベリファイ終了信号はフリップフロップ41
3の他方側入力となっているとともに、NANDゲート
72に信号F1とともに入力されている。
【0029】また、ベリファイ結果出力信号とNAND
ゲート72の出力がNORゲート73に与えられ、ベリ
ファイ結果出力信号のインバータ74による反転信号と
NANDゲート72の出力とはNORゲート75にそれ
ぞれ与えられ、NORゲート75の出力が合格(PAS
S)信号となる。またNORゲート73の出力信号はP
N5信号を遅延回路76により遅延させた信号とともに
NANDゲート80に与えられ、そのインバータ81に
よる反転信号がフェイル(FAIL)信号を構成する。
また、遅延回路76の出力信号のインバータ77による
反転信号とNORゲート73の出力はNANDゲート7
8に与えられ、その出力信号のインバータ79による反
転信号が再書き込み開始パルスP4となっている。
ゲート72の出力がNORゲート73に与えられ、ベリ
ファイ結果出力信号のインバータ74による反転信号と
NANDゲート72の出力とはNORゲート75にそれ
ぞれ与えられ、NORゲート75の出力が合格(PAS
S)信号となる。またNORゲート73の出力信号はP
N5信号を遅延回路76により遅延させた信号とともに
NANDゲート80に与えられ、そのインバータ81に
よる反転信号がフェイル(FAIL)信号を構成する。
また、遅延回路76の出力信号のインバータ77による
反転信号とNORゲート73の出力はNANDゲート7
8に与えられ、その出力信号のインバータ79による反
転信号が再書き込み開始パルスP4となっている。
【0030】以下、図12, 図13に示した回路の動作
を図14のタイムチャートおよび図15のフローチャー
トを参照して説明する。前回の書込み終了時にF1が立
ち下がっているためフリップフロップ13、14、1
5、16、17、22、23、24は全てリセットされ
ている。従って、T1、T2、T3、T4、T5および
N0、N1、N2は全て“L”になっている。この状態
で、データ入力コマンドが外部から入力され(ステップ
S10)、DATAIN CMD信号が“H”になるとフリップフ
ロップ401、402がセットされて書き込みが開始さ
れる(ステップS20)。続いて、チャージポンプ回路
からなる昇圧回路403および昇圧タイマ404が起動
し、昇圧回路403がプログラムに必要な書込み電圧
(20V、10V)まで昇圧がすすむころに昇圧タイマ
404がタイムアウトする(ステップS30)。これと
ともに、フリップフロップ401をリセットしフリップ
フロップ407をセットする。
を図14のタイムチャートおよび図15のフローチャー
トを参照して説明する。前回の書込み終了時にF1が立
ち下がっているためフリップフロップ13、14、1
5、16、17、22、23、24は全てリセットされ
ている。従って、T1、T2、T3、T4、T5および
N0、N1、N2は全て“L”になっている。この状態
で、データ入力コマンドが外部から入力され(ステップ
S10)、DATAIN CMD信号が“H”になるとフリップフ
ロップ401、402がセットされて書き込みが開始さ
れる(ステップS20)。続いて、チャージポンプ回路
からなる昇圧回路403および昇圧タイマ404が起動
し、昇圧回路403がプログラムに必要な書込み電圧
(20V、10V)まで昇圧がすすむころに昇圧タイマ
404がタイムアウトする(ステップS30)。これと
ともに、フリップフロップ401をリセットしフリップ
フロップ407をセットする。
【0031】これと平行して、時刻t0においてオート
プログラムコマンドが外部から入力されF1が“H”に
なると、フリップフロップ409がセットされる。時刻
t0においてフリップフロップ407、409の両方が
セットされると書込み開始パルスP1が生成される。こ
の書込み開始パルスP1に応じてフリップフロップ22
がセットされN0が“H”に、同時にラッチ回路211
がセットされ、F2が“H”になり書込みを開始する。
プログラムコマンドが外部から入力されF1が“H”に
なると、フリップフロップ409がセットされる。時刻
t0においてフリップフロップ407、409の両方が
セットされると書込み開始パルスP1が生成される。こ
の書込み開始パルスP1に応じてフリップフロップ22
がセットされN0が“H”に、同時にラッチ回路211
がセットされ、F2が“H”になり書込みを開始する。
【0032】これと同時にオシレータ100が起動し、
T0を周期Tのパルスとして出力する。時刻t1よりT
秒経過後、すなわち時刻t2でT0が立ち下がるとフリ
ップフロップ13がセットされ、T1が“H”になる。
この書込みは第一回目なのでPN1が“H”になってい
る。従って、NANDゲート3は“L”を出力し、この
結果P2に50nsのパルスが生成される。パルスの立
ち下げは遅延回路18を介してフリップフロップ13、
14、15、16、17がリセットされることにより行
われる。このP2パルスがラッチ回路211をリセット
し、F2信号が立ち下がり、第一回目の書込みが終了す
る(ステップS40)。このときの書込み時間tw1は
オシレータ10の発振周期Tに等しい。ここで、発振周
期Tは通常数μsから数十μsの値である。
T0を周期Tのパルスとして出力する。時刻t1よりT
秒経過後、すなわち時刻t2でT0が立ち下がるとフリ
ップフロップ13がセットされ、T1が“H”になる。
この書込みは第一回目なのでPN1が“H”になってい
る。従って、NANDゲート3は“L”を出力し、この
結果P2に50nsのパルスが生成される。パルスの立
ち下げは遅延回路18を介してフリップフロップ13、
14、15、16、17がリセットされることにより行
われる。このP2パルスがラッチ回路211をリセット
し、F2信号が立ち下がり、第一回目の書込みが終了す
る(ステップS40)。このときの書込み時間tw1は
オシレータ10の発振周期Tに等しい。ここで、発振周
期Tは通常数μsから数十μsの値である。
【0033】続いて、パルスP2がフリップフロップ4
11をセットし、リカバリ回路415が動作する(ステ
ップS50)。リカバリ動作が終了すると、リカバリ終
了信号が出力されこれがフリップフロップ411をリセ
ット、413をセットする。続いて、ベリファイ回路4
17が動作を開始する(ステップS60)。ベリファイ
動作とは上記したように、書込んだセルの内容と書込む
べきデータの内容とを比較する動作である。すなわち、
書込みは1ワード線分のセル(約2千セル)同時に行う
ため、1ワード線分のメモリセルのデータを再び読み出
し、書込みデータラッチ(ビット線の本数存在する)の
データ内容とを比較し、全てが一致していたらベリファ
イ結果出力として“H”(OK)、一つでも一致しない
ものがあれば“L”(NG)を出力する(ステップS7
0)。また、これと同時に書込みデータラッチには次に
書込むべきセル(書込みが不十分なセル)についてのみ
書込みデータをラッチする。ベリファイ結果出力が
“L”であれば再書込みを行う。ここで、書込み開始パ
ルスP4が“H”になる。
11をセットし、リカバリ回路415が動作する(ステ
ップS50)。リカバリ動作が終了すると、リカバリ終
了信号が出力されこれがフリップフロップ411をリセ
ット、413をセットする。続いて、ベリファイ回路4
17が動作を開始する(ステップS60)。ベリファイ
動作とは上記したように、書込んだセルの内容と書込む
べきデータの内容とを比較する動作である。すなわち、
書込みは1ワード線分のセル(約2千セル)同時に行う
ため、1ワード線分のメモリセルのデータを再び読み出
し、書込みデータラッチ(ビット線の本数存在する)の
データ内容とを比較し、全てが一致していたらベリファ
イ結果出力として“H”(OK)、一つでも一致しない
ものがあれば“L”(NG)を出力する(ステップS7
0)。また、これと同時に書込みデータラッチには次に
書込むべきセル(書込みが不十分なセル)についてのみ
書込みデータをラッチする。ベリファイ結果出力が
“L”であれば再書込みを行う。ここで、書込み開始パ
ルスP4が“H”になる。
【0034】P4が“H”になると、フリップフロップ
401がセットされる。この結果、フリップフロップ4
01、402、409がセットされる。続いて、チャー
ジポンプ回路からなる昇圧回路403および昇圧タイマ
404が起動し、昇圧回路403がプログラムに必要な
書込み電圧(20V、10V)まで昇圧がすすむころに
昇圧タイマ404がタイムアウトする。これとともに、
フリップフロップ401をリセットしフリップフロップ
407をセットする。時刻t3においてフリップフロッ
プ407、409の両方がセットされると書込み開始パ
ルスP1が生成される。この書込み開始パルスP1に応
じてフリップフロップ22がトグル動作をし、NOが
“L”、NOBが“H”になりバイナリカウンタ102
は1カウントアップする。同時にラッチ回路211がセ
ットされ、F2が“H”になり書込みを開始する。
401がセットされる。この結果、フリップフロップ4
01、402、409がセットされる。続いて、チャー
ジポンプ回路からなる昇圧回路403および昇圧タイマ
404が起動し、昇圧回路403がプログラムに必要な
書込み電圧(20V、10V)まで昇圧がすすむころに
昇圧タイマ404がタイムアウトする。これとともに、
フリップフロップ401をリセットしフリップフロップ
407をセットする。時刻t3においてフリップフロッ
プ407、409の両方がセットされると書込み開始パ
ルスP1が生成される。この書込み開始パルスP1に応
じてフリップフロップ22がトグル動作をし、NOが
“L”、NOBが“H”になりバイナリカウンタ102
は1カウントアップする。同時にラッチ回路211がセ
ットされ、F2が“H”になり書込みを開始する。
【0035】これと同時にオシレータ100が起動し、
T0を周期Tのパルスとして出力する。時刻t3より2
T秒経過後、すなわち時刻t4でT0の電位が立ち下が
るとフリップフロップ14がセットされ、T2が“H”
になる。この書込みは第2回目なのでPN2が“H”に
なっている。従って、NANDゲート4は“L”を出力
し、この結果P2に50nsのパルスが生成される。こ
のP2パルスがラッチ回路211をリセットし、F2信
号が立ち下がり、第2回目の書込みが終了する。このと
きの書込み時間tw2はオシレータ100の発振周期T
の二倍に等しい。
T0を周期Tのパルスとして出力する。時刻t3より2
T秒経過後、すなわち時刻t4でT0の電位が立ち下が
るとフリップフロップ14がセットされ、T2が“H”
になる。この書込みは第2回目なのでPN2が“H”に
なっている。従って、NANDゲート4は“L”を出力
し、この結果P2に50nsのパルスが生成される。こ
のP2パルスがラッチ回路211をリセットし、F2信
号が立ち下がり、第2回目の書込みが終了する。このと
きの書込み時間tw2はオシレータ100の発振周期T
の二倍に等しい。
【0036】同様に、三回目の書込みパルスは一回目の
4倍の4T、4回目の書込みパルスは一回目の8倍の8
Tとなる。以上のように、書込み回数カウンタと、オシ
レータで書込み時間をカウントする回路を有することに
より後の書込みほど書込みパルスを長くすることが出来
る。
4倍の4T、4回目の書込みパルスは一回目の8倍の8
Tとなる。以上のように、書込み回数カウンタと、オシ
レータで書込み時間をカウントする回路を有することに
より後の書込みほど書込みパルスを長くすることが出来
る。
【0037】次に、本発明の他の実施例として、書込み
パルスの生成をCR回路の放電によって行う例を説明す
る。図15に書込み時間制御回路の回路例を示す。この
回路では、Pチャネルトランジスタ701と8個のNチ
ャネルトランジスタ721〜728を直列に接続し、全
てのゲートに入力端子Pinを接続し、Pチャネルトラ
ンジスタ701のドレインをMOS可変抵抗回路700
の出力としている。トランジスタ721、722間を接
地するトランジスタ705、トランジスタ722、72
3間を接地するトランジスタ707、トランジスタ72
4、725間を接地するトランジスタ709、MOS可
変抵抗回路700の出力に接続されたキャパシタC1、
トランジスタ711、713、715を介して接続され
るキャパシタC2〜C4、インバータ717、バイナリ
カウンタ回路741、バイナリカウンタ回路241の出
力をデコードして各トランジタのゲートを駆動するデコ
ーダ743からなる。キャパシタC1:C2:C3:C
4の容量比は1:1:2:4に設定されており、トラン
ジスタ721〜728は同じ大きさ(W/L)である。
また、トランジスタ705、707、709、711、
713、715はトランジスタ721〜728と比較し
て電流駆動能力が大きいものとする。
パルスの生成をCR回路の放電によって行う例を説明す
る。図15に書込み時間制御回路の回路例を示す。この
回路では、Pチャネルトランジスタ701と8個のNチ
ャネルトランジスタ721〜728を直列に接続し、全
てのゲートに入力端子Pinを接続し、Pチャネルトラ
ンジスタ701のドレインをMOS可変抵抗回路700
の出力としている。トランジスタ721、722間を接
地するトランジスタ705、トランジスタ722、72
3間を接地するトランジスタ707、トランジスタ72
4、725間を接地するトランジスタ709、MOS可
変抵抗回路700の出力に接続されたキャパシタC1、
トランジスタ711、713、715を介して接続され
るキャパシタC2〜C4、インバータ717、バイナリ
カウンタ回路741、バイナリカウンタ回路241の出
力をデコードして各トランジタのゲートを駆動するデコ
ーダ743からなる。キャパシタC1:C2:C3:C
4の容量比は1:1:2:4に設定されており、トラン
ジスタ721〜728は同じ大きさ(W/L)である。
また、トランジスタ705、707、709、711、
713、715はトランジスタ721〜728と比較し
て電流駆動能力が大きいものとする。
【0038】デコーダ743の論理値表を図17に、こ
れをNAND、NORゲート等で実現したものを図18
に示す。周辺回路は上記実施例とほとんど同様であるた
め省略する。
れをNAND、NORゲート等で実現したものを図18
に示す。周辺回路は上記実施例とほとんど同様であるた
め省略する。
【0039】続いて、図15の回路の動作を説明する。
第一回目の書込みの時は、F1信号によりバイナリカウ
ンタ741は全てリセットされる。この結果デコードさ
れた信号、A、B、Cは“H”、E、F、Gは“L”に
なる。Pin信号が“L”の時はPチャネルトランジス
タ701はオンである。これがプリチャージ状態であり
キャパシタC1に電荷が蓄積される。続いて、Pin信
号が“H”に立上がると、キャパシタC1に蓄積された
電荷がトランジスタ721、トランジスタ705を介し
て放電される。ここで、放電経路の抵抗値を決定するの
はトランジスタ721である。このように第一回の書込
み時はT秒で放電が行われ、インバータ717の出力が
“L”から“H”に立上がる。するとF2にはPinが
立上がってからT秒のパルスが出力される。続いて、バ
イナリカウンタ741が1インクリメントされ第二回目
の書込みに備える。
第一回目の書込みの時は、F1信号によりバイナリカウ
ンタ741は全てリセットされる。この結果デコードさ
れた信号、A、B、Cは“H”、E、F、Gは“L”に
なる。Pin信号が“L”の時はPチャネルトランジス
タ701はオンである。これがプリチャージ状態であり
キャパシタC1に電荷が蓄積される。続いて、Pin信
号が“H”に立上がると、キャパシタC1に蓄積された
電荷がトランジスタ721、トランジスタ705を介し
て放電される。ここで、放電経路の抵抗値を決定するの
はトランジスタ721である。このように第一回の書込
み時はT秒で放電が行われ、インバータ717の出力が
“L”から“H”に立上がる。するとF2にはPinが
立上がってからT秒のパルスが出力される。続いて、バ
イナリカウンタ741が1インクリメントされ第二回目
の書込みに備える。
【0040】第二回目の書込みの時は、A、B、C、E
は“H”、F、Gは“L”になる。Pin信号が“L”
の時はPチャネルトランジスタ701はオンである。こ
のプリチャージ状態の時キャパシタC1およびキャパシ
タC2に電荷が蓄積される。続いて、Pin信号が
“H”に立上がると、キャパシタC1およびキャパシタ
C2に蓄積された電荷がトランジスタ721、トランジ
スタ705を介して放電される。ここで、放電経路の抵
抗値を決定するのは一回目の書込みと同様にトランジス
タ721である。ところが放電する電荷量が二倍に増え
ているため、第2回の書込み時は2T秒で放電が行われ
る。するとF2にはPinが立上がってから2T秒のパ
ルスが出力される。続いて、バイナリカウンタ741が
1インクリメントされ第3回目の書込みに備える。
は“H”、F、Gは“L”になる。Pin信号が“L”
の時はPチャネルトランジスタ701はオンである。こ
のプリチャージ状態の時キャパシタC1およびキャパシ
タC2に電荷が蓄積される。続いて、Pin信号が
“H”に立上がると、キャパシタC1およびキャパシタ
C2に蓄積された電荷がトランジスタ721、トランジ
スタ705を介して放電される。ここで、放電経路の抵
抗値を決定するのは一回目の書込みと同様にトランジス
タ721である。ところが放電する電荷量が二倍に増え
ているため、第2回の書込み時は2T秒で放電が行われ
る。するとF2にはPinが立上がってから2T秒のパ
ルスが出力される。続いて、バイナリカウンタ741が
1インクリメントされ第3回目の書込みに備える。
【0041】第3回目の書込みの時は、A、B、C、
E、Fが“H”、Gは“L”になる。Pin信号が
“L”の時はPチャネルトランジスタ701はオンであ
る。このプリチャージ状態の時キャパシタC1、キャパ
シタC2およびキャパシタC3に電荷が蓄積される。続
いて、Pin信号が“H”に立上がると、キャパシタC
1、キャパシタC2およびキャパシタC3に蓄積された
電荷がトランジスタ721、トランジスタ705を介し
て放電される。ここで、放電経路の抵抗値を決定するの
は一回目の書込みと同様にトランジスタ721である。
ところが放電する電荷量が4倍に増えているため、第3
回の書込み時は4T秒で放電が行われる。するとF2に
はPinが立上がってから4T秒のパルスが出力され
る。続いて、バイナリカウンタ741が1インクリメン
トされ第4回目の書込みに備える。
E、Fが“H”、Gは“L”になる。Pin信号が
“L”の時はPチャネルトランジスタ701はオンであ
る。このプリチャージ状態の時キャパシタC1、キャパ
シタC2およびキャパシタC3に電荷が蓄積される。続
いて、Pin信号が“H”に立上がると、キャパシタC
1、キャパシタC2およびキャパシタC3に蓄積された
電荷がトランジスタ721、トランジスタ705を介し
て放電される。ここで、放電経路の抵抗値を決定するの
は一回目の書込みと同様にトランジスタ721である。
ところが放電する電荷量が4倍に増えているため、第3
回の書込み時は4T秒で放電が行われる。するとF2に
はPinが立上がってから4T秒のパルスが出力され
る。続いて、バイナリカウンタ741が1インクリメン
トされ第4回目の書込みに備える。
【0042】第4回目の書込みの時は、A、B、C、
E、F、Gの全てが“H”になる。Pin信号が“L”
の時はPチャネルトランジスタ701はオンである。こ
のプリチャージ状態の時キャパシタC1、キャパシタC
2、キャパシタC3およびキャパシタC4に電荷が蓄積
される。続いて、Pin信号が“H”に立上がると、キ
ャパシタC1、キャパシタC2、キャパシタC3および
キャパシタC4に蓄積された電荷がトランジスタ72
1、トランジスタ705を介して放電される。ここで、
放電経路の抵抗値を決定するのは一回目の書込みと同様
にトランジスタ721である。ところが放電する電荷量
が8倍に増えているため、第4回の書込み時は8T秒で
放電が行われる。するとF2にはPinが立上がってか
ら8T秒のパルスが出力される。続いて、バイナリカウ
ンタ741が1インクリメントされ第5回目の書込みに
備える。
E、F、Gの全てが“H”になる。Pin信号が“L”
の時はPチャネルトランジスタ701はオンである。こ
のプリチャージ状態の時キャパシタC1、キャパシタC
2、キャパシタC3およびキャパシタC4に電荷が蓄積
される。続いて、Pin信号が“H”に立上がると、キ
ャパシタC1、キャパシタC2、キャパシタC3および
キャパシタC4に蓄積された電荷がトランジスタ72
1、トランジスタ705を介して放電される。ここで、
放電経路の抵抗値を決定するのは一回目の書込みと同様
にトランジスタ721である。ところが放電する電荷量
が8倍に増えているため、第4回の書込み時は8T秒で
放電が行われる。するとF2にはPinが立上がってか
ら8T秒のパルスが出力される。続いて、バイナリカウ
ンタ741が1インクリメントされ第5回目の書込みに
備える。
【0043】第5回目の書込みの時は、Aが“L”、
B、C、E、F、Gが“H”になる。Pin信号が
“L”の時はPチャネルトランジスタ701はオンであ
る。このプリチャージ状態の時キャパシタC1、キャパ
シタC2、キャパシタC3およびキャパシタC4に電荷
が蓄積される。続いて、Pin信号が“H”に立上がる
と、キャパシタC1、キャパシタC2、キャパシタC3
およびキャパシタC4に蓄積された電荷がトランジスタ
721、722、707介して放電される。ここで、放
電経路の抵抗値を決定するのはトランジスタ721及び
トランジスタ722である。放電する電荷量は第4回目
と等しいが、放電経路中の抵抗値が二倍になっているた
め第5回の書込み時は16T秒で放電が行われる。する
とF2にはPinが立上がってから16T秒のパルスが
出力される。続いて、バイナリカウンタ741が1イン
クリメントされ第6回目の書込みに備える。
B、C、E、F、Gが“H”になる。Pin信号が
“L”の時はPチャネルトランジスタ701はオンであ
る。このプリチャージ状態の時キャパシタC1、キャパ
シタC2、キャパシタC3およびキャパシタC4に電荷
が蓄積される。続いて、Pin信号が“H”に立上がる
と、キャパシタC1、キャパシタC2、キャパシタC3
およびキャパシタC4に蓄積された電荷がトランジスタ
721、722、707介して放電される。ここで、放
電経路の抵抗値を決定するのはトランジスタ721及び
トランジスタ722である。放電する電荷量は第4回目
と等しいが、放電経路中の抵抗値が二倍になっているた
め第5回の書込み時は16T秒で放電が行われる。する
とF2にはPinが立上がってから16T秒のパルスが
出力される。続いて、バイナリカウンタ741が1イン
クリメントされ第6回目の書込みに備える。
【0044】第6回目の書込みの時は、A、Bが
“L”、C、E、F、Gが“H”になる。Pin信号が
“L”の時はPチャネルトランジスタ701はオンであ
る。このプリチャージ状態の時キャパシタC1、キャパ
シタC2、キャパシタC3およびキャパシタC4に電荷
が蓄積される。続いて、Pin信号が“H”に立上がる
と、キャパシタC1、キャパシタC2、キャパシタC3
およびキャパシタC4に蓄積された電荷がトランジスタ
721、722、723、724、709を介して放電
される。ここで、放電経路の抵抗値を決定するのはトラ
ンジスタ721、722、723、724である。放電
する電荷量は第4回目と等しいが、放電経路中の抵抗値
が4倍になっているため第6回の書込み時は32T秒で
放電が行われる。するとF2にはPinが立上がってか
ら32T秒のパルスが出力される。続いて、バイナリカ
ウンタ741が1インクリメントされ第7回目の書込み
に備える。
“L”、C、E、F、Gが“H”になる。Pin信号が
“L”の時はPチャネルトランジスタ701はオンであ
る。このプリチャージ状態の時キャパシタC1、キャパ
シタC2、キャパシタC3およびキャパシタC4に電荷
が蓄積される。続いて、Pin信号が“H”に立上がる
と、キャパシタC1、キャパシタC2、キャパシタC3
およびキャパシタC4に蓄積された電荷がトランジスタ
721、722、723、724、709を介して放電
される。ここで、放電経路の抵抗値を決定するのはトラ
ンジスタ721、722、723、724である。放電
する電荷量は第4回目と等しいが、放電経路中の抵抗値
が4倍になっているため第6回の書込み時は32T秒で
放電が行われる。するとF2にはPinが立上がってか
ら32T秒のパルスが出力される。続いて、バイナリカ
ウンタ741が1インクリメントされ第7回目の書込み
に備える。
【0045】第7回目の書込みの時は、A、B、Cが
“L”、E、F、Gが“H”になる。Pin信号が
“L”の時はPチャネルトランジスタ701はオンであ
る。このプリチャージ状態の時キャパシタC1、キャパ
シタC2、キャパシタC3およびキャパシタC4に電荷
が蓄積される。続いて、Pin信号が“H”に立上がる
と、キャパシタC1、キャパシタC2、キャパシタC3
およびキャパシタC4に蓄積された電荷がトランジスタ
721、722、723、724、725、726、7
27、728を介して放電される。放電する電荷量は第
4回目と等しいが、放電経路中の抵抗値が8倍になって
いるため第6回の書込み時は64T秒で放電が行われ
る。するとF2にはPinが立上がってから64T秒の
パルスが出力される。
“L”、E、F、Gが“H”になる。Pin信号が
“L”の時はPチャネルトランジスタ701はオンであ
る。このプリチャージ状態の時キャパシタC1、キャパ
シタC2、キャパシタC3およびキャパシタC4に電荷
が蓄積される。続いて、Pin信号が“H”に立上がる
と、キャパシタC1、キャパシタC2、キャパシタC3
およびキャパシタC4に蓄積された電荷がトランジスタ
721、722、723、724、725、726、7
27、728を介して放電される。放電する電荷量は第
4回目と等しいが、放電経路中の抵抗値が8倍になって
いるため第6回の書込み時は64T秒で放電が行われ
る。するとF2にはPinが立上がってから64T秒の
パルスが出力される。
【0046】このように、MOS可変抵抗回路700お
よび可変容量回路を組合わせることによりパルス幅のこ
となる出力を得ることが出来る。特に、実施例で示した
ようにC1:C2:C3:C4…=1:1:2:4…と
し、放電経路の抵抗値を1:2:3:4…としていくこ
とにより倍増パルスを発生させることが出来る。例えば
C1を1pF(面積660μm2 、酸化膜の厚さ250
オングストローム)C2を1pF、C3を2pF、C4
を4pFとすることにより、さらに直列に接続し抵抗素
子として用いているトランジスタ721〜728のW/
Lを5/80にすると、Tの値は1μsとなる。従っ
て、書込みパルスの幅は1μs、2μs、4μs、8μ
s、16μs、32μs、64μsとなる。
よび可変容量回路を組合わせることによりパルス幅のこ
となる出力を得ることが出来る。特に、実施例で示した
ようにC1:C2:C3:C4…=1:1:2:4…と
し、放電経路の抵抗値を1:2:3:4…としていくこ
とにより倍増パルスを発生させることが出来る。例えば
C1を1pF(面積660μm2 、酸化膜の厚さ250
オングストローム)C2を1pF、C3を2pF、C4
を4pFとすることにより、さらに直列に接続し抵抗素
子として用いているトランジスタ721〜728のW/
Lを5/80にすると、Tの値は1μsとなる。従っ
て、書込みパルスの幅は1μs、2μs、4μs、8μ
s、16μs、32μs、64μsとなる。
【0047】以上本発明の他の実施例として書込みパル
スの生成をCR回路の放電によって行う例を説明した。
しかし、この書込みパルス生成回路は不揮発性半導体記
憶装置の中だけでなく、広く一般にパルス発生回路とし
て用いることが出来ることは言うまでもない。
スの生成をCR回路の放電によって行う例を説明した。
しかし、この書込みパルス生成回路は不揮発性半導体記
憶装置の中だけでなく、広く一般にパルス発生回路とし
て用いることが出来ることは言うまでもない。
【0048】以上説明してきた二つの実施例の効果を示
したのが図19である。曲線aは一定パルスの書込み、
曲線bが本発明の実施例による倍増パルスによる書込み
による、書込み後のセルしきい値の分布の上限をそれぞ
れ分割回数に対して示したものである。従来例では、分
割回数を増加すればするほどセルしきい値の上限を低下
させることが出来る。本発明の実施例では分割回数が5
回を越えると書込み時間が回数毎に二倍であることによ
り、書込みやすいセルに対しては限界が見え、しきい値
の上限はあるところで飽和する。しかしながら実用的な
分割回数である10回までの範囲内でみると、本発明に
よる実施例では従来例に対して少ない5回までの分割回
数でしきい値の上限を十分低い値におさえた書込みが可
能である。また、本実施例では過剰書込みはそれほど問
題にならない。一回、二回での書込みで書込みが不可能
なセルはもともと書込みのしにくいセルであるからであ
る。
したのが図19である。曲線aは一定パルスの書込み、
曲線bが本発明の実施例による倍増パルスによる書込み
による、書込み後のセルしきい値の分布の上限をそれぞ
れ分割回数に対して示したものである。従来例では、分
割回数を増加すればするほどセルしきい値の上限を低下
させることが出来る。本発明の実施例では分割回数が5
回を越えると書込み時間が回数毎に二倍であることによ
り、書込みやすいセルに対しては限界が見え、しきい値
の上限はあるところで飽和する。しかしながら実用的な
分割回数である10回までの範囲内でみると、本発明に
よる実施例では従来例に対して少ない5回までの分割回
数でしきい値の上限を十分低い値におさえた書込みが可
能である。また、本実施例では過剰書込みはそれほど問
題にならない。一回、二回での書込みで書込みが不可能
なセルはもともと書込みのしにくいセルであるからであ
る。
【0049】このように、本発明を用いると、従来例に
比べて少ない書込み回数で書込み後のセルのしきい値の
上限を十分低い値にすることができる。このことは、昇
圧時間、放電時間、ベリファイ時間までも含めた全体で
の書込み時間を短縮し、書込み速度を速くすることにつ
ながる。
比べて少ない書込み回数で書込み後のセルのしきい値の
上限を十分低い値にすることができる。このことは、昇
圧時間、放電時間、ベリファイ時間までも含めた全体で
の書込み時間を短縮し、書込み速度を速くすることにつ
ながる。
【0050】図20はセルの度数分布を書き込みの最も
速いセルの書き込み時間をTとして、各書き込み時間に
対し示したものである。この最速のセルの書き込み時間
Tは常に一定になるようプロセス条件を変化させて製造
段階で制御されるものとする。図20からわかるよう
に、ロットあるいはウエハ内で書込みに要する時間は通
常10倍から40倍の範囲で変化する。また図20の斜
線で示したように正規分布が裾を引いたような形で10
0倍以上に分布する場合もある。
速いセルの書き込み時間をTとして、各書き込み時間に
対し示したものである。この最速のセルの書き込み時間
Tは常に一定になるようプロセス条件を変化させて製造
段階で制御されるものとする。図20からわかるよう
に、ロットあるいはウエハ内で書込みに要する時間は通
常10倍から40倍の範囲で変化する。また図20の斜
線で示したように正規分布が裾を引いたような形で10
0倍以上に分布する場合もある。
【0051】このような形でセルの書込み時間が分布す
る場合に対応できるように、従来例に比して高速な書込
みを実現したのが第1および第2の実施例である。しか
し書き込みパルスの幅が2のn乗倍で増加するため、例
えば6回目のパルス幅は32Tにもなる。書き込みに要
する時間に対するセルの分布が40倍の範囲に限られる
場合、6回で書込みは終了するが、この6回目のパルス
の最後の20Tは無駄な書き込み時間となり、結果的に
平均の書き込み時間を長くしてしまう。
る場合に対応できるように、従来例に比して高速な書込
みを実現したのが第1および第2の実施例である。しか
し書き込みパルスの幅が2のn乗倍で増加するため、例
えば6回目のパルス幅は32Tにもなる。書き込みに要
する時間に対するセルの分布が40倍の範囲に限られる
場合、6回で書込みは終了するが、この6回目のパルス
の最後の20Tは無駄な書き込み時間となり、結果的に
平均の書き込み時間を長くしてしまう。
【0052】例えば、書き込みに要する時間に対するセ
ルの分布がほぼ40倍の範囲に限られ、ばらつきを考慮
しても書き込み時間50Tのセルが最遅であるような場
合を考えると、5回目以降を等倍とすることで、47T
以上にばらついた場合にのみ次回の書き込みを行うこと
で平均の書き込み時間を実施例1に比較してさらに短く
できる。これは後述する実施例3において実現される。
ルの分布がほぼ40倍の範囲に限られ、ばらつきを考慮
しても書き込み時間50Tのセルが最遅であるような場
合を考えると、5回目以降を等倍とすることで、47T
以上にばらついた場合にのみ次回の書き込みを行うこと
で平均の書き込み時間を実施例1に比較してさらに短く
できる。これは後述する実施例3において実現される。
【0053】また、図9における曲線の傾きは書き込み
時間の増分に対するセルしきい値の変化分を表すが、こ
の値はチップ間でばらつく。この値が大きくなった場
合、本来必要とされる書込み時間以上に書込み時間が長
くなるとセルのしきい値は期待される値を越えて上昇す
る確率が高くなる。例えばn回目までの書き込みパルス
幅の合計が、前回までの書き込みパルス幅の合計の2倍
以上であったとする。前回の書き込みでぎりぎり判定レ
ベルを越えられなかったセルに対しては、n回目の書き
込みで、本来の書き込み時間の2倍に書き込み時間を長
くしたことになる。このとき図9に示す書き込み時間の
増分に対するセルしきい値の変化が大きい場合、このよ
うなセルのしきい値は許容される上限を越えてしまう可
能性がある。このことは読みだし動作時の電源電圧に対
して動作余裕を少なくする。したがって書き込み後のセ
ルのしきい値はできる限り狭いある分布幅に収まるよう
制御する必要がある。このことは電源電圧3.3vのE
EPROMにおいては特に重要である。したがって、こ
のような問題を解決するためには書き込み時間の変化を
第1または第2の実施例とは異なる変化をさせて急激な
変化を避けることが有効である。これは実施例4〜6で
実現される。
時間の増分に対するセルしきい値の変化分を表すが、こ
の値はチップ間でばらつく。この値が大きくなった場
合、本来必要とされる書込み時間以上に書込み時間が長
くなるとセルのしきい値は期待される値を越えて上昇す
る確率が高くなる。例えばn回目までの書き込みパルス
幅の合計が、前回までの書き込みパルス幅の合計の2倍
以上であったとする。前回の書き込みでぎりぎり判定レ
ベルを越えられなかったセルに対しては、n回目の書き
込みで、本来の書き込み時間の2倍に書き込み時間を長
くしたことになる。このとき図9に示す書き込み時間の
増分に対するセルしきい値の変化が大きい場合、このよ
うなセルのしきい値は許容される上限を越えてしまう可
能性がある。このことは読みだし動作時の電源電圧に対
して動作余裕を少なくする。したがって書き込み後のセ
ルのしきい値はできる限り狭いある分布幅に収まるよう
制御する必要がある。このことは電源電圧3.3vのE
EPROMにおいては特に重要である。したがって、こ
のような問題を解決するためには書き込み時間の変化を
第1または第2の実施例とは異なる変化をさせて急激な
変化を避けることが有効である。これは実施例4〜6で
実現される。
【0054】Fig.21は以上の実施例3〜6を表にまとめ
たものである。これによれば、実施例3は5回目以降の
書き込みパルスを等倍としたもの、実施例4は初期値を
2tとして最初の4回と9回目以降を増分0としたもの
である。また、実施例5は初期値を2tとして3回目以
降を増分0としたものであり、実施例6はn回目の書き
込みパルス幅の合計とn+1回目の書き込みパルス幅の
合計が所定の比をなすようにしたものである。以下に詳
しく説明する。
たものである。これによれば、実施例3は5回目以降の
書き込みパルスを等倍としたもの、実施例4は初期値を
2tとして最初の4回と9回目以降を増分0としたもの
である。また、実施例5は初期値を2tとして3回目以
降を増分0としたものであり、実施例6はn回目の書き
込みパルス幅の合計とn+1回目の書き込みパルス幅の
合計が所定の比をなすようにしたものである。以下に詳
しく説明する。
【0055】図22は第3の実施例の回路図、図23は
その動作を示すタイミングチャートである。第3の実施
例は、第1の実施例において5回目以降は5回目のF2
をそのまま維持するようにしたものである。図22の構
成は図12の構成と類似しており、フリップフロップ8
02〜809は図12のフリップフロップ13〜17
に、論理ゲート810〜826は図12の論理ゲート3
〜11、ラッチ800は図12のラッチ211に、リセ
ット手段827〜829は図12の18〜20にそれぞ
れ相当している。ただし、論理ゲートの組み合わせが異
なっており、特に第5〜7段目に対してはNANDゲー
ト815、817、819に対する固定入力PA,P
B,PCによってもラッチ800のリセットが行われる
ようになっている。
その動作を示すタイミングチャートである。第3の実施
例は、第1の実施例において5回目以降は5回目のF2
をそのまま維持するようにしたものである。図22の構
成は図12の構成と類似しており、フリップフロップ8
02〜809は図12のフリップフロップ13〜17
に、論理ゲート810〜826は図12の論理ゲート3
〜11、ラッチ800は図12のラッチ211に、リセ
ット手段827〜829は図12の18〜20にそれぞ
れ相当している。ただし、論理ゲートの組み合わせが異
なっており、特に第5〜7段目に対してはNANDゲー
ト815、817、819に対する固定入力PA,P
B,PCによってもラッチ800のリセットが行われる
ようになっている。
【0056】PAが書き込み動作中常にハイレベルにな
っているとする。5回目までは各書き込み回数ごとに、
図12に示した回数カウンタの出力をデコードした信号
PN1からPN5のいずれかがハイレベルとなり、各N
ANDゲートに入力されたタイマ出力の時間で書き込み
制御信号F2を出力するフリップフロップをリセットす
る。6回以降は信号PAがハイレベルであることによ
り、毎回ノード801がハイレベルになればフリップフ
ロップ801をリセットする。
っているとする。5回目までは各書き込み回数ごとに、
図12に示した回数カウンタの出力をデコードした信号
PN1からPN5のいずれかがハイレベルとなり、各N
ANDゲートに入力されたタイマ出力の時間で書き込み
制御信号F2を出力するフリップフロップをリセットす
る。6回以降は信号PAがハイレベルであることによ
り、毎回ノード801がハイレベルになればフリップフ
ロップ801をリセットする。
【0057】セルの書き込み時間に対する分布のしかた
によってPA,PB,PCのうちいずれかをハイレベ
ル、他をローレベルとすることで、5,6,7回目のう
ち何回目から等倍にするかを選択する。PA,PB,P
Cは、ヒューズ等を用いて設定可能にする。このように
第1の実施例と同様の回路を用いてn回目より等倍の書
き込みパルスを印加する書き込み制御回路を実現でき
る。
によってPA,PB,PCのうちいずれかをハイレベ
ル、他をローレベルとすることで、5,6,7回目のう
ち何回目から等倍にするかを選択する。PA,PB,P
Cは、ヒューズ等を用いて設定可能にする。このように
第1の実施例と同様の回路を用いてn回目より等倍の書
き込みパルスを印加する書き込み制御回路を実現でき
る。
【0058】図24は本発明の第4の実施例を示す回路
図、図25はその動作を示すタイミングチャートであ
る。この実施例では書き込み時間に対するセルの分布に
対応するように、1〜4回目の入力に対してフリップフ
ロップ回路900をリセットすることにより、同じパル
ス幅が得られるようになっている。図24の構成は図1
2の構成と類似しており、フリップフロップ902〜9
08は図12のフリップフロップ13〜17に、論理ゲ
ート911〜928は図12の論理ゲート3〜11に、
ラッチ900は図12のラッチ211に、リセット手段
931〜932は図12の18〜20にそれぞれ相当し
ている。ただし、論理ゲートの組み合わせが異なってお
り、3入力のNANDゲート915〜919には信号P
Aが、3入力のNANDゲート920〜922には信号
PBが与えられてこれらによってラッチ900のリセッ
ト方法を選択するようになっている。
図、図25はその動作を示すタイミングチャートであ
る。この実施例では書き込み時間に対するセルの分布に
対応するように、1〜4回目の入力に対してフリップフ
ロップ回路900をリセットすることにより、同じパル
ス幅が得られるようになっている。図24の構成は図1
2の構成と類似しており、フリップフロップ902〜9
08は図12のフリップフロップ13〜17に、論理ゲ
ート911〜928は図12の論理ゲート3〜11に、
ラッチ900は図12のラッチ211に、リセット手段
931〜932は図12の18〜20にそれぞれ相当し
ている。ただし、論理ゲートの組み合わせが異なってお
り、3入力のNANDゲート915〜919には信号P
Aが、3入力のNANDゲート920〜922には信号
PBが与えられてこれらによってラッチ900のリセッ
ト方法を選択するようになっている。
【0059】第5の実施例におけるタイミングチャート
は図26のようになる。
は図26のようになる。
【0060】図27はセルの度数分布を書込みの最も速
いセルの書き込み時間をTとして各書き込み時間に対し
示したものである。この最速のセルの書き込み時間Tは
常に一定になるようプロセス条件を変化させて製造段階
で制御されるものとする。図27に示したように、この
場合は正規分布より離れた所に存在するセルはなく、ほ
ぼ40倍の範囲に分布する分布Aと分布Bの2つの代表
的な場合が示してある。
いセルの書き込み時間をTとして各書き込み時間に対し
示したものである。この最速のセルの書き込み時間Tは
常に一定になるようプロセス条件を変化させて製造段階
で制御されるものとする。図27に示したように、この
場合は正規分布より離れた所に存在するセルはなく、ほ
ぼ40倍の範囲に分布する分布Aと分布Bの2つの代表
的な場合が示してある。
【0061】この分布に対して実施例1あるいは実施例
3の書き込み方法を適用した場合を考える。分布Aに対
しては4回の書き込みで全てのセルを書き込むことがで
きる。しかしn回目までの書込みパルス幅の合計とn+
1回目までのパルス幅の合計の比が3から2までの値で
ある。これにより図9の傾きが大きくなった場合分布A
の中心である4Tから7Tの範囲で、過剰に書き込むセ
ルの割合は非常に大きくなる。
3の書き込み方法を適用した場合を考える。分布Aに対
しては4回の書き込みで全てのセルを書き込むことがで
きる。しかしn回目までの書込みパルス幅の合計とn+
1回目までのパルス幅の合計の比が3から2までの値で
ある。これにより図9の傾きが大きくなった場合分布A
の中心である4Tから7Tの範囲で、過剰に書き込むセ
ルの割合は非常に大きくなる。
【0062】また等倍パルスによる書き込みでは、書き
込み後のセルのしきい値は狭い範囲に分布させることが
できるが、書き込みの遅いセルに対しても一定のパルス
幅で書き込むため書き込み回数が増加し書き込み時間が
長くなるという欠点があった。分布Bに対しても同様の
ことが言える。
込み後のセルのしきい値は狭い範囲に分布させることが
できるが、書き込みの遅いセルに対しても一定のパルス
幅で書き込むため書き込み回数が増加し書き込み時間が
長くなるという欠点があった。分布Bに対しても同様の
ことが言える。
【0063】これに対し実施例4は、図27の曲線Aに
示したようにセルの分布の中心が10Tまでの範囲にあ
る場合に対しては4回目までそれぞれパルス幅の等しい
書込みパルスを印加することによって、n回目までの書
込みパルス幅の合計とn+1回目までのパルス幅の合計
の比を2以下にし、過剰な書込みをなくすようにしたも
のである。分布Bのようにセルの分布の中心が10Tよ
り大きい場合には、実施例5のように4回目以降の書き
込みパルスを等倍とすることにより、過剰に書き込まれ
るセルの割合を少なくした書き込みが可能となる。この
場合1回目の書き込みパルスと2回目までの書き込みパ
ルスの和の比は3となるが、分布Bではこの付近に存在
するセルの数は数個程度であり、過剰に書き込まれるセ
ルは確率的に存在しないと考えてよい。
示したようにセルの分布の中心が10Tまでの範囲にあ
る場合に対しては4回目までそれぞれパルス幅の等しい
書込みパルスを印加することによって、n回目までの書
込みパルス幅の合計とn+1回目までのパルス幅の合計
の比を2以下にし、過剰な書込みをなくすようにしたも
のである。分布Bのようにセルの分布の中心が10Tよ
り大きい場合には、実施例5のように4回目以降の書き
込みパルスを等倍とすることにより、過剰に書き込まれ
るセルの割合を少なくした書き込みが可能となる。この
場合1回目の書き込みパルスと2回目までの書き込みパ
ルスの和の比は3となるが、分布Bではこの付近に存在
するセルの数は数個程度であり、過剰に書き込まれるセ
ルは確率的に存在しないと考えてよい。
【0064】書き込み時間に対するセルの分布の仕方に
よって、第4および第5の実施例による書き込み方法を
ヒューズ設定等により切り換える。図27の分布Aのよ
うな場合はPAをハイレベル、PBをローレベルとす
る。これにより4回目の書き込みまではPN1,PN
2,PN3,PN4のいずれかがハイレベルとなるの
で、タイマー出力T2がハイレベルとなることでフリッ
プフロップ902をリセットし、時間2Tの書込みパル
スとなる。5回目以降は第1の実施例と同様2のn乗倍
で回数毎に増加する書き込みパルスとなる。図27の分
布Bのような場合はPBをハイレベル、PAをローレベ
ルとすることにより1、2回目まではそれぞれ2T,4
Tの長さの書き込みパルスとし、3回目以降は8Tの長
さの一定のパルス幅とすることができる。
よって、第4および第5の実施例による書き込み方法を
ヒューズ設定等により切り換える。図27の分布Aのよ
うな場合はPAをハイレベル、PBをローレベルとす
る。これにより4回目の書き込みまではPN1,PN
2,PN3,PN4のいずれかがハイレベルとなるの
で、タイマー出力T2がハイレベルとなることでフリッ
プフロップ902をリセットし、時間2Tの書込みパル
スとなる。5回目以降は第1の実施例と同様2のn乗倍
で回数毎に増加する書き込みパルスとなる。図27の分
布Bのような場合はPBをハイレベル、PAをローレベ
ルとすることにより1、2回目まではそれぞれ2T,4
Tの長さの書き込みパルスとし、3回目以降は8Tの長
さの一定のパルス幅とすることができる。
【0065】第1ないし第3の実施例では、n回目まで
の書込みパルス幅の合計とn+1回目までのパルス幅の
合計の比kが2以上であることにより、図9に示されて
いる傾きすなわち、書き込み時間の増分に対するセルし
きい値の変化分が大きな値となった場合、書き込み後の
セルのしきい値が目標値を超えてしまう場合が考えられ
る。
の書込みパルス幅の合計とn+1回目までのパルス幅の
合計の比kが2以上であることにより、図9に示されて
いる傾きすなわち、書き込み時間の増分に対するセルし
きい値の変化分が大きな値となった場合、書き込み後の
セルのしきい値が目標値を超えてしまう場合が考えられ
る。
【0066】これに対し、第4および第5の実施例では
書き込み回数のうちの何回かを等倍パルスにすること
で、n回目までの書込みパルス幅の合計とn+1回目ま
でのパルス幅の合計の比kを2以下とした。
書き込み回数のうちの何回かを等倍パルスにすること
で、n回目までの書込みパルス幅の合計とn+1回目ま
でのパルス幅の合計の比kを2以下とした。
【0067】第6の実施例はn回目までの書込みパルス
幅の累計とn+1回目までのパルス幅の累計の比kを2
以下の一定値としたことを特徴とするものである。例え
ば実施例1の回路で1回目、2回目を等倍とし3回目以
降を2のn乗倍とすれば、n回目までの書き込みパルス
幅の累計とn+1回目までの書き込みパルス幅の累計の
比kを常に2とした回路が実現できる。図28および図
29は第6の実施例の回路図およびタイミングチャート
を示す。この実施例においてはn回目までの書込みパル
ス幅の合計とn+1回目までのパルス幅の合計の比を
1.5とした場合である。ここではT0の周期を最速の
セルの書き込み時間Tの1/4にする必要がある。タイ
マー出力T1からT7を図28のように書き込み回数カ
ウンタの出力PN1からPN10によって選択すること
によりn回目までの書き込みパルス幅の累計とn+1回
目までの書き込みパルス幅の累計の比kを1.5にする
ことができる。本実施例では、従来例の等倍パルスによ
る書き込みと比較して、合計の書き込み時間を増加させ
ることなく、書き込み後のセルのしきい値の分布をさら
に狭い範囲に収めることができる。
幅の累計とn+1回目までのパルス幅の累計の比kを2
以下の一定値としたことを特徴とするものである。例え
ば実施例1の回路で1回目、2回目を等倍とし3回目以
降を2のn乗倍とすれば、n回目までの書き込みパルス
幅の累計とn+1回目までの書き込みパルス幅の累計の
比kを常に2とした回路が実現できる。図28および図
29は第6の実施例の回路図およびタイミングチャート
を示す。この実施例においてはn回目までの書込みパル
ス幅の合計とn+1回目までのパルス幅の合計の比を
1.5とした場合である。ここではT0の周期を最速の
セルの書き込み時間Tの1/4にする必要がある。タイ
マー出力T1からT7を図28のように書き込み回数カ
ウンタの出力PN1からPN10によって選択すること
によりn回目までの書き込みパルス幅の累計とn+1回
目までの書き込みパルス幅の累計の比kを1.5にする
ことができる。本実施例では、従来例の等倍パルスによ
る書き込みと比較して、合計の書き込み時間を増加させ
ることなく、書き込み後のセルのしきい値の分布をさら
に狭い範囲に収めることができる。
【0068】書き込み後のセルのしきい値の分布の上限
と、累計の書き込み時間とのトレードオフにより、2以
下の数種類のkの値から最適値を選択できるように、ヒ
ューズ設定等を用いた回路構成も可能である。
と、累計の書き込み時間とのトレードオフにより、2以
下の数種類のkの値から最適値を選択できるように、ヒ
ューズ設定等を用いた回路構成も可能である。
【0069】以上、実施例をNAND型EEPROMの
書込み動作について説明したが、消去動作についても適
用可能であることは言うまでもない。また、書込み後の
セルのしきい値分布をさらに狭い範囲に制御しなければ
ならない電源電圧3VのNAND型EEPROMに対し
て特に有効である。また、NOR型EEPROMのうち
セルトランジタのチャネル部分のトンネル現象を利用し
消去を行うものについても適用可能である。このよう
に、トンネル電流による書込み、消去を行うデバイスに
関して本発明を適用すれば、書込み、消去後のしきい値
の分布を狭い範囲に制御することが出来る。
書込み動作について説明したが、消去動作についても適
用可能であることは言うまでもない。また、書込み後の
セルのしきい値分布をさらに狭い範囲に制御しなければ
ならない電源電圧3VのNAND型EEPROMに対し
て特に有効である。また、NOR型EEPROMのうち
セルトランジタのチャネル部分のトンネル現象を利用し
消去を行うものについても適用可能である。このよう
に、トンネル電流による書込み、消去を行うデバイスに
関して本発明を適用すれば、書込み、消去後のしきい値
の分布を狭い範囲に制御することが出来る。
【0070】また、本明細書で用いた実施例では書込み
パルスが倍増パルスすなわち1:2:4:8:16:3
2…とパルス幅が2のn乗で増加する例を示したこれ
は、ETOX型メモリセルのしきい値のシフトが書込み
時間の対数に比例するという書込み特性があるからであ
る。しかし、1:2:3:4:5…と一次関数的に増加
する増大パルスを用いても本発明の効果はあり、発明の
主旨を逸脱しない範囲内で増大パルスの増大の仕方は様
々に変更可能であることは言うまでもない。
パルスが倍増パルスすなわち1:2:4:8:16:3
2…とパルス幅が2のn乗で増加する例を示したこれ
は、ETOX型メモリセルのしきい値のシフトが書込み
時間の対数に比例するという書込み特性があるからであ
る。しかし、1:2:3:4:5…と一次関数的に増加
する増大パルスを用いても本発明の効果はあり、発明の
主旨を逸脱しない範囲内で増大パルスの増大の仕方は様
々に変更可能であることは言うまでもない。
【0071】また、前述したように、第2の実施例の書
込みパルス発生回路は不揮発性半導体記憶装置の内部の
回路に限られること無く、広く一般に用いられることが
出来る。
込みパルス発生回路は不揮発性半導体記憶装置の内部の
回路に限られること無く、広く一般に用いられることが
出来る。
【0072】
【発明の効果】本発明によれば、書き込みをベリファイ
により確認し、正常な書き込みが行われない限り書き込
みを繰り返す不揮発性半導体記憶装置において、繰り返
しシーケンス中に今回の書き込み時間よりも次回の書き
込み時間を長くする手段を設けて、確実な書き込みまで
早く到達を早めているので、書込み時間の短い不揮発性
半導体記憶装置を提供できる。
により確認し、正常な書き込みが行われない限り書き込
みを繰り返す不揮発性半導体記憶装置において、繰り返
しシーケンス中に今回の書き込み時間よりも次回の書き
込み時間を長くする手段を設けて、確実な書き込みまで
早く到達を早めているので、書込み時間の短い不揮発性
半導体記憶装置を提供できる。
【図1】本発明が適用される半導体記憶装置の構成を表
す平面図。
す平面図。
【図2】本発明が適用される半導体記憶装置の構成を表
す回路図。
す回路図。
【図3】記憶データによるしきい値分布を表すグラフ。
【図4】本発明におけるデータ書き込みの様子を説明す
る回路図。
る回路図。
【図5】データ”0”を書き込む様子を示す素子断面
図。
図。
【図6】データ”1”を書き込む様子を示す素子断面
図。
図。
【図7】本発明における消去の様子を説明する回路図。
【図8】本発明における消去の様子を示す素子断面図。
【図9】書き込み特性を表すグラフ。
【図10】ビットベリファイの説明図。
【図11】本発明にかかる半導体記憶装置の第1の実施
例を表すブロック図。
例を表すブロック図。
【図12】本発明は図11の一部の詳細構成を表す回路
図。
図。
【図13】本発明の図11の変形例を示す回路図。
【図14】本発明の第1の実施例の動作を表すタイミン
グチャート。
グチャート。
【図15】本発明の第1の実施例における動作を示すフ
ローチャート。
ローチャート。
【図16】本発明の第2の実施例を表す回路図。
【図17】図16におけるデコーダの論理値表。
【図18】図17のデコーダの論理値表を実現するゲー
ト構成を示す回路図。
ト構成を示す回路図。
【図19】本発明の効果を示すグラフ。
【図20】書き込みに必要な時間の分布を示すグラフ。
【図21】各実施例における書き込みパルスの一覧表。
【図22】本発明の第3の実施例を表す回路図。
【図23】発明の第3の実施例の動作を表すタイミング
チャート。
チャート。
【図24】本発明の第4の実施例を表す回路図。
【図25】本発明の第4の実施例の動作を表すタイミン
グチャート。
グチャート。
【図26】本発明の第5の実施例の動作を表すタイミン
グチャート。
グチャート。
【図27】書き込みに必要な時間の分布を示すグラフ。
【図28】本発明の第6の実施例を表す回路図。
【図29】本発明の第6の実施例の動作を表すタイミン
グチャート。
グチャート。
100 オシレータ 101 タイマ 102 書き込み回数カウント部 103 書き込み回数デコード部 200 コマンド入力回路 201 昇圧回路 203 書き込み制御回路 205 書き込み時間制御回路 207 リカバリ・ベリファイ回路 209 書き込み回数カウント回路 210 パスフェイル判定回路 403 昇圧回路 404 昇圧タイマ 415 リカバリ回路 417 ベリファイ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加 藤 秀 雄 神奈川県川崎市幸区堀川町580番1号 株 式会社東芝半導体システム技術センター内 (72)発明者 徳 重 芳 神奈川県川崎市幸区堀川町580番1号 株 式会社東芝半導体システム技術センター内
Claims (10)
- 【請求項1】書き込みパルスにより不揮発性メモリセル
にデータの書込みを行う書込み手段と、 書込んだ前記メモリセルの内容を読出す読出し手段と、 書込みの都度前記読出し手段により読出しを行い、確実
に書込みが行われていることを確認するベリファイ動作
を行うベリファイ手段とを備え、 前記書き込み手段は、書き込み時間を変化させることが
できるものであり、前記ベリファイ手段で正常な書き込
みが行われていることが確認されない限り書き込みを繰
り返す一連のシーケンス中の少なくとも一部に今回の書
込み時間より次回の書込み時間が長く設定されたことを
特徴とする不揮発性半導体記憶装置。 - 【請求項2】請求項1に記載の不揮発性半導体記憶装置
において、 書込み時間が書き込み回数ごとに初期値から常に一定倍
率で増加するように設定されたとを特徴とする不揮発性
半導体記憶装置。 - 【請求項3】請求項1の不揮発性半導体記憶装置におい
て、 書き込み時間が初期の数回は書き込み回数ごとに一定倍
率で増加し、その後は一定の書き込み時間に設定される
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項4】請求項1の不揮発性半導体記憶装置におい
て、 書き込み時間が初期の数回は一定で、その後の数回は書
き込み回数ごとに一定倍率で増加し、さらにその後は一
定の書き込み時間に設定されることを特徴とする不揮発
性半導体記憶装置。 - 【請求項5】請求項1の不揮発性半導体記憶装置におい
て、 書き込み時間が一定の差で増加するように設定されるこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項6】請求項1の不揮発性半導体記憶装置におい
て、 書き込み時間の累計が回数ごとに一定の比をなすように
書き込み時間設定されることを特徴とする不揮発性半導
体記憶装置。 - 【請求項7】請求項1の不揮発性半導体記憶装置におい
て、 書き込み回数に応じて変化させた書き込み時間を前記書
き込み手段に与える書込みパルス制御回路をさらに備え
たことを特徴とする不揮発性半導体記憶装置。 - 【請求項8】請求項7の不揮発性半導体記憶装置におい
て、 書き込みパルス制御回路が、 所定周波数のパルスを発生させるパルス発生器と、 このパルス発生器により発生されたパルスの計数を書き
込み回数に応じて設定し、計数満了により書き込み終了
信号を発生する計数手段とを備えたことを特徴とする不
揮発性半導体記憶装置。 - 【請求項9】請求項7の不揮発性半導体記憶装置におい
て、 前記書込みパルス制御回路が、 容量の異なる複数のキャパシタと、これらのキャパシタ
に蓄積された電荷を放電する電気抵抗のある放電経路
と、 前記書込み動作の回数に応じて前記放電経路に接続する
キャパシタを選択する選択手段とを備えたことを特徴と
する不揮発性半導体記憶装置。 - 【請求項10】請求項7の不揮発性半導体記憶装置にお
いて、 前記書込みパルス制御回路が、 キャパシタと、 このキャパシタに蓄積された電荷を放電する電気抵抗の
異なる複数の放電経路と、 前記書込み動作の回数に応じて前記キャパシタに接続す
る放電経路を選択する選択手段とを備えたことを特徴と
する不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13200693A JP3184366B2 (ja) | 1992-06-02 | 1993-06-02 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4-141240 | 1992-06-02 | ||
JP14124092 | 1992-06-02 | ||
JP13200693A JP3184366B2 (ja) | 1992-06-02 | 1993-06-02 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0660674A true JPH0660674A (ja) | 1994-03-04 |
JP3184366B2 JP3184366B2 (ja) | 2001-07-09 |
Family
ID=26466679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13200693A Expired - Fee Related JP3184366B2 (ja) | 1992-06-02 | 1993-06-02 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3184366B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10302487A (ja) * | 1997-02-26 | 1998-11-13 | Toshiba Corp | 半導体記憶装置 |
WO2002056316A1 (fr) * | 2001-01-12 | 2002-07-18 | Hitachi, Ltd. | Memoire remanente a semi-conducteur |
JP2005216466A (ja) * | 2004-01-21 | 2005-08-11 | Sharp Corp | 不揮発性半導体記憶装置 |
US7031187B2 (en) | 1996-05-01 | 2006-04-18 | Hitachi, Ltd. | Nonvolatile semiconductor memory device which stores multi-value information |
US7787316B2 (en) | 2006-10-31 | 2010-08-31 | Elpida Memory, Inc. | Semiconductor memory device and write control method thereof |
US9711216B2 (en) | 2015-03-16 | 2017-07-18 | Renesas Electronics Corporation | Semiconductor storage device |
CN107766008A (zh) * | 2017-12-05 | 2018-03-06 | 珠海格力电器股份有限公司 | 防止存储介质异常写入的方法、装置以及电子设备 |
-
1993
- 1993-06-02 JP JP13200693A patent/JP3184366B2/ja not_active Expired - Fee Related
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7031187B2 (en) | 1996-05-01 | 2006-04-18 | Hitachi, Ltd. | Nonvolatile semiconductor memory device which stores multi-value information |
US7245532B2 (en) | 1996-05-01 | 2007-07-17 | Renesas Technology Corporation | Nonvolatile semiconductor memory device which stores multi-value information |
US7394697B2 (en) | 1996-05-01 | 2008-07-01 | Renesas Technology Corp. | Nonvolatile semiconductor memory device which stores multi-value information |
JPH10302487A (ja) * | 1997-02-26 | 1998-11-13 | Toshiba Corp | 半導体記憶装置 |
WO2002056316A1 (fr) * | 2001-01-12 | 2002-07-18 | Hitachi, Ltd. | Memoire remanente a semi-conducteur |
JP2005216466A (ja) * | 2004-01-21 | 2005-08-11 | Sharp Corp | 不揮発性半導体記憶装置 |
US7787316B2 (en) | 2006-10-31 | 2010-08-31 | Elpida Memory, Inc. | Semiconductor memory device and write control method thereof |
US9711216B2 (en) | 2015-03-16 | 2017-07-18 | Renesas Electronics Corporation | Semiconductor storage device |
CN107766008A (zh) * | 2017-12-05 | 2018-03-06 | 珠海格力电器股份有限公司 | 防止存储介质异常写入的方法、装置以及电子设备 |
Also Published As
Publication number | Publication date |
---|---|
JP3184366B2 (ja) | 2001-07-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5299162A (en) | Nonvolatile semiconductor memory device and an optimizing programming method thereof | |
KR100332001B1 (ko) | 반도체불휘발성기억장치 | |
KR0142368B1 (ko) | 불휘발성 반도체 메모리장치의 자동프로그램 회로 | |
JP2716906B2 (ja) | 不揮発性半導体記憶装置 | |
KR960010960B1 (ko) | 불휘발성 반도체 기억장치 | |
US6937524B2 (en) | Nonvolatile semiconductor memory device having a write control circuit | |
US7359249B2 (en) | Nonvolatile semiconductor memory device and method of rewriting data thereof | |
US6269025B1 (en) | Memory system having a program and erase voltage modifier | |
JP2002319286A (ja) | 不揮発性記憶装置および記憶システム | |
US7286413B2 (en) | Non-volatile memory device and method of programming same | |
US6304487B1 (en) | Register driven means to control programming voltages | |
KR940006611B1 (ko) | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 | |
US6307783B1 (en) | Descending staircase read technique for a multilevel cell NAND flash memory device | |
US6295228B1 (en) | System for programming memory cells | |
US6327183B1 (en) | Nonlinear stepped programming voltage | |
JP2003022681A (ja) | 半導体記憶装置 | |
US6246610B1 (en) | Symmetrical program and erase scheme to improve erase time degradation in NAND devices | |
US6246611B1 (en) | System for erasing a memory cell | |
US20110267894A1 (en) | Semiconductor memory apparatus | |
JP3184366B2 (ja) | 不揮発性半導体記憶装置 | |
KR100626379B1 (ko) | 비트 스캐닝 프로그램을 수행하는 불휘발성 메모리 장치 | |
JP2729432B2 (ja) | 電気的に書込消去可能な半導体記憶装置 | |
JP2000048582A (ja) | 半導体記憶装置 | |
KR100192567B1 (ko) | 불휘발성반도체메모리장치의프로그램전압발생장치및소거전압발생장치 | |
CN108122585B (zh) | 半导体器件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080427 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090427 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100427 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |