JP3185823B2 - インバータ回路 - Google Patents
インバータ回路Info
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- JP3185823B2 JP3185823B2 JP00340093A JP340093A JP3185823B2 JP 3185823 B2 JP3185823 B2 JP 3185823B2 JP 00340093 A JP00340093 A JP 00340093A JP 340093 A JP340093 A JP 340093A JP 3185823 B2 JP3185823 B2 JP 3185823B2
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- inverter circuit
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- voltage
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Description
【０００１】
【産業上の利用分野】本発明は、デジタル集積回路装置
（ＬＳＩ）等に適用されるインバータ回路に関する。
（ＬＳＩ）等に適用されるインバータ回路に関する。
【０００２】
【従来の技術】ｎチャネル型電界効果トランジスタ（以
下、ｎＦＥＴという）のみを用いたデジタル集積回路
（ＬＳＩ）では、ＤＣＦＬ（Direct Coupled FFT Logi
c）によるインバータ回路が集積化に適していることか
ら多用されている。特に、ガリウム砒素デジタルデバイ
ス等の化合物半導体のＤＣＦＬインバータ回路は、高速
かつ消費電力が低いという利点がある。
下、ｎＦＥＴという）のみを用いたデジタル集積回路
（ＬＳＩ）では、ＤＣＦＬ（Direct Coupled FFT Logi
c）によるインバータ回路が集積化に適していることか
ら多用されている。特に、ガリウム砒素デジタルデバイ
ス等の化合物半導体のＤＣＦＬインバータ回路は、高速
かつ消費電力が低いという利点がある。
【０００３】かかる従来のインバータ回路は、図２に示
すように、デプレッション型ＦＥＴ（以下、ＤＦＥＴと
いう）からなる負荷トランジスタｑ１と、エンハンスメ
ント型ＦＥＴ（以下、ＥＦＥＴという）からなるドライ
ブトランジスタｑ２で形成されている。即ち、負荷トラ
ンジスタｑ１は、ドレインが高電圧源ＶDDに接続され且
つゲート・ソース間が共通接続されることで等価的に高
抵抗負荷となり、ドライブトランジスタｑ２は、ドレイ
ンが負荷トランジスタｑ１のゲート・ソースに接続し且
つソースが低電圧源ＶSSに接続している。そして、ドラ
イブトランジスタｑ２のゲートに入力信号Ｖinを印加す
ると、論理反転した出力信号Ｖout をドレインに出力す
る。
すように、デプレッション型ＦＥＴ（以下、ＤＦＥＴと
いう）からなる負荷トランジスタｑ１と、エンハンスメ
ント型ＦＥＴ（以下、ＥＦＥＴという）からなるドライ
ブトランジスタｑ２で形成されている。即ち、負荷トラ
ンジスタｑ１は、ドレインが高電圧源ＶDDに接続され且
つゲート・ソース間が共通接続されることで等価的に高
抵抗負荷となり、ドライブトランジスタｑ２は、ドレイ
ンが負荷トランジスタｑ１のゲート・ソースに接続し且
つソースが低電圧源ＶSSに接続している。そして、ドラ
イブトランジスタｑ２のゲートに入力信号Ｖinを印加す
ると、論理反転した出力信号Ｖout をドレインに出力す
る。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来のインバータ回路は、負荷トランジスタとなるＤＦ
ＥＴとドライブトランジスタとなるＥＦＥＴの夫々のし
きい値電圧が製造バラツキや温度変化によるバラツキに
起因して、雑音余裕（noise margin）が小さくなる、即
ち、論理を維持できるために許される入力信号電圧の振
幅が小さくなるという欠点があった。
従来のインバータ回路は、負荷トランジスタとなるＤＦ
ＥＴとドライブトランジスタとなるＥＦＥＴの夫々のし
きい値電圧が製造バラツキや温度変化によるバラツキに
起因して、雑音余裕（noise margin）が小さくなる、即
ち、論理を維持できるために許される入力信号電圧の振
幅が小さくなるという欠点があった。
【０００５】つまり、図３に示すインバータ回路の入出
力電圧特性において、入力信号Ｖinの入力電圧と出力信
号Ｖout の出力電圧が共に等しくなる点の電圧を論理し
きい値電圧（ＶTL）と呼ぶが、かかる論理しきい値電圧
ＶTLが、ＤＦＥＴのしきい値電圧ＶTDとＥＦＥＥＴのし
きい値電圧ＶTEのばらつきに大きく依存することから雑
音余裕が小さいという問題があった。
力電圧特性において、入力信号Ｖinの入力電圧と出力信
号Ｖout の出力電圧が共に等しくなる点の電圧を論理し
きい値電圧（ＶTL）と呼ぶが、かかる論理しきい値電圧
ＶTLが、ＤＦＥＴのしきい値電圧ＶTDとＥＦＥＥＴのし
きい値電圧ＶTEのばらつきに大きく依存することから雑
音余裕が小さいという問題があった。
【０００６】本発明は、回路設計の手法の観点から、か
かる雑音余裕の改善を実現することができるインバータ
回路を提供することを目的とする。
かる雑音余裕の改善を実現することができるインバータ
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】かかる目的を達成するた
めに本発明は、第１の電源にドレインが接続されるＤＦ
ＥＴと、該ＤＦＥＴのソースにゲート及びドレインが共
に接続される第１のＥＦＥＴと、出力信号を発生するド
レインが上記ＤＦＥＴのゲート及びＥＦＥＴのソースに
接続され、ソースが第２の電源に接続され、且つゲート
に入力信号が印加される第２のＥＦＥＴと、を有する回
路構成とした。
めに本発明は、第１の電源にドレインが接続されるＤＦ
ＥＴと、該ＤＦＥＴのソースにゲート及びドレインが共
に接続される第１のＥＦＥＴと、出力信号を発生するド
レインが上記ＤＦＥＴのゲート及びＥＦＥＴのソースに
接続され、ソースが第２の電源に接続され、且つゲート
に入力信号が印加される第２のＥＦＥＴと、を有する回
路構成とした。
【０００８】
【作用】かかる構成を有する本発明のインバータ回路に
よれば、所定の論理しきい値電圧ＶTHは、当該回路を構
成するＤＦＥＴのしきい値電圧ＶTDとトランスコンダク
タンスＫD 及び、ＥＦＥＴのしきい値電圧ＶTEとトラン
スコンダクタンスＫE をパラメータとする所定の関係で
決定付けられるが、この論理しきい値電圧ＶTHのしきい
値電圧ＶTD及びＶTEに対する電圧依存性が、従来のイン
バータ回路と較べて小さくなる。したがって、この電圧
依存性が低減される分だけ雑音余裕が向上する。
よれば、所定の論理しきい値電圧ＶTHは、当該回路を構
成するＤＦＥＴのしきい値電圧ＶTDとトランスコンダク
タンスＫD 及び、ＥＦＥＴのしきい値電圧ＶTEとトラン
スコンダクタンスＫE をパラメータとする所定の関係で
決定付けられるが、この論理しきい値電圧ＶTHのしきい
値電圧ＶTD及びＶTEに対する電圧依存性が、従来のイン
バータ回路と較べて小さくなる。したがって、この電圧
依存性が低減される分だけ雑音余裕が向上する。
【０００９】
【実施例】以下、本発明によるインバータ回路の一実施
例を図１に基づいて説明する。
例を図１に基づいて説明する。
【００１０】まず、回路構成を説明すると、ＤＦＥＴ
Ｑ１のドレインが高電圧源ＶDDに接続されると共に、そ
のソースがＥＦＥＴ Ｑ２のドレイン及びゲートに共通
接続され、更に、ＤＦＥＴ Ｑ１のゲートとＥＦＥＴ
Ｑ２のソースが共通に接続されて出力信号Ｖout を出力
するノードとなっている。更に、ＥＦＥＴ Ｑ３のドレ
インがこの出力ノードに接続されると共に、ソースが低
電圧源ＶSSあるいはグランドに接続され、ゲートに入力
信号Ｖinが印加されるようになっている。
Ｑ１のドレインが高電圧源ＶDDに接続されると共に、そ
のソースがＥＦＥＴ Ｑ２のドレイン及びゲートに共通
接続され、更に、ＤＦＥＴ Ｑ１のゲートとＥＦＥＴ
Ｑ２のソースが共通に接続されて出力信号Ｖout を出力
するノードとなっている。更に、ＥＦＥＴ Ｑ３のドレ
インがこの出力ノードに接続されると共に、ソースが低
電圧源ＶSSあるいはグランドに接続され、ゲートに入力
信号Ｖinが印加されるようになっている。
【００１１】次に、かかるインバータ回路の雑音余裕
と、図２に示した従来のインバータ回路の雑音余裕とを
比較する。
と、図２に示した従来のインバータ回路の雑音余裕とを
比較する。
【００１２】まず、図２に示す従来のインバータ回路に
おいて、論理しきい値をＶTL、ＤＦＥＴ ｑ１のしきい
値電圧をＶTD、ＤＦＥＴ ｑ１のトランスコンダクタン
スをＫD 、ＥＦＥＴ ｑ２のしきい値電圧をＶTE、ＥＦ
ＥＴ ｑ２のトランスコンダクタンスをＫE とすると、
入力信号Ｖinが論理しきい値の電圧ＶTHのときには、Ｄ
ＦＥＴ ｑ１とＥＦＥＴ ｑ２に流れるドレイン・ソー
ス電流が共に等しいことから、
おいて、論理しきい値をＶTL、ＤＦＥＴ ｑ１のしきい
値電圧をＶTD、ＤＦＥＴ ｑ１のトランスコンダクタン
スをＫD 、ＥＦＥＴ ｑ２のしきい値電圧をＶTE、ＥＦ
ＥＴ ｑ２のトランスコンダクタンスをＫE とすると、
入力信号Ｖinが論理しきい値の電圧ＶTHのときには、Ｄ
ＦＥＴ ｑ１とＥＦＥＴ ｑ２に流れるドレイン・ソー
ス電流が共に等しいことから、
【００１３】
【数１】
【００１４】の関係式が成立する。更に、式（１）を変
形して論理しきい値電圧ＶTHを求めると、
形して論理しきい値電圧ＶTHを求めると、
【００１５】
【数２】
【００１６】となる。したがって、論理しきい値電圧Ｖ
THのしきい値電圧ＶTDとＶTEによる電圧依存性は、ＶTD
とＶTEによる偏微分から次のように求められる。
THのしきい値電圧ＶTDとＶTEによる電圧依存性は、ＶTD
とＶTEによる偏微分から次のように求められる。
【００１７】
【数３】
【００１８】一方、本実施例による図１のインバータ回
路にあっては、ＤＦＥＴ Ｑ１のしきい値電圧をＶTD、
ＥＦＥＴ Ｑ２，Ｑ３が等しい大きさであるものとした
ときのしきい値電圧を共にＶTE、更に、ＤＦＥＴ Ｑ１
のトランスコンダクタンスをＫD 、ＥＦＥＴ Ｑ２，Ｑ
３のトランスコンダクタンスを共にＫE とすれば、入力
信号Ｖinが論理しきい値電圧ＶTHのときに、ＤＦＥＴ
Ｑ１とＥＦＥＴ Ｑ２，Ｑ３に流れるドレイン・ソース
電流が等しいことから、
路にあっては、ＤＦＥＴ Ｑ１のしきい値電圧をＶTD、
ＥＦＥＴ Ｑ２，Ｑ３が等しい大きさであるものとした
ときのしきい値電圧を共にＶTE、更に、ＤＦＥＴ Ｑ１
のトランスコンダクタンスをＫD 、ＥＦＥＴ Ｑ２，Ｑ
３のトランスコンダクタンスを共にＫE とすれば、入力
信号Ｖinが論理しきい値電圧ＶTHのときに、ＤＦＥＴ
Ｑ１とＥＦＥＴ Ｑ２，Ｑ３に流れるドレイン・ソース
電流が等しいことから、
【００１９】
【数４】
【００２０】の関係式が成立する。更に、式（４）を変
形して論理しきい値電圧ＶTHを求めると、
形して論理しきい値電圧ＶTHを求めると、
【００２１】
【数５】
【００２２】となる。したがって、論理しきい値電圧Ｖ
THのしきい値電圧ＶTDとＶTEによる電圧依存性は、ＶTD
とＶTEによる偏微分から次のように求められる。
THのしきい値電圧ＶTDとＶTEによる電圧依存性は、ＶTD
とＶTEによる偏微分から次のように求められる。
【００２３】
【数６】
【００２４】上記式（３）と（６）を比較すると、本実
施例のインバータ回路のしきい値ＶTDとＶTEによる電圧
依存性は、従来のインバータ回路のそれよりも明らかに
ｍ分の１に低減される。
施例のインバータ回路のしきい値ＶTDとＶTEによる電圧
依存性は、従来のインバータ回路のそれよりも明らかに
ｍ分の１に低減される。
【００２５】そこで、具体例として、ＧａＡｓＭＥＳＦ
ＥＴによるＤＣＦＬインバータ回路に適用した場合の電
圧依存性について比較すると、従来例の式（１）〜
（３）と実施例の式（４）〜（６）では、ＶTDとＫD の
組合わせが異なる（ＶTE，ＫE は、２つの例で同一で良
いし、また、ＶTEは０．１ボルト〜０．２ボルト程度の
値しかとりようがない）。そこで、一般的な場合に対応
して、ＶTDを−０．７ボルトに選ぶと、従来例では式
（３）において、ＶTL＝０．４ボルトとＶTE＝０．１ボ
ルトを代入すると、ＫD ／ＫE ＝０．１８４、（ＫD ／
ＫE ）0.5 ＝０．４２９から式（７）の結果となり、
ＥＴによるＤＣＦＬインバータ回路に適用した場合の電
圧依存性について比較すると、従来例の式（１）〜
（３）と実施例の式（４）〜（６）では、ＶTDとＫD の
組合わせが異なる（ＶTE，ＫE は、２つの例で同一で良
いし、また、ＶTEは０．１ボルト〜０．２ボルト程度の
値しかとりようがない）。そこで、一般的な場合に対応
して、ＶTDを−０．７ボルトに選ぶと、従来例では式
（３）において、ＶTL＝０．４ボルトとＶTE＝０．１ボ
ルトを代入すると、ＫD ／ＫE ＝０．１８４、（ＫD ／
ＫE ）0.5 ＝０．４２９から式（７）の結果となり、
【００２６】
【数７】
【００２７】実施例では、式（４）において、ＶTL＝
０．４ボルトとＶTE＝０．１ボルトを代入すると、ＫD
／ＫE ＝１、（ＫD ／ＫE ）0.5 ＝１から式（８）の結
果となる。
０．４ボルトとＶTE＝０．１ボルトを代入すると、ＫD
／ＫE ＝１、（ＫD ／ＫE ）0.5 ＝１から式（８）の結
果となる。
【００２８】
【数８】
【００２９】したがって、ＶTEの依存性は、従来より半
分となる。又、ＶTDの依存性は従来よりもやや増大する
こととなるが、本発明では、従来ＶTEの変動がＶTLの変
動に直接影響していたのに対して低減できる効果があ
る。
分となる。又、ＶTDの依存性は従来よりもやや増大する
こととなるが、本発明では、従来ＶTEの変動がＶTLの変
動に直接影響していたのに対して低減できる効果があ
る。
【００３０】このように、この実施例によれば、ＤＦＥ
Ｔ及びＥＦＥＴのしきい値電圧による論理しきい値電圧
の電圧依存性が低減されるので、雑音余裕の大きくなイ
ンバータ回路を提供することができる。
Ｔ及びＥＦＥＴのしきい値電圧による論理しきい値電圧
の電圧依存性が低減されるので、雑音余裕の大きくなイ
ンバータ回路を提供することができる。
【００３１】尚、具体例としてＧａＡｓＭＥＳＦＥＴの
場合を説明したが、ＮＭＯＳやＣＭＯＳその他の半導体
製造プロセスによるインバータ回路についても本発明を
適用することができる。
場合を説明したが、ＮＭＯＳやＣＭＯＳその他の半導体
製造プロセスによるインバータ回路についても本発明を
適用することができる。
【００３２】又、図１に示すインバータ回路は、最も基
本的な構成を有するものであるが、夫々のＤＦＥＴ及び
ＥＦＥＴを複数並列に接続する等の変形は、実質的にこ
の実施例に該当すると共に本発明に包含されるものであ
る。
本的な構成を有するものであるが、夫々のＤＦＥＴ及び
ＥＦＥＴを複数並列に接続する等の変形は、実質的にこ
の実施例に該当すると共に本発明に包含されるものであ
る。
【００３３】
【発明の効果】以上説明したように本発明によれば、第
１の電源にドレインが接続されるＤＦＥＴと、該ＤＦＥ
Ｔのソースにゲート及びドレインが共に接続される第１
のＥＦＥＴと、出力信号を発生するドレインが上記ＤＦ
ＥＴのゲート及びＥＦＥＴのソースに接続されソースが
第２の電源に接続され且つゲートに入力信号が印加され
る第２のＥＦＥＴとを有する回路構成としたので、所定
の論理しきい値電圧のこれらＤＦＥＴ及びＥＦＥＴのし
きい値電圧に対する電圧依存性が、従来のインバータ回
路と較べて小さくなり、結果として雑音余裕の向上した
インバータ回路を提供することができる。
１の電源にドレインが接続されるＤＦＥＴと、該ＤＦＥ
Ｔのソースにゲート及びドレインが共に接続される第１
のＥＦＥＴと、出力信号を発生するドレインが上記ＤＦ
ＥＴのゲート及びＥＦＥＴのソースに接続されソースが
第２の電源に接続され且つゲートに入力信号が印加され
る第２のＥＦＥＴとを有する回路構成としたので、所定
の論理しきい値電圧のこれらＤＦＥＴ及びＥＦＥＴのし
きい値電圧に対する電圧依存性が、従来のインバータ回
路と較べて小さくなり、結果として雑音余裕の向上した
インバータ回路を提供することができる。
【図１】本発明によるインバータ回路の一実施例を示す
回路図である。
回路図である。
【図２】従来のインバータ回路を示す回路図である。
【図３】従来のインバータ回路の欠点を説明するための
入出力電圧特性図である。
入出力電圧特性図である。
Ｑ１…ＤＦＥＴ，Ｑ２，Ｑ３…ＥＦＥＴ。
Claims (1)
- 【請求項１】 第１の電源にドレインが接続されるＤＦ
ＥＴと、 該ＤＦＥＴのソースにゲートおよびドレインが共に接続
される第１のＥＦＥＴと、 出力信号を発生するドレインが上記ＤＦＥＴのゲート及
びＥＦＥＴのソースに接続され、ソースが第２の電源に
接続され、且つゲートに入力信号が印加される第２のＥ
ＦＥＴと、 を備えるインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00340093A JP3185823B2 (ja) | 1993-01-12 | 1993-01-12 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00340093A JP3185823B2 (ja) | 1993-01-12 | 1993-01-12 | インバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209258A JPH06209258A (ja) | 1994-07-26 |
| JP3185823B2 true JP3185823B2 (ja) | 2001-07-11 |
Family
ID=11556326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00340093A Expired - Fee Related JP3185823B2 (ja) | 1993-01-12 | 1993-01-12 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185823B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1289250B1 (it) * | 1996-12-13 | 1998-09-29 | Consiglio Nazionale Ricerche | Impiego di 2 ciclopenten 1-one e suoi derivati come inibitori del fattore nf-kb |
| WO2011063829A1 (en) | 2009-11-24 | 2011-06-03 | Epcos Ag | Low-current logic plus driver circuit |
-
1993
- 1993-01-12 JP JP00340093A patent/JP3185823B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06209258A (ja) | 1994-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |