JP3185823B2 - インバータ回路 - Google Patents
インバータ回路Info
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- JP3185823B2 JP3185823B2 JP00340093A JP340093A JP3185823B2 JP 3185823 B2 JP3185823 B2 JP 3185823B2 JP 00340093 A JP00340093 A JP 00340093A JP 340093 A JP340093 A JP 340093A JP 3185823 B2 JP3185823 B2 JP 3185823B2
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- inverter circuit
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- voltage
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Description
【0001】
【産業上の利用分野】本発明は、デジタル集積回路装置
(LSI)等に適用されるインバータ回路に関する。
(LSI)等に適用されるインバータ回路に関する。
【0002】
【従来の技術】nチャネル型電界効果トランジスタ(以
下、nFETという)のみを用いたデジタル集積回路
(LSI)では、DCFL(Direct Coupled FFT Logi
c)によるインバータ回路が集積化に適していることか
ら多用されている。特に、ガリウム砒素デジタルデバイ
ス等の化合物半導体のDCFLインバータ回路は、高速
かつ消費電力が低いという利点がある。
下、nFETという)のみを用いたデジタル集積回路
(LSI)では、DCFL(Direct Coupled FFT Logi
c)によるインバータ回路が集積化に適していることか
ら多用されている。特に、ガリウム砒素デジタルデバイ
ス等の化合物半導体のDCFLインバータ回路は、高速
かつ消費電力が低いという利点がある。
【0003】かかる従来のインバータ回路は、図2に示
すように、デプレッション型FET(以下、DFETと
いう)からなる負荷トランジスタq1と、エンハンスメ
ント型FET(以下、EFETという)からなるドライ
ブトランジスタq2で形成されている。即ち、負荷トラ
ンジスタq1は、ドレインが高電圧源VDDに接続され且
つゲート・ソース間が共通接続されることで等価的に高
抵抗負荷となり、ドライブトランジスタq2は、ドレイ
ンが負荷トランジスタq1のゲート・ソースに接続し且
つソースが低電圧源VSSに接続している。そして、ドラ
イブトランジスタq2のゲートに入力信号Vinを印加す
ると、論理反転した出力信号Vout をドレインに出力す
る。
すように、デプレッション型FET(以下、DFETと
いう)からなる負荷トランジスタq1と、エンハンスメ
ント型FET(以下、EFETという)からなるドライ
ブトランジスタq2で形成されている。即ち、負荷トラ
ンジスタq1は、ドレインが高電圧源VDDに接続され且
つゲート・ソース間が共通接続されることで等価的に高
抵抗負荷となり、ドライブトランジスタq2は、ドレイ
ンが負荷トランジスタq1のゲート・ソースに接続し且
つソースが低電圧源VSSに接続している。そして、ドラ
イブトランジスタq2のゲートに入力信号Vinを印加す
ると、論理反転した出力信号Vout をドレインに出力す
る。
【0004】
【発明が解決しようとする課題】しかしながら、かかる
従来のインバータ回路は、負荷トランジスタとなるDF
ETとドライブトランジスタとなるEFETの夫々のし
きい値電圧が製造バラツキや温度変化によるバラツキに
起因して、雑音余裕(noise margin)が小さくなる、即
ち、論理を維持できるために許される入力信号電圧の振
幅が小さくなるという欠点があった。
従来のインバータ回路は、負荷トランジスタとなるDF
ETとドライブトランジスタとなるEFETの夫々のし
きい値電圧が製造バラツキや温度変化によるバラツキに
起因して、雑音余裕(noise margin)が小さくなる、即
ち、論理を維持できるために許される入力信号電圧の振
幅が小さくなるという欠点があった。
【0005】つまり、図3に示すインバータ回路の入出
力電圧特性において、入力信号Vinの入力電圧と出力信
号Vout の出力電圧が共に等しくなる点の電圧を論理し
きい値電圧(VTL)と呼ぶが、かかる論理しきい値電圧
VTLが、DFETのしきい値電圧VTDとEFEETのし
きい値電圧VTEのばらつきに大きく依存することから雑
音余裕が小さいという問題があった。
力電圧特性において、入力信号Vinの入力電圧と出力信
号Vout の出力電圧が共に等しくなる点の電圧を論理し
きい値電圧(VTL)と呼ぶが、かかる論理しきい値電圧
VTLが、DFETのしきい値電圧VTDとEFEETのし
きい値電圧VTEのばらつきに大きく依存することから雑
音余裕が小さいという問題があった。
【0006】本発明は、回路設計の手法の観点から、か
かる雑音余裕の改善を実現することができるインバータ
回路を提供することを目的とする。
かる雑音余裕の改善を実現することができるインバータ
回路を提供することを目的とする。
【0007】
【課題を解決するための手段】かかる目的を達成するた
めに本発明は、第1の電源にドレインが接続されるDF
ETと、該DFETのソースにゲート及びドレインが共
に接続される第1のEFETと、出力信号を発生するド
レインが上記DFETのゲート及びEFETのソースに
接続され、ソースが第2の電源に接続され、且つゲート
に入力信号が印加される第2のEFETと、を有する回
路構成とした。
めに本発明は、第1の電源にドレインが接続されるDF
ETと、該DFETのソースにゲート及びドレインが共
に接続される第1のEFETと、出力信号を発生するド
レインが上記DFETのゲート及びEFETのソースに
接続され、ソースが第2の電源に接続され、且つゲート
に入力信号が印加される第2のEFETと、を有する回
路構成とした。
【0008】
【作用】かかる構成を有する本発明のインバータ回路に
よれば、所定の論理しきい値電圧VTHは、当該回路を構
成するDFETのしきい値電圧VTDとトランスコンダク
タンスKD 及び、EFETのしきい値電圧VTEとトラン
スコンダクタンスKE をパラメータとする所定の関係で
決定付けられるが、この論理しきい値電圧VTHのしきい
値電圧VTD及びVTEに対する電圧依存性が、従来のイン
バータ回路と較べて小さくなる。したがって、この電圧
依存性が低減される分だけ雑音余裕が向上する。
よれば、所定の論理しきい値電圧VTHは、当該回路を構
成するDFETのしきい値電圧VTDとトランスコンダク
タンスKD 及び、EFETのしきい値電圧VTEとトラン
スコンダクタンスKE をパラメータとする所定の関係で
決定付けられるが、この論理しきい値電圧VTHのしきい
値電圧VTD及びVTEに対する電圧依存性が、従来のイン
バータ回路と較べて小さくなる。したがって、この電圧
依存性が低減される分だけ雑音余裕が向上する。
【0009】
【実施例】以下、本発明によるインバータ回路の一実施
例を図1に基づいて説明する。
例を図1に基づいて説明する。
【0010】まず、回路構成を説明すると、DFET
Q1のドレインが高電圧源VDDに接続されると共に、そ
のソースがEFET Q2のドレイン及びゲートに共通
接続され、更に、DFET Q1のゲートとEFET
Q2のソースが共通に接続されて出力信号Vout を出力
するノードとなっている。更に、EFET Q3のドレ
インがこの出力ノードに接続されると共に、ソースが低
電圧源VSSあるいはグランドに接続され、ゲートに入力
信号Vinが印加されるようになっている。
Q1のドレインが高電圧源VDDに接続されると共に、そ
のソースがEFET Q2のドレイン及びゲートに共通
接続され、更に、DFET Q1のゲートとEFET
Q2のソースが共通に接続されて出力信号Vout を出力
するノードとなっている。更に、EFET Q3のドレ
インがこの出力ノードに接続されると共に、ソースが低
電圧源VSSあるいはグランドに接続され、ゲートに入力
信号Vinが印加されるようになっている。
【0011】次に、かかるインバータ回路の雑音余裕
と、図2に示した従来のインバータ回路の雑音余裕とを
比較する。
と、図2に示した従来のインバータ回路の雑音余裕とを
比較する。
【0012】まず、図2に示す従来のインバータ回路に
おいて、論理しきい値をVTL、DFET q1のしきい
値電圧をVTD、DFET q1のトランスコンダクタン
スをKD 、EFET q2のしきい値電圧をVTE、EF
ET q2のトランスコンダクタンスをKE とすると、
入力信号Vinが論理しきい値の電圧VTHのときには、D
FET q1とEFET q2に流れるドレイン・ソー
ス電流が共に等しいことから、
おいて、論理しきい値をVTL、DFET q1のしきい
値電圧をVTD、DFET q1のトランスコンダクタン
スをKD 、EFET q2のしきい値電圧をVTE、EF
ET q2のトランスコンダクタンスをKE とすると、
入力信号Vinが論理しきい値の電圧VTHのときには、D
FET q1とEFET q2に流れるドレイン・ソー
ス電流が共に等しいことから、
【0013】
【数1】
【0014】の関係式が成立する。更に、式(1)を変
形して論理しきい値電圧VTHを求めると、
形して論理しきい値電圧VTHを求めると、
【0015】
【数2】
【0016】となる。したがって、論理しきい値電圧V
THのしきい値電圧VTDとVTEによる電圧依存性は、VTD
とVTEによる偏微分から次のように求められる。
THのしきい値電圧VTDとVTEによる電圧依存性は、VTD
とVTEによる偏微分から次のように求められる。
【0017】
【数3】
【0018】一方、本実施例による図1のインバータ回
路にあっては、DFET Q1のしきい値電圧をVTD、
EFET Q2,Q3が等しい大きさであるものとした
ときのしきい値電圧を共にVTE、更に、DFET Q1
のトランスコンダクタンスをKD 、EFET Q2,Q
3のトランスコンダクタンスを共にKE とすれば、入力
信号Vinが論理しきい値電圧VTHのときに、DFET
Q1とEFET Q2,Q3に流れるドレイン・ソース
電流が等しいことから、
路にあっては、DFET Q1のしきい値電圧をVTD、
EFET Q2,Q3が等しい大きさであるものとした
ときのしきい値電圧を共にVTE、更に、DFET Q1
のトランスコンダクタンスをKD 、EFET Q2,Q
3のトランスコンダクタンスを共にKE とすれば、入力
信号Vinが論理しきい値電圧VTHのときに、DFET
Q1とEFET Q2,Q3に流れるドレイン・ソース
電流が等しいことから、
【0019】
【数4】
【0020】の関係式が成立する。更に、式(4)を変
形して論理しきい値電圧VTHを求めると、
形して論理しきい値電圧VTHを求めると、
【0021】
【数5】
【0022】となる。したがって、論理しきい値電圧V
THのしきい値電圧VTDとVTEによる電圧依存性は、VTD
とVTEによる偏微分から次のように求められる。
THのしきい値電圧VTDとVTEによる電圧依存性は、VTD
とVTEによる偏微分から次のように求められる。
【0023】
【数6】
【0024】上記式(3)と(6)を比較すると、本実
施例のインバータ回路のしきい値VTDとVTEによる電圧
依存性は、従来のインバータ回路のそれよりも明らかに
m分の1に低減される。
施例のインバータ回路のしきい値VTDとVTEによる電圧
依存性は、従来のインバータ回路のそれよりも明らかに
m分の1に低減される。
【0025】そこで、具体例として、GaAsMESF
ETによるDCFLインバータ回路に適用した場合の電
圧依存性について比較すると、従来例の式(1)〜
(3)と実施例の式(4)〜(6)では、VTDとKD の
組合わせが異なる(VTE,KE は、2つの例で同一で良
いし、また、VTEは0.1ボルト〜0.2ボルト程度の
値しかとりようがない)。そこで、一般的な場合に対応
して、VTDを−0.7ボルトに選ぶと、従来例では式
(3)において、VTL=0.4ボルトとVTE=0.1ボ
ルトを代入すると、KD /KE =0.184、(KD /
KE )0.5 =0.429から式(7)の結果となり、
ETによるDCFLインバータ回路に適用した場合の電
圧依存性について比較すると、従来例の式(1)〜
(3)と実施例の式(4)〜(6)では、VTDとKD の
組合わせが異なる(VTE,KE は、2つの例で同一で良
いし、また、VTEは0.1ボルト〜0.2ボルト程度の
値しかとりようがない)。そこで、一般的な場合に対応
して、VTDを−0.7ボルトに選ぶと、従来例では式
(3)において、VTL=0.4ボルトとVTE=0.1ボ
ルトを代入すると、KD /KE =0.184、(KD /
KE )0.5 =0.429から式(7)の結果となり、
【0026】
【数7】
【0027】実施例では、式(4)において、VTL=
0.4ボルトとVTE=0.1ボルトを代入すると、KD
/KE =1、(KD /KE )0.5 =1から式(8)の結
果となる。
0.4ボルトとVTE=0.1ボルトを代入すると、KD
/KE =1、(KD /KE )0.5 =1から式(8)の結
果となる。
【0028】
【数8】
【0029】したがって、VTEの依存性は、従来より半
分となる。又、VTDの依存性は従来よりもやや増大する
こととなるが、本発明では、従来VTEの変動がVTLの変
動に直接影響していたのに対して低減できる効果があ
る。
分となる。又、VTDの依存性は従来よりもやや増大する
こととなるが、本発明では、従来VTEの変動がVTLの変
動に直接影響していたのに対して低減できる効果があ
る。
【0030】このように、この実施例によれば、DFE
T及びEFETのしきい値電圧による論理しきい値電圧
の電圧依存性が低減されるので、雑音余裕の大きくなイ
ンバータ回路を提供することができる。
T及びEFETのしきい値電圧による論理しきい値電圧
の電圧依存性が低減されるので、雑音余裕の大きくなイ
ンバータ回路を提供することができる。
【0031】尚、具体例としてGaAsMESFETの
場合を説明したが、NMOSやCMOSその他の半導体
製造プロセスによるインバータ回路についても本発明を
適用することができる。
場合を説明したが、NMOSやCMOSその他の半導体
製造プロセスによるインバータ回路についても本発明を
適用することができる。
【0032】又、図1に示すインバータ回路は、最も基
本的な構成を有するものであるが、夫々のDFET及び
EFETを複数並列に接続する等の変形は、実質的にこ
の実施例に該当すると共に本発明に包含されるものであ
る。
本的な構成を有するものであるが、夫々のDFET及び
EFETを複数並列に接続する等の変形は、実質的にこ
の実施例に該当すると共に本発明に包含されるものであ
る。
【0033】
【発明の効果】以上説明したように本発明によれば、第
1の電源にドレインが接続されるDFETと、該DFE
Tのソースにゲート及びドレインが共に接続される第1
のEFETと、出力信号を発生するドレインが上記DF
ETのゲート及びEFETのソースに接続されソースが
第2の電源に接続され且つゲートに入力信号が印加され
る第2のEFETとを有する回路構成としたので、所定
の論理しきい値電圧のこれらDFET及びEFETのし
きい値電圧に対する電圧依存性が、従来のインバータ回
路と較べて小さくなり、結果として雑音余裕の向上した
インバータ回路を提供することができる。
1の電源にドレインが接続されるDFETと、該DFE
Tのソースにゲート及びドレインが共に接続される第1
のEFETと、出力信号を発生するドレインが上記DF
ETのゲート及びEFETのソースに接続されソースが
第2の電源に接続され且つゲートに入力信号が印加され
る第2のEFETとを有する回路構成としたので、所定
の論理しきい値電圧のこれらDFET及びEFETのし
きい値電圧に対する電圧依存性が、従来のインバータ回
路と較べて小さくなり、結果として雑音余裕の向上した
インバータ回路を提供することができる。
【図1】本発明によるインバータ回路の一実施例を示す
回路図である。
回路図である。
【図2】従来のインバータ回路を示す回路図である。
【図3】従来のインバータ回路の欠点を説明するための
入出力電圧特性図である。
入出力電圧特性図である。
Q1…DFET,Q2,Q3…EFET。
Claims (1)
- 【請求項1】 第1の電源にドレインが接続されるDF
ETと、 該DFETのソースにゲートおよびドレインが共に接続
される第1のEFETと、 出力信号を発生するドレインが上記DFETのゲート及
びEFETのソースに接続され、ソースが第2の電源に
接続され、且つゲートに入力信号が印加される第2のE
FETと、 を備えるインバータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00340093A JP3185823B2 (ja) | 1993-01-12 | 1993-01-12 | インバータ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00340093A JP3185823B2 (ja) | 1993-01-12 | 1993-01-12 | インバータ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06209258A JPH06209258A (ja) | 1994-07-26 |
JP3185823B2 true JP3185823B2 (ja) | 2001-07-11 |
Family
ID=11556326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00340093A Expired - Fee Related JP3185823B2 (ja) | 1993-01-12 | 1993-01-12 | インバータ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3185823B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1289250B1 (it) * | 1996-12-13 | 1998-09-29 | Consiglio Nazionale Ricerche | Impiego di 2 ciclopenten 1-one e suoi derivati come inibitori del fattore nf-kb |
WO2011063829A1 (en) | 2009-11-24 | 2011-06-03 | Epcos Ag | Low-current logic plus driver circuit |
-
1993
- 1993-01-12 JP JP00340093A patent/JP3185823B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06209258A (ja) | 1994-07-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |