JPH0575015A - 半導体デバイス - Google Patents
半導体デバイスInfo
- Publication number
- JPH0575015A JPH0575015A JP3234485A JP23448591A JPH0575015A JP H0575015 A JPH0575015 A JP H0575015A JP 3234485 A JP3234485 A JP 3234485A JP 23448591 A JP23448591 A JP 23448591A JP H0575015 A JPH0575015 A JP H0575015A
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- JP
- Japan
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- chips
- stacked
- semiconductor
- lead
- leads
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 メモリー容量の非常に大きな、且つ種々の半
導体チップを組み込んだシステムが構築できるような半
導体デバイスを提供する。 【構成】 半導体チップを上下に多数積層するものであ
って、積層された各チップ間のリードを、電気的に接続
し、樹脂封入する。
導体チップを組み込んだシステムが構築できるような半
導体デバイスを提供する。 【構成】 半導体チップを上下に多数積層するものであ
って、積層された各チップ間のリードを、電気的に接続
し、樹脂封入する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイス、さら
に詳しくは、半導体チップを上下に複数積層したデバイ
スに関する。
に詳しくは、半導体チップを上下に複数積層したデバイ
スに関する。
【０００２】
【従来の技術】シリコン半導体基板上に作られるＩＣ、
ＬＳＩ等は日夜製造技術が進歩し、トランジスター等の
集積度も飛躍的に増大してきている。集積度が上がるに
つれ、半導体デバイス（半導体チップ）の機能も飛躍的
に向上し、単なる部品としてよりも大きなシステムとし
てみなされるようになってきた。
ＬＳＩ等は日夜製造技術が進歩し、トランジスター等の
集積度も飛躍的に増大してきている。集積度が上がるに
つれ、半導体デバイス（半導体チップ）の機能も飛躍的
に向上し、単なる部品としてよりも大きなシステムとし
てみなされるようになってきた。
【０００３】また、同時に、システムの構成要素として
のＣＰＵ（論理回路）、マスクＲＯＭ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ、フラッシュＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡ
Ｍ、Ｉ2 Ｌ、高速入出力部（バイポーラ、バイＣＭＤ
Ｓ）等、それぞれの独立したデバイスがそれぞれの専用
の製造工程を用い効率良く生産が行なわれるようになっ
てきている。また、ニューロネット素子等、多数の同種
構成要素の集合した大規模システムの需要も大きくなっ
てきた。
のＣＰＵ（論理回路）、マスクＲＯＭ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ、フラッシュＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡ
Ｍ、Ｉ2 Ｌ、高速入出力部（バイポーラ、バイＣＭＤ
Ｓ）等、それぞれの独立したデバイスがそれぞれの専用
の製造工程を用い効率良く生産が行なわれるようになっ
てきている。また、ニューロネット素子等、多数の同種
構成要素の集合した大規模システムの需要も大きくなっ
てきた。
【０００４】
【発明が解決しようとする課題】このような技術的要求
の中で、従来技術では近時以下のような問題が発生して
きている。それは、ＬＳＩの集積規模の増大に伴ない、
入出力部の外部接続端子数が大きくなり、チップ面上の
ボンディングパッド及び入出力保護回路の面積比率が増
大することである。これは、結果として集積効率の低下
となる。
の中で、従来技術では近時以下のような問題が発生して
きている。それは、ＬＳＩの集積規模の増大に伴ない、
入出力部の外部接続端子数が大きくなり、チップ面上の
ボンディングパッド及び入出力保護回路の面積比率が増
大することである。これは、結果として集積効率の低下
となる。
【０００５】また、ＬＳＩ等、デバイスに求められるシ
ステム的な機能の高度化に伴ない１つの２次元的表面に
形成される従来のＬＳＩ製造工程では、あらゆる前記構
成要素を包含する製造プロセスを構築することは非常に
困難であり、仮にそのような複雑な製造プロセスを構築
することができたとしても、最小配線幅寸法（単位面積
当たりに集積できる素子数）に制約が生じ、現在ある個
々の専用の製造プロセスよりも非常に効率の悪いものと
なり、同時にできあがったデバイスの動作速度等性能も
低下したものしかできず、非常にコストパーフォーマン
スの悪いものになってしまう。
ステム的な機能の高度化に伴ない１つの２次元的表面に
形成される従来のＬＳＩ製造工程では、あらゆる前記構
成要素を包含する製造プロセスを構築することは非常に
困難であり、仮にそのような複雑な製造プロセスを構築
することができたとしても、最小配線幅寸法（単位面積
当たりに集積できる素子数）に制約が生じ、現在ある個
々の専用の製造プロセスよりも非常に効率の悪いものと
なり、同時にできあがったデバイスの動作速度等性能も
低下したものしかできず、非常にコストパーフォーマン
スの悪いものになってしまう。
【０００６】
【課題を解決するための手段】以上のような現状に鑑
み、本発明者は鋭意研究の結果本発明半導体デバイスを
完成させたものであり、その特徴とするところはＴＡＢ
方式により実装された半導体チップを上下に複数積層す
るものであって、積層された各チップ間で共通の入出力
リードを電気的に接続したものを樹脂封入又はキャップ
シールを行なう点にある。
み、本発明者は鋭意研究の結果本発明半導体デバイスを
完成させたものであり、その特徴とするところはＴＡＢ
方式により実装された半導体チップを上下に複数積層す
るものであって、積層された各チップ間で共通の入出力
リードを電気的に接続したものを樹脂封入又はキャップ
シールを行なう点にある。
【０００７】本発明に使用する半導体チップは、ＴＡＢ
方式により実装された半導体チップである。ＴＡＢ方式
とは、ワイヤボンディング方式やフリップチップ方式に
対応するものであり、半導体チップの電極を外部に取り
出す方式の１つである。通常は、キャリヤフィルムにイ
ンナーリードとなる金属層を設け、それを打抜き工程等
により配線とし、半導体チップの電極とアウターリード
と接続するものである。本発明は、このＴＡＢ方式の利
点を利用して開発したものである。即ち、ＴＡＢ方式で
は、外部電極又は外部リードと接続する以前に平面状の
リードが存在しているという点である。
方式により実装された半導体チップである。ＴＡＢ方式
とは、ワイヤボンディング方式やフリップチップ方式に
対応するものであり、半導体チップの電極を外部に取り
出す方式の１つである。通常は、キャリヤフィルムにイ
ンナーリードとなる金属層を設け、それを打抜き工程等
により配線とし、半導体チップの電極とアウターリード
と接続するものである。本発明は、このＴＡＢ方式の利
点を利用して開発したものである。即ち、ＴＡＢ方式で
は、外部電極又は外部リードと接続する以前に平面状の
リードが存在しているという点である。
【０００８】半導体デバイスの上下の積層は、絶縁層を
介して上下に積むだけでよい。そして各チップからのリ
ードを電気的に接続すればよい。接続方法は、リードに
予めスタッド（電気通過突起）を設けておき、通常のア
ウターリードボンディングを繰り返せばよい。
介して上下に積むだけでよい。そして各チップからのリ
ードを電気的に接続すればよい。接続方法は、リードに
予めスタッド（電気通過突起）を設けておき、通常のア
ウターリードボンディングを繰り返せばよい。
【０００９】積層するチップが、すべて同種の場合、例
えば、ＳＲＡＭだけを５チップ積層する場合等は、共通
化できない単独のリード端子からはそれぞれの外部ピン
に接続し、共通するリード端子は各チップ間で接続し、
１つの端子として１つの外部ピンに接続することとな
る。このようにすると、メモリー容量が、５倍になるこ
とを意味する。また、上下に積層しているため、投影面
積的には従来と変わらない。このような用途としては、
大規模なメモリー容量が必要な場合であり、ＳＲＡＭや
ＤＲＡＭの同種のものを多数積層する。また、ニューロ
ネットワークの場合も同様に、同種の機能を有するもの
を積層する。
えば、ＳＲＡＭだけを５チップ積層する場合等は、共通
化できない単独のリード端子からはそれぞれの外部ピン
に接続し、共通するリード端子は各チップ間で接続し、
１つの端子として１つの外部ピンに接続することとな
る。このようにすると、メモリー容量が、５倍になるこ
とを意味する。また、上下に積層しているため、投影面
積的には従来と変わらない。このような用途としては、
大規模なメモリー容量が必要な場合であり、ＳＲＡＭや
ＤＲＡＭの同種のものを多数積層する。また、ニューロ
ネットワークの場合も同様に、同種の機能を有するもの
を積層する。
【００１０】また、本発明デバイスには、異種のチップ
を混在せしめて積層することも可能である。この場合、
リードをすべて接続することはできないので、その部分
には動作に関与しないダミーパッドを設けるか、又はイ
ンナーリードの数を減らしておけばよい。このような積
層の例としては、上方よりＣＣＤチップ、ＣＰＵチップ
（論理回路）、ＳＲＡＭ、マスクＲＯＭ、ＥＰＲＯＭ等
を積層するものが考えられる。これは画像情報処理専用
のデバイスとして使用できる。この場合は、当然封入樹
脂はアクリル樹脂等の透明なものを用いる。
を混在せしめて積層することも可能である。この場合、
リードをすべて接続することはできないので、その部分
には動作に関与しないダミーパッドを設けるか、又はイ
ンナーリードの数を減らしておけばよい。このような積
層の例としては、上方よりＣＣＤチップ、ＣＰＵチップ
（論理回路）、ＳＲＡＭ、マスクＲＯＭ、ＥＰＲＯＭ等
を積層するものが考えられる。これは画像情報処理専用
のデバイスとして使用できる。この場合は、当然封入樹
脂はアクリル樹脂等の透明なものを用いる。
【００１１】本発明半導体デバイスは、半導体チップを
上下に積層して、各リードを電気的に接続して（ダミー
パッドの場合もある）、それを一体化するところが新規
であり、個々の構成部品自体は、わずかな製造の煩雑さ
を許容すれば、従来のものでも製造可能であり、特別な
ものである必要はない。
上下に積層して、各リードを電気的に接続して（ダミー
パッドの場合もある）、それを一体化するところが新規
であり、個々の構成部品自体は、わずかな製造の煩雑さ
を許容すれば、従来のものでも製造可能であり、特別な
ものである必要はない。
【００１２】
【作用】上記のデバイスにより、高い集積度が得られ、
且つ入出力データバスラインを共通化することにより、
入出力端子数を低減することができる。
且つ入出力データバスラインを共通化することにより、
入出力端子数を低減することができる。
【００１３】
【実施例】以下図面に示す実施例に基づき、本発明をよ
り詳細に説明する。図１は、本発明半導体デバイス１の
１例を示す断面図である。４枚の半導体チップ２が積層
されている。個々の半導体チップ２には、バンプ３が両
側に設けられ、そのバンプ３に銅箔リード４が接続され
ている。この例では、すべての半導体チップは、ＳＲＡ
Ｍであり同種のものである。このチップ２が絶縁層５を
介して積層されている。
り詳細に説明する。図１は、本発明半導体デバイス１の
１例を示す断面図である。４枚の半導体チップ２が積層
されている。個々の半導体チップ２には、バンプ３が両
側に設けられ、そのバンプ３に銅箔リード４が接続され
ている。この例では、すべての半導体チップは、ＳＲＡ
Ｍであり同種のものである。このチップ２が絶縁層５を
介して積層されている。
【００１４】個々のリード４をスタッド６で電気的に接
続し、最も下層のスタッドはリードフレーム７に接続さ
れている。リードフレーム７は、基板（プラスチック
製）に固定されている。この状態で、破線で示す部分ま
で樹脂充填を行なう。これで、半導体デバイス１の完成
である。これは、積層されたＳＲＡＭが１枚の従来のデ
バイスと比較して、メモリー容量は４倍であり、所要面
積は同じである。ただ高さが従来のものの２倍程度にな
るだけである。この高さは、通常比較的余裕があり、問
題とならない場合が多い。これによって、単位面積当た
りの集積度が大きく向上したこととなる。なお、個々の
半導体チップにおいて、リードフレーム７と接続させな
いバンプ３には銅箔リード４が接続しないように、銅箔
リード４の一部が予め除去される。
続し、最も下層のスタッドはリードフレーム７に接続さ
れている。リードフレーム７は、基板（プラスチック
製）に固定されている。この状態で、破線で示す部分ま
で樹脂充填を行なう。これで、半導体デバイス１の完成
である。これは、積層されたＳＲＡＭが１枚の従来のデ
バイスと比較して、メモリー容量は４倍であり、所要面
積は同じである。ただ高さが従来のものの２倍程度にな
るだけである。この高さは、通常比較的余裕があり、問
題とならない場合が多い。これによって、単位面積当た
りの集積度が大きく向上したこととなる。なお、個々の
半導体チップにおいて、リードフレーム７と接続させな
いバンプ３には銅箔リード４が接続しないように、銅箔
リード４の一部が予め除去される。
【００１５】図２は、図１の各層の接続状況を示す概略
斜視図である。各層からリード４が出て、それらが個々
にスタッドを介して上下に接続されているのが分かる。
また、最終的に外部端子となるリードフレームが最下層
に接続されている。
斜視図である。各層からリード４が出て、それらが個々
にスタッドを介して上下に接続されているのが分かる。
また、最終的に外部端子となるリードフレームが最下層
に接続されている。
【００１６】次に、製造方法について述べる。ウエハー
作成工程をほぼ終了したウエハー状の半導体基板上に、
接着金属並びにメッキの下地となる金属層を真空蒸着若
しくはスパッター法により形成する。その後、フォトリ
ソグラフィーの技術を用いて、バンプ形成部のみを開口
したレジスト層を形成する。次いで、バインプ形成材料
であるＡｕ等の金属を前記開口部分にメッキ液中で電気
メッキを行ない、１０〜３０μｍ程度の凸起を形成す
る。不要な前記蒸着若しくはスパッターにより形成した
金属層を該凸起部分をマスクにしてエッチング除去し、
バンプ形成工程を終了する。図３は、その半導体チップ
を示す。尚、半導体チップの厚みは集積度を上げる為、
大凡１００〜３００μｍの厚みとすることが好ましい。
勿論、半導体チップ側ではなく、リード側にバンプを形
成する転写バンプ方式でもよい。
作成工程をほぼ終了したウエハー状の半導体基板上に、
接着金属並びにメッキの下地となる金属層を真空蒸着若
しくはスパッター法により形成する。その後、フォトリ
ソグラフィーの技術を用いて、バンプ形成部のみを開口
したレジスト層を形成する。次いで、バインプ形成材料
であるＡｕ等の金属を前記開口部分にメッキ液中で電気
メッキを行ない、１０〜３０μｍ程度の凸起を形成す
る。不要な前記蒸着若しくはスパッターにより形成した
金属層を該凸起部分をマスクにしてエッチング除去し、
バンプ形成工程を終了する。図３は、その半導体チップ
を示す。尚、半導体チップの厚みは集積度を上げる為、
大凡１００〜３００μｍの厚みとすることが好ましい。
勿論、半導体チップ側ではなく、リード側にバンプを形
成する転写バンプ方式でもよい。
【００１７】次に、図４に本発明に使用するリードの１
例を示す。本発明に使用するリードは特に限定はしない
が、本実施例のようなものが好適である。この例では、
ポリイミド製のキャリアーテープ９上にリード４が形成
され、そのリード４上にスタッド６が設けられている。
このスタッドの形成方法は、フォトレジストを用いて製
造すればよい。
例を示す。本発明に使用するリードは特に限定はしない
が、本実施例のようなものが好適である。この例では、
ポリイミド製のキャリアーテープ９上にリード４が形成
され、そのリード４上にスタッド６が設けられている。
このスタッドの形成方法は、フォトレジストを用いて製
造すればよい。
【００１８】次に、このＴＡＢテープに対して、図３に
示すバンプ形成された半導体チップを、通常のＴＡＢプ
ロセスで行なわれるインナーボンディング（ギャングボ
ンディング）を行ない、リードとバンプの機械的、電気
的接合を行なう。この時に、各チップの電気的な機能テ
ストを行ない、不良品を除去する。リード４と、半導体
チップ２が接合された状態を図５に示す。図５に示す半
導体チップには、その下層に絶縁層５が設けられてい
る。
示すバンプ形成された半導体チップを、通常のＴＡＢプ
ロセスで行なわれるインナーボンディング（ギャングボ
ンディング）を行ない、リードとバンプの機械的、電気
的接合を行なう。この時に、各チップの電気的な機能テ
ストを行ない、不良品を除去する。リード４と、半導体
チップ２が接合された状態を図５に示す。図５に示す半
導体チップには、その下層に絶縁層５が設けられてい
る。
【００１９】次に、本発明に用いるリードフレーム７に
ついて説明する。図６は、本発明に使用するリードフレ
ーム７を示す断面図である。これは、通常のリードフレ
ームにスタッドを設けただけでよく、特別のものである
必要はない。
ついて説明する。図６は、本発明に使用するリードフレ
ーム７を示す断面図である。これは、通常のリードフレ
ームにスタッドを設けただけでよく、特別のものである
必要はない。
【００２０】最後に、図６で示すリードフレーム７に、
図５で示す半導体チップ２を重ねてアウターリードボン
ディングを繰り返す。最下層のものには、絶縁層５は不
要である。また、最上層のものには、スタッドは不要で
ある。最後に、樹脂モールド、セラミックの場合にはキ
ャップシールを行ない、組み立て完了である。
図５で示す半導体チップ２を重ねてアウターリードボン
ディングを繰り返す。最下層のものには、絶縁層５は不
要である。また、最上層のものには、スタッドは不要で
ある。最後に、樹脂モールド、セラミックの場合にはキ
ャップシールを行ない、組み立て完了である。
【００２１】
【発明の効果】以上、詳細に説明した半導体デバイスで
は、単に上下に積層するだけで、メモリー容量を簡単に
増加させることができ、デバイス自体の大きさは高さが
わずかに大きくなることを除いて、変わらない。よっ
て、集積度が大きくできるということとなる。また、種
々の半導体チップを組み合わせることによって、１つの
半導体デバイスで規模の大きなシステムを構成すること
ができる。
は、単に上下に積層するだけで、メモリー容量を簡単に
増加させることができ、デバイス自体の大きさは高さが
わずかに大きくなることを除いて、変わらない。よっ
て、集積度が大きくできるということとなる。また、種
々の半導体チップを組み合わせることによって、１つの
半導体デバイスで規模の大きなシステムを構成すること
ができる。
【００２２】更に、上下に積層してリードを接続するこ
とにより、各チップ上に形成する入出力端子数を低減す
ることができる。また、各チップを組み立てる前に、そ
れぞれの機能を有する半導体チップの良否を検査するこ
とができるため、デバイス全体としては、製造歩留りが
高くなり、大きなコストメリットが得られることとな
る。
とにより、各チップ上に形成する入出力端子数を低減す
ることができる。また、各チップを組み立てる前に、そ
れぞれの機能を有する半導体チップの良否を検査するこ
とができるため、デバイス全体としては、製造歩留りが
高くなり、大きなコストメリットが得られることとな
る。
【図１】本発明半導体デバイスの１例を示す断面図であ
る。
る。
【図２】図１に示す例の各層の接続状況を示す概略斜視
図である。
図である。
【図３】本発明に使用する半導体チップの１例を示す断
面図である。
面図である。
【図４】本発明に使用するリードの１例を示す断面図で
ある。
ある。
【図５】本発明用に接続された半導体チップの１例を示
す断面図である。
す断面図である。
【図６】本発明に使用するリードフレームの１例を示す
断面図である。
断面図である。
１ 半導体デバイス ２ 半導体チップ ３ バンプ ４ リード ５ 絶縁層 ６ スタッド ７ リードフレーム ８ プラスチック基板 ９ キャリアーテープ
Claims (1)
- 【請求項１】 ＴＡＢ方式により実装された半導体チッ
プを上下に複数積層するものであって、積層された各チ
ップ間で共通の入出力リードを電気的に接続したものを
樹脂封入又はキャップシールを行なうことを特徴とする
半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234485A JPH0575015A (ja) | 1991-09-13 | 1991-09-13 | 半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234485A JPH0575015A (ja) | 1991-09-13 | 1991-09-13 | 半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575015A true JPH0575015A (ja) | 1993-03-26 |
Family
ID=16971765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234485A Pending JPH0575015A (ja) | 1991-09-13 | 1991-09-13 | 半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575015A (ja) |
Cited By (16)
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-
1991
- 1991-09-13 JP JP3234485A patent/JPH0575015A/ja active Pending
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