JPH0574800A - Silicon hetero-junction bipolar transistor - Google Patents
Silicon hetero-junction bipolar transistorInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はシリコンヘテロ接合バイ
ポーラトラジスタに関し、特に、ナローバンドギャップ
のベースを有するシリコンヘテロ接合バイポーラトラン
ジスタに関する。FIELD OF THE INVENTION This invention relates to silicon heterojunction bipolar transistors, and more particularly to silicon heterojunction bipolar transistors having a narrow bandgap base.
【０００２】[0002]
【従来の技術】近年、シリコンバイポーラトランジスタ
は、セルフアライン技術や微細加工技術などの進歩で高
速化が進んでいるが、より一層の高速化のために、シリ
コン系でヘテロ接合バイポーラトランジスタを実現して
増幅率を向上させ、ベース抵抗を低減しようという試み
がなされている。特に、低温動作による電源電圧の低下
や低温ＢｉＣＭＯＳゲートへの利用を考えた場合、狭い
バンドギャップをもったＳi Ｇe 層をベースに用いたシ
リコンヘテロ接合バイポーラトランジスタが有利であ
る。2. Description of the Related Art In recent years, the speed of silicon bipolar transistors has been increasing due to advances in self-alignment technology and fine processing technology. To achieve even higher speeds, silicon-based heterojunction bipolar transistors have been realized. Attempts have been made to improve the amplification factor and reduce the base resistance. In particular, when considering the use of the reduced and low-temperature BiCMOS gate of the power supply voltage due to low temperature operation, it is advantageous silicon heterojunction bipolar transistor using based S i G e layer having a narrow band gap.
【０００３】ところで、従来のバイポーラトランジスタ
は、ベースの不純物濃度エミッタの不純物濃度の方が高
い構造になっている。このような構造では、バンドギャ
ップナローイングのため、ベース・エミッタ接合におい
て、ホールに対するバリヤより電子に対するバリヤの方
が高い。そして、このようなバイポーラトランジスタを
低温に冷却すると、この電子に対するバリヤが更に高く
なり、トランジスタとしての電流利得ｈFEが低下してし
まう。一方、Ｓi Ｇe 層をベースに用いたＳi Ｇe ベー
スのヘテロ接合バイポーラトランジスタでは、低温で動
作できるように、ベースの不純物濃度をエミッタの不純
物濃度より高くし、かつそれぞれの領域の不純物濃度
を、フリーズアウトしないような濃度範囲、例えば、３
×１０18ｃｍ-3以上に設定する。By the way, the conventional bipolar transistor has a structure in which the impurity concentration of the base is higher than that of the emitter. In such a structure, the barrier for electrons is higher than the barrier for holes at the base-emitter junction due to the bandgap narrowing. When such a bipolar transistor is cooled to a low temperature, the barrier against this electron is further increased, and the current gain h FE of the transistor is reduced. On the other hand, in the S i G e -based heterojunction bipolar transistor using the S i G e layer as a base, the impurity concentration of the base is set higher than that of the emitter and the impurity concentration of each region is increased so that it can operate at a low temperature. The concentration range that does not freeze out, for example, 3
It is set to × 10 18 cm -3 or more.
【０００４】このような構造では、ベース・エミッタ接
合において、ホールに対するバリヤは高く電子に対する
バリヤは低い。そして、低温になるほどバンドギャップ
の差が拡大するのでトランジスタの電流増幅率ｈFEは大
きくなり、遮断周波数ｆT は低下しなくなる。更に、ベ
ースがシリコンよりも狭いバンドギャップを持つＳi Ｇ
e で形成されたヘテロ接合バイポーラトランジスタで
は、ベース・エミッタ接合における電子に対するバリヤ
が更に低くなりｈFEは増加し、エミッタ・ベース間の拡
散電位ＶF はシリコンのホモジャンクション構造の場合
より低くなる。このＶF の低下は、ＢｉＣＭＯＳゲート
を低温で動作させるときに重要な要素となる。すなわ
ち、例えば図３に示すようなＢｉＣＭＯＳゲートでは、
プルアップ用ＮＰＮ型バイポーラトランジスタＱ1 のＶ
F による高レベル側の電圧ロスと、プルダウン用のＮＰ
Ｎ型バイポーラトランジスタＱ2 の低レベル側での電圧
のロス分だけ振幅が小さくなり、ＢｉＣＭＯＳゲートの
動作速度が著しく遅くなる。従って、ＢｉＣＭＯＳゲー
トの電源電圧が低電圧化されることや低温での動作を考
慮すると、バイポーラトランジスタのＶF を低くするこ
とは、ＢｉＣＭＯＳゲートの高負荷駆動能力および高速
性を維持するために非常に重要になる。In such a structure, the base-emitter junction has a high barrier against holes and a low barrier against electrons. Since the bandgap difference increases as the temperature decreases, the current amplification factor h FE of the transistor increases and the cutoff frequency f T does not decrease. In addition, the base has a narrower bandgap than silicon, S i G
In the heterojunction bipolar transistor formed by e , the barrier for electrons at the base-emitter junction is further lowered, h FE is increased, and the diffusion potential V F between the emitter and the base is lower than that in the case of the silicon homojunction structure. This decrease in V F becomes an important factor when operating the BiCMOS gate at a low temperature. That is, for example, in the BiCMOS gate as shown in FIG.
V of pull-up NPN bipolar transistor Q 1
High level voltage loss due to F and NP for pull down
The amplitude is reduced by the amount of voltage loss on the low level side of the N-type bipolar transistor Q 2 , and the operation speed of the BiCMOS gate is significantly reduced. Therefore, considering that the power supply voltage of the BiCMOS gate is lowered and the operation at low temperature is taken into consideration, lowering the V F of the bipolar transistor is very important for maintaining the high load driving capability and high speed of the BiCMOS gate. Becomes important to.
【０００５】[0005]
【発明が解決しようとする課題】Ｓi Ｇe で形成されて
いるベースにおいて、例えばボロンのようなベースの不
純物が、製造工程中の８００〜９００℃の熱処理で、エ
ミッタ側の低濃度エミッタ領域へ拡散すると、エミッタ
・ベースのＰＮ接合がＳi Ｇe −Ｓi 界面ではなくエミ
ッタのＳi 中にでき、ヘテロ接合ではなくなる。このた
め、ナローバンドギャップベースの効果が失なわれ、エ
ミッタ・ベース拡散電位（ＶF ）を従来のＳi ホモジャ
クションより小さくすることができなくなる。In the base formed of S i G e , impurities of the base such as boron are removed by the heat treatment at 800 to 900 ° C. during the manufacturing process and the low concentration emitter region on the emitter side is formed. when dispersed into, the emitter-base PN junction can be in the S i G e -S i emitters rather than at the interface S i, is no longer a heterojunction. Thus, narrow band gap base effects loss of cracks, it is impossible to emitter-base diffusion potential (V F) smaller than the conventional S i homo Ja transfection.
【０００６】一方、ベース・コレクタ間においては、高
コレクタ電流領域でのカーク効果を防ぎ高い遮断周波数
ｆT を得るために、ベース・コレクタ界面付近のコレク
タ不純物濃度を５×１０16〜５×１０17ｃｍ-3に設定す
る方法が知られている。しかし、この場合、ベース濃度
を１×１０18ｃｍ-3以上に増加すると、コレクタ・ベー
ス間耐圧が１０（Ｖ）以下に低下してしまう。更に低温
においては、アイイーイーイー・トランザクションズ・
オン・エレクトロン・デバイセズ（ＩＥＥＥＴＲＡＮＳ
ＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ），第３７巻，第３号，１９９０年，第７６２頁に
示されるように、コレクタ・ベース接合でのアバランシ
ュ増倍が室温におけるよりも生じやすくなる。On the other hand, between the base and the collector, in order to prevent the Kirk effect in the high collector current region and obtain a high cutoff frequency f T , the collector impurity concentration near the base-collector interface is 5 × 10 16 to 5 × 10. A method of setting to 17 cm -3 is known. However, in this case, when the base concentration is increased to 1 × 10 18 cm −3 or more, the collector-base breakdown voltage is reduced to 10 (V) or less. At lower temperatures, IEE Transactions
On Electron Devices (IEETRANS
ACTIONS ON ELECTRON DEVIC
ES), Vol. 37, No. 3, 1990, p. 762, avalanche multiplication at the collector-base junction is more likely to occur than at room temperature.
【０００７】[0007]
【課題を解決するための手段】本発明のシリコンヘテロ
接合バイポーラトランジスタは、ベースが、シリコン単
結晶のバンドギャップより狭いバンドギャップを有する
第１導電型の半導体単結晶よりなる型のシリコンヘテロ
接合バイポーラトランジスタにおいて、前記ベースは、
エミッタとの接合面側に、ノンドープトの薄い領域を有
し、コレクタは、前記ベースとの接合面側に、ノンドー
プトシリコン単結晶および不純物濃度の低い第２導電型
シリコン単結晶のいずれか一方の薄い領域を有している
ことを特徴としている。In the silicon heterojunction bipolar transistor of the present invention, the base is made of a semiconductor single crystal of the first conductivity type having a band gap narrower than that of the silicon single crystal. In a transistor, the base is
The collector has a non-doped thin region on the junction surface side with the emitter, and the collector has one of the non-doped silicon single crystal and the second conductivity type silicon single crystal with a low impurity concentration on the junction surface side with the base. It is characterized by having a thin region.
【０００８】[0008]
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は、本発明の第１の実施例にお
ける深さ方向の不純物濃度分布を示す図である。図１を
参照すると、本実施例は、表面から深さ方向に下記の構
造になっている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an optimum embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram showing an impurity concentration distribution in the depth direction according to the first embodiment of the present invention. Referring to FIG. 1, this example has the following structure in the depth direction from the surface.
【０００９】エミッタ電極用多結晶シリコン層１…不
純物濃度１×１０20〜１×１０21ｃｍ-3，厚さ１５０〜
２５０ｎｍ。Polycrystalline silicon layer 1 for emitter electrode ... Impurity concentration 1 × 10 20 to 1 × 10 21 cm -3 , thickness 150 to
250 nm.
【００１０】エミッタ低濃度領域２…ひ素不純物濃度
５×１０17〜１×１０19ｃｍ-3，厚さ１０〜１００ｎ
ｍ。Low emitter concentration region 2 ... Arsenic impurity concentration 5 × 10 17 to 1 × 10 19 cm −3 , thickness 10 to 100 n
m.
【００１１】ノンドープトＳi Ｇe 層３…厚さ２〜１
０ｎｍ。Non-doped S i G e layer 3 ... Thickness 2-1
0 nm.
【００１２】Ｓi Ｇe ベース領域４…ボロン不純物濃
度１×１０18〜５×１０19ｃｍ-3，厚さ１０〜１００ｎ
ｍ，ゲルマニウム含有率５〜３０％。[0012] S i G e base region 4 ... boron impurity concentration of 1 × 10 18 ~5 × 10 19 cm -3, thickness 10~100n
m, germanium content 5 to 30%.
【００１３】コレクタ低濃度領域５…ノンドープトま
たはりん不純物濃度５×１０17ｃｍ-3以下，厚さ１０〜
１００ｎｍ。コレクタ中高濃度領域６…ひ素不純物濃
度１×１０17〜１×１０20ｃｍ-3， 厚さ５００〜１
０００ｎｍ。Collector low-concentration region 5: undoped or phosphorus impurity concentration 5 × 10 17 cm -3 or less, thickness 10-
100 nm. Collector high-concentration region 6 ... Arsenic impurity concentration 1 × 10 17 to 1 × 10 20 cm −3 , thickness 500 to 1
000 nm.
【００１４】ここで、エミッタ低濃度領域２は、エミッ
タ電極用多結晶シリコン層１からの不純物拡散で形成さ
れたエミッタ拡散層７と低濃度シリコンエピタキシャル
層領域８とからなる。エミッタ低濃度領域２は、バンド
ギャップナローイングを抑えるため、濃度を５×１０17
〜１×１０19ｃｍ-3にすることが望ましい。この濃度を
１×１０19ｃｍ-3以上にするとエミッタ・ベース間耐圧
の低下と接合容量増加を生じる。また、エミッタ低濃度
領域２の膜厚を１００ｎｍ以上にするとエミッタ抵抗の
増加を招き好ましくない。ノンドープトＳi Ｇe 層３
は、Ｓi Ｇe ベース領域４中の不純物ボロンが製造工程
中の８００〜９００℃の熱処理でエミッタ側へ拡散して
も、エミッタ・ベース接合界面がＳi Ｇe −Ｓi 界面に
形成されてヘテロ接合が維持できるようにする。このノ
ンドープトＳi Ｇe 層３の膜厚は、主に熱処理条件とＳ
i Ｇe ベース領域４のボロン濃度から決定され、２〜１
０ｎｍが適当である。The low-concentration emitter region 2 is composed of a low-concentration silicon epitaxial layer region 8 and an emitter diffusion layer 7 formed by impurity diffusion from the emitter electrode polycrystalline silicon layer 1. The emitter low concentration region 2 has a concentration of 5 × 10 17 in order to suppress bandgap narrowing.
It is desirable to set it to 1 × 10 19 cm −3 . If the concentration is set to 1 × 10 19 cm −3 or more, the breakdown voltage between the emitter and the base is lowered and the junction capacitance is increased. Further, if the film thickness of the emitter low concentration region 2 is 100 nm or more, the emitter resistance increases, which is not preferable. Non-doped S i G e layer 3
Can be diffused into the emitter side in the heat treatment of 800 to 900 ° C. in the S i G e base region 4 in the process impurity boron is prepared, the emitter-base junction interface is formed in the S i G e -S i interface So that the heterojunction can be maintained. The non-doped S i G thickness of e layer 3 is mainly the heat treatment conditions and S
i G e is determined from the boron concentration of the base region 4, 2 and 1
0 nm is suitable.
【００１５】一方、コレクタ低濃度領域５のエピタキシ
ャル層は、Ｓi Ｇe ベース領域４の不純物濃度とコレク
タ中高濃度領域６０の不純物濃度を高濃度にしたときの
コレクタ・ベース間耐圧低下を防ぐ役目をする。このコ
レクタ低濃度領域５の厚さを１０ｎｍ以上にすると、カ
ーク効果による高電流領域での遮断周波数が劣化するた
め好ましくない。また、コレクタ低濃度領域５をノンド
ープトのＳi Ｇe 層で形成することもできる。但しこの
場合は、Ｓi Ｇe の膜厚がＳi Ｇe ベース領域４との和
（総膜厚）となるため、エミッタ・ベース又はコレクタ
・ベース接合部で結晶欠陥を生じる臨界膜厚を越えない
ように注意する必要がある。Meanwhile, the collector epitaxial layer of lightly doped regions 5, serves to prevent the collector-base breakdown voltage decreases when the impurity concentration of S i G e base impurity concentration region 4 and the collector medium and high density regions 60 to the high concentration do. When the thickness of the collector low concentration region 5 is 10 nm or more, the cutoff frequency in the high current region due to the Kirk effect is deteriorated, which is not preferable. Further, the collector low-concentration region 5 can be formed of a non-doped S i G e layer. In this case, however, since the film thickness of the S i G e is the sum (total film thickness) between S i G e base region 4, the critical thickness resulting in crystal defects in the emitter-base or collector-base junction You need to be careful not to exceed it.
【００１６】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の深さ方向の不純
物濃度分布を示す図である。第１の実施例と異なる点
は、コレクタ低濃度領域５のシリコンエピタキシャル層
中へ、不純物濃度が１×１０16ｃｍ-3以下になるように
りんをイオン注入したことである。この方法を用いるこ
とにより、コレクタ中農度量域６１の不純物分布を傾斜
型分布にできる。この結果、第１の実施例に比べてコレ
クタ・ベース間耐圧を劣化させずに遮断周波数ｆT を更
に向上させることができる。イオン注入としては、りん
のイオン（Ｐ+ ）を、例えば、加速エネルギー１５０〜
３００ｋｅＶ程度，ドース量１×１０12〜１×１０13ｃ
ｍ-2程度の範囲で、図２中に破線で示すように、ピーク
深さおよびピーク濃度を変えて２回注入することによっ
て、所望の不純物濃度分布を容易に得ることができる。Next, a second embodiment of the present invention will be described. FIG. 2 is a diagram showing the impurity concentration distribution in the depth direction according to the second embodiment of the present invention. The difference from the first embodiment is that phosphorus is ion-implanted into the silicon epitaxial layer in the collector low-concentration region 5 so that the impurity concentration is 1 × 10 16 cm −3 or less. By using this method, the impurity distribution in the collector middle agricultural amount region 61 can be made a gradient type distribution. As a result, the cutoff frequency f T can be further improved without degrading the collector-base breakdown voltage as compared with the first embodiment. For ion implantation, phosphorus ions (P + ) are used, for example, with an acceleration energy of 150 to
About 300 keV, Dose amount 1 × 10 12 to 1 × 10 13 c
A desired impurity concentration distribution can be easily obtained by changing the peak depth and the peak concentration and injecting twice within a range of about m −2 as shown by a broken line in FIG.
【００１７】[0017]
【発明の効果】以上説明したように、本発明のヘテロ接
合バイポーラトランジスタは、Ｓi Ｇe ベースが、エミ
ッタ側に２〜１０ｎｍ程度の薄いノンドープトＳi Ｇe
の領域を有し、又、コレクタが、ベース側に１０〜１０
０ｎｍ程度の薄さのノンドープ領域または不純物濃度が
５×１０16ｃｍ-3程度以下の低不純物濃度領域を有して
いる。As described above, according to the present invention, the heterojunction bipolar transistor of the present invention, S i G e base, thin about 2~10nm on the emitter side non-doped S i G e
, And the collector is 10 to 10 on the base side.
It has a non-doped region with a thickness of about 0 nm or a low impurity concentration region with an impurity concentration of about 5 × 10 16 cm −3 or less.
【００１８】このことにより、本発明によれば、エミッ
タ・ベース間耐圧およびベース・コレクタ間耐圧を低下
させることなしに良好なヘテロ接合を形成することがで
き、しかも、カーク効果を抑え高電流領域での高遮断周
波数を得ることができる。As a result, according to the present invention, a good heterojunction can be formed without lowering the breakdown voltage between the emitter and the base and the breakdown voltage between the base and the collector, and the Kirk effect is suppressed and the high current region is suppressed. It is possible to obtain a high cutoff frequency at.
【図１】本発明の第１の実施例のシリコンヘテロ接合バ
イポーラトランジスタにおける深さ方向の不純物濃度分
布を示す図である。FIG. 1 is a diagram showing an impurity concentration distribution in a depth direction in a silicon heterojunction bipolar transistor according to a first embodiment of the present invention.
【図２】本発明の第２の実施例のシリコンヘテロ接合バ
イポーラトランジスタにおける深さ方向の不純物濃度分
布を示す図である。FIG. 2 is a diagram showing an impurity concentration distribution in a depth direction in a silicon heterojunction bipolar transistor according to a second embodiment of the present invention.
【図３】ＢｉＣＭＯＳゲートの一例の回路図である。FIG. 3 is a circuit diagram of an example of a BiCMOS gate.
１ エミッタ電極用多結晶シリコン層 ２ エミッタ低濃度領域 ３ ノンドープトＳi Ｇe 層 ４ Ｓi Ｇe ベース領域 ５ コレクタ低濃度領域 ７ エミッタ拡散層 ８ 低濃度シリコンエピタキシャル層領域 ６０ コレクタ中高濃度領域 ６１ コレクタ中農度領域1 the emitter electrode polysilicon layer 2 emitter low density region 3 non-doped S i G e layer 4 S i G e base region 5 collector low density regions 7 emitter diffusion layer 8 low concentration silicon epitaxial layer region 60 the collector medium and high density regions 61 Collector Middle farming area
Claims (2)
ップより狭いバンドギャップを有する第１導電型の半導
体単結晶よりなる型のシリコンヘテロ接合バイポーラト
ランジスタにおいて、 前記ベースは、エミッタとの接合面側に、ノンドープト
の薄い領域を有し、 コレクタは、前記ベースとの接合面側に、ノンドープト
シリコン単結晶および不純物濃度の低い第２導電型シリ
コン単結晶のいずれか一方の薄い領域を有していること
を特徴とするシリコンヘテロ接合バイポーラトランジス
タ。1. A silicon heterojunction bipolar transistor having a base made of a semiconductor single crystal of a first conductivity type having a bandgap narrower than a bandgap of a silicon single crystal, wherein the base is on a side of a junction surface with an emitter. , A non-doped thin region, and the collector has a thin region of either the non-doped silicon single crystal or the second conductivity type silicon single crystal having a low impurity concentration on the side of the junction surface with the base. A silicon heterojunction bipolar transistor characterized in that.
ポーラトランジスタにおいて、 前記ベースを構成する半導体単結晶が、Ｓi Ｇe 単結晶
であることを特徴とするシリコンヘテロ接合バイポーラ
トランジスタ。2. The silicon heterojunction bipolar transistor according to claim 1, wherein the semiconductor single crystal forming the base is a S i G e single crystal.
Priority Applications (1)
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|---|---|---|---|
| JP03235258A JP3074834B2 (en) | 1991-09-17 | 1991-09-17 | Silicon heterojunction bipolar transistor |
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|---|---|---|---|
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| JPH0574800A true JPH0574800A (en) | 1993-03-26 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002071492A1 (en) * | 2001-03-07 | 2002-09-12 | Nec Corporation | Bipolar transistor |
| WO2002075814A1 (en) * | 2001-03-13 | 2002-09-26 | Nec Corporation | Bipolar transistor |
| WO2003015177A1 (en) * | 2001-08-07 | 2003-02-20 | Koninklijke Philips Electronics N.V. | Bipolar transistor and method of manufacturing same |
| US7923339B2 (en) | 2004-12-06 | 2011-04-12 | Nxp B.V. | Method of producing an epitaxial layer on semiconductor substrate and device produced with such a method |
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|---|---|---|---|---|
| JP6062770B2 (en) * | 2013-03-06 | 2017-01-18 | リョービ株式会社 | Mower |
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1991
- 1991-09-17 JP JP03235258A patent/JP3074834B2/en not_active Expired - Fee Related
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| JP3074834B2 (en) | 2000-08-07 |
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