JPH0573437A - Memory parity circuit - Google Patents
Memory parity circuitInfo
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- JPH0573437A JPH0573437A JP3260986A JP26098691A JPH0573437A JP H0573437 A JPH0573437 A JP H0573437A JP 3260986 A JP3260986 A JP 3260986A JP 26098691 A JP26098691 A JP 26098691A JP H0573437 A JPH0573437 A JP H0573437A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はメモリパリティ回路に関
し、特にマイクロプロセッサのメモリアクセス時の異常
を検出するメモリパリティ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory parity circuit, and more particularly to a memory parity circuit for detecting an abnormality at memory access of a microprocessor.
【０００２】[0002]
【従来の技術】従来のメモリパリティ回路は、例えば図
３に示すように、マイクロプロセッサ（ＭＰＵ）３１
と、データ記憶用メモリ３２と、パリティ記憶用メモリ
３３と、パリティ生成／検査回路３４と、ラッチ回路３
５とから構成されていた。2. Description of the Related Art A conventional memory parity circuit includes a microprocessor (MPU) 31 as shown in FIG.
A memory 32 for data storage, a memory 33 for parity storage, a parity generation / check circuit 34, and a latch circuit 3.
It was composed of 5 and.
【０００３】次に、このような従来のメモリパリティ回
路の動作について、図４に示すタイミングチャートを参
照しながら説明する。Next, the operation of such a conventional memory parity circuit will be described with reference to the timing chart shown in FIG.
【０００４】マイクロプロセッサ３１は、データ記憶用
メモリ３２に対してコマンドの読出し，データの書込み
等を行いながら、処理を進める。The microprocessor 31 advances processing while reading commands and writing data from the memory 32 for data storage.
【０００５】マイクロプロセッサ３１は、データ記憶用
メモリ３２にライトデータを書き込む場合、アドレスバ
ス３０１，ライト信号線３０２およびデータバス３０４
にライトアドレス，ライト信号およびライトデータをそ
れぞれ出力する（図４（ａ），（ｂ）および（ｄ）参
照）。これにより、ライトデータがデータ記憶用メモリ
３２のライトアドレス位置に書き込まれる。この際、パ
リティ生成／検査回路３４は、ライト信号線３０２を介
してライト信号が入力されてから所定の時間だけ生成回
路として動作し、データバス３０４を介して入力される
ライトデータに対して１ビットのパリティビットを生成
し、パリティ信号線３０５を介してパリティ記憶用メモ
リ３３に出力する（図４（ｅ）参照）。これにより、１
ビットのパリティビットが８ビットのパリティデータと
してパリティ記憶用メモリ３３のライトアドレス位置に
書き込まれる。When the write data is written to the data storage memory 32, the microprocessor 31 has an address bus 301, a write signal line 302 and a data bus 304.
The write address, the write signal, and the write data are output to (see FIGS. 4A, 4B, and 4D). As a result, the write data is written in the write address position of the data storage memory 32. At this time, the parity generation / check circuit 34 operates as a generation circuit for a predetermined time after the write signal is input via the write signal line 302, and outputs 1 to write data input via the data bus 304. A parity bit of the bit is generated and output to the parity storage memory 33 via the parity signal line 305 (see FIG. 4 (e)). This gives 1
The parity bit of the bit is written in the write address position of the memory 33 for parity storage as 8-bit parity data.
【０００６】次に、マイクロプロセッサ３１は、データ
記憶用メモリ３２からリードデータを読み出す場合、ア
ドレスバス３０１およびリード信号線３０３にリードア
ドレスおよびリード信号をそれぞれ出力する（図４
（ａ）および（ｃ）参照）。これにより、データ記憶用
メモリ３２からはリードデータがデータバス３０４に読
み出され（図４（ｄ）参照）、パリティ記憶用メモリ３
３からはパリティビットがパリティ信号線３０５に読み
出される（図４（ｅ）参照）。この際、パリティ生成／
検査回路４は、ライト信号線３０２を介してライト信号
が入力されないので検査回路として動作し、データバス
３０４上の８ビットのリードデータとパリティ信号線３
０５上の１ビットのパリティビットとの計９ビットがパ
リティ則に一致しているかどうかの判定を行う。判定結
果は、リード信号線３０３上のリード信号の終了時に、
ラッチ回路３５にラッチされ、正しければ判定信号線３
０６はハイレベル、誤っていればローレベルとなり、ロ
ーレベルの場合には異常としてマイクロプロセッサ３１
のリセット端子に入力される（図４（ｆ）参照）。Next, when reading the read data from the data storage memory 32, the microprocessor 31 outputs the read address and the read signal to the address bus 301 and the read signal line 303, respectively (see FIG. 4).
(See (a) and (c)). As a result, read data is read from the data storage memory 32 to the data bus 304 (see FIG. 4D), and the parity storage memory 3 is read.
A parity bit is read out from 3 to the parity signal line 305 (see FIG. 4 (e)). At this time, parity generation /
The check circuit 4 operates as a check circuit because no write signal is input via the write signal line 302, and the read signal of 8 bits on the data bus 304 and the parity signal line 3 are operated.
It is determined whether a total of 9 bits including the 1-bit parity bit on 05 match the parity rule. The determination result is that at the end of the read signal on the read signal line 303,
The determination signal line 3 is latched by the latch circuit 35 and, if correct,
06 is a high level, and if it is incorrect, it becomes a low level.
Is input to the reset terminal (see FIG. 4 (f)).
【０００７】[0007]
【発明が解決しようとする課題】上述した従来のメモリ
パリティ回路では、データ記憶用メモリ３２の他に必ず
パリティ記憶用メモリ３３が必要となるので、近年はメ
モリの容量が大容量化し使用しない領域が多くなってい
るにもかかわらず、パリティ記憶用にデータ記憶用と同
じメモリを用意しなければならないという問題点があ
る。In the conventional memory parity circuit described above, the memory 33 for parity storage is always required in addition to the memory 32 for data storage. However, there is a problem that the same memory as that for data storage must be prepared for parity storage.
【０００８】本発明の目的は、上述の点に鑑み、１個の
メモリをデータ領域とパリティ領域とに分割して使用
し、１個のメモリでデータとパリティとの書込みおよび
読出しを行えるようにしたメモリパリティ回路を提供す
ることにある。In view of the above points, an object of the present invention is to divide one memory into a data area and a parity area for use, and to write and read data and parity in one memory. To provide a memory parity circuit.
【０００９】[0009]
【課題を解決するための手段】本発明のメモリパリティ
回路は、データおよびパリティを記憶するメモリと、マ
イクロプロセッサが出力するアドレス，ライト信号およ
びリード信号をデータ制御用とパリティ制御用とに時分
割するメモリ制御回路と、前記マイクロプロセッサが前
記メモリにデータを書き込むときにライトデータに基づ
いてパリティを生成してライトデータとともにメモリに
書き込ませ、前記マイクロプロセッサが前記メモリから
データを読み出すときに読み出されたリードデータとパ
リティとに基づいてパリティを検査するパリティ生成／
検査回路と、前記マイクロプロセッサが前記メモリから
データを読み出すときに前記メモリから読み出されたパ
リティを保持する第１のラッチ回路と、前記パリティ生
成／検査回路による検査結果を保持する第２のラッチ回
路とを有する。A memory parity circuit of the present invention is a memory for storing data and parity, and an address, write signal and read signal output from a microprocessor are time-divided for data control and parity control. And a memory control circuit that generates parity based on write data when the microprocessor writes data in the memory and writes the parity in the memory together with the write data, and reads the data when the microprocessor reads the data from the memory. Parity generation / checking parity based on read data and parity
A check circuit, a first latch circuit that holds the parity read from the memory when the microprocessor reads data from the memory, and a second latch that holds the check result by the parity generation / check circuit. And a circuit.
【００１０】[0010]
【作用】本発明のメモリパリティ回路では、メモリがデ
ータおよびパリティを記憶し、メモリ制御回路がマイク
ロプロセッサが出力するアドレス，ライト信号およびリ
ード信号をデータ制御用とパリティ制御用とに時分割
し、パリティ生成／検査回路がマイクロプロセッサがメ
モリにデータを書き込むときにライトデータに基づいて
パリティを生成してライトデータとともにメモリに書き
込ませ、マイクロプロセッサがメモリからデータを読み
出すときに読み出されたリードデータとパリティとに基
づいてパリティを検査し、第１のラッチ回路がマイクロ
プロセッサがメモリからデータを読み出すときにメモリ
から読み出されたパリティを保持し、第２のラッチ回路
がパリティ生成／検査回路による検査結果を保持する。In the memory parity circuit of the present invention, the memory stores data and parity, and the memory control circuit time-divides the address, write signal, and read signal output by the microprocessor for data control and parity control, Read data read by the parity generation / check circuit when the microprocessor writes data to the memory, generates parity based on the write data and writes the parity in the memory together with the write data, and when the microprocessor reads the data from the memory And the parity is checked based on the parity, and the first latch circuit holds the parity read from the memory when the microprocessor reads the data from the memory, and the second latch circuit uses the parity generation / check circuit. Hold the inspection result.
【００１１】[0011]
【実施例】次に、本発明について図面を参照して詳細に
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described in detail with reference to the drawings.
【００１２】図１は、本発明の一実施例に係るメモリパ
リティ回路の構成を示す回路ブロック図である。本実施
例のメモリパリティ回路は、マイクロプロセッサ（ＭＰ
Ｕ）１と、メモリ制御回路２と、メモリ３と、パリティ
生成／検査回路４と、ラッチ回路５と、ラッチ回路６と
から構成されている。FIG. 1 is a circuit block diagram showing the configuration of a memory parity circuit according to an embodiment of the present invention. The memory parity circuit of this embodiment is a microprocessor (MP
U) 1, a memory control circuit 2, a memory 3, a parity generation / check circuit 4, a latch circuit 5, and a latch circuit 6.
【００１３】マイクロプロセッサ１は、１６ビットのア
ドレスバス１０１，ライト信号線１０２，リード信号線
１０３および８ビットのデータバス１０７を介してメモ
リ制御回路２に接続され、ライト信号線１０２およびデ
ータバス１０７を介してパリティ生成／検査回路４に接
続され、リード信号線１０３を介してラッチ回路５に接
続されている。The microprocessor 1 is connected to the memory control circuit 2 via a 16-bit address bus 101, a write signal line 102, a read signal line 103 and an 8-bit data bus 107, and the write signal line 102 and the data bus 107. It is connected to the parity generation / check circuit 4 via the, and is connected to the latch circuit 5 via the read signal line 103.
【００１４】メモリ制御回路２は、１６ビットのアドレ
スバス１０４，ライト信号線１０５，リード信号線１０
６および８ビットのデータバス１０８を介してメモリ３
に接続され、リード信号線１０６を介してラッチ回路６
に接続されている。The memory control circuit 2 includes a 16-bit address bus 104, a write signal line 105, and a read signal line 10.
Memory 3 via 6 and 8-bit data buses 108
To the latch circuit 6 via the read signal line 106.
It is connected to the.
【００１５】パリティ生成／検査回路４は、１ビットの
パリティ信号線１１１を介してデータバス１０８の特定
ビット（例えば、最下位ビット）に接続され、１ビット
の判定信号線１１３を介してラッチ回路５に接続されて
いる。The parity generation / check circuit 4 is connected to a specific bit (for example, the least significant bit) of the data bus 108 via a 1-bit parity signal line 111, and is connected to a latch circuit via a 1-bit decision signal line 113. Connected to 5.
【００１６】ラッチ回路５は、１ビットの判定信号線１
１０を介してマイクロプロセッサ１のリセット端子に接
続されている。The latch circuit 5 includes a 1-bit decision signal line 1
It is connected to the reset terminal of the microprocessor 1 via 10.
【００１７】ラッチ回路６は、１ビットのパリティ信号
線１１２を介してデータバス８の特定ビットに接続さ
れ、１ビットのパリティ信号線１０９を介してパリティ
生成／検査回路４に接続されている。The latch circuit 6 is connected to a specific bit of the data bus 8 via a 1-bit parity signal line 112, and is connected to the parity generation / check circuit 4 via a 1-bit parity signal line 109.
【００１８】次に、このように構成された本実施例のメ
モリパリティ回路の動作について、図２のタイミングチ
ャートを参照しながら説明する。Next, the operation of the memory parity circuit of the present embodiment thus constructed will be described with reference to the timing chart of FIG.
【００１９】マイクロプロセッサ１は、メモリ３に対し
てコマンドの読出し，データの書込み等を行いながら、
処理を進める。The microprocessor 1 reads commands from the memory 3 and writes data to the memory 3,
Proceed with processing.
【００２０】マイクロプロセッサ１は、メモリ３にライ
トデータを書き込む場合、アドレスバス１０１，ライト
信号線１０２およびデータバス１０７にライトアドレ
ス，ライト信号およびライトデータをそれぞれ出力する
（図２（ａ），（ｂ）および（ｇ）参照）。When the write data is written in the memory 3, the microprocessor 1 outputs the write address, the write signal and the write data to the address bus 101, the write signal line 102 and the data bus 107, respectively (see FIGS. 2A and 2A). See b) and (g)).
【００２１】メモリ制御回路２は、ライト信号を受ける
と、アドレスバス１０１上のライトアドレスの最上位ビ
ットを０から１に置き換えることにより、メモリ３のデ
ータの書込みに使用しない上位アドレス側のメモリ領域
をパリティ領域として指定するパリティライトアドレス
を生成してアドレスバス１０４に出力するとともに（図
２（ｄ）参照）、ライト信号線１０５上にパリティライ
ト信号を出力する（図２（ｅ）参照）。また、メモリ制
御回路２は、データバス１０７とデータバス１０８との
間の接続を遮断する。When the memory control circuit 2 receives the write signal, it replaces the most significant bit of the write address on the address bus 101 with 0 to 1, so that the memory area on the upper address side that is not used for writing data in the memory 3 is replaced. A parity write address designating a symbol as a parity area is generated and output to the address bus 104 (see FIG. 2D), and a parity write signal is output to the write signal line 105 (see FIG. 2E). Further, the memory control circuit 2 cuts off the connection between the data bus 107 and the data bus 108.
【００２２】このとき、パリティ生成／検査回路４は、
ライト信号線１０２を介してリード信号が入力されてか
ら所定時間だけ生成回路として動作し、データバス１０
７を介して入力されるライトデータに対して１ビットの
パリティビットを生成し、パリティ信号線１１１を介し
てデータバス１０８の特定ビットに出力する（図２
（ｈ）参照）。これにより、８ビットのパリティデータ
がデータバス１０８を介してメモリ３のパリティライト
アドレス位置に書き込まれる。At this time, the parity generation / check circuit 4 is
The data bus 10 operates as a generation circuit for a predetermined time after the read signal is input through the write signal line 102.
A parity bit of 1 bit is generated with respect to the write data input via 7 and is output to a specific bit of the data bus 108 via the parity signal line 111 (see FIG. 2).
(See (h)). As a result, 8-bit parity data is written to the parity write address position of the memory 3 via the data bus 108.
【００２３】この後、メモリ制御回路２は、アドレスバ
ス１０１上のライトアドレスを最上位ビットを０から１
に置き換えることなしに（メモリ３の下位アドレス側の
データ領域を指定するデータライトアドレスに戻し
て）、アドレスバス１０４に出力するとともに（図２
（ｄ）参照）、ライト信号線１０５上にデータライト信
号を出力する（図２（ｅ）参照）。また、メモリ制御回
路２は、データバス１０７とデータバス１０８との間の
接続を回復し、データバス１０８上にライトデータを出
力する（図２（ｈ）参照）。このとき、パリティ生成／
検査回路４は、生成回路としての動作を停止している。
これにより、ライトデータがデータバス１０８を介して
メモリ３のデータライトアドレス位置に書き込まれる。Thereafter, the memory control circuit 2 sets the most significant bit of the write address on the address bus 101 from 0 to 1.
2 to the address bus 104 (returning to the data write address that specifies the data area on the lower address side of the memory 3) without replacing it with
(See (d)), and a data write signal is output onto the write signal line 105 (see FIG. 2E). Further, the memory control circuit 2 restores the connection between the data bus 107 and the data bus 108 and outputs the write data on the data bus 108 (see FIG. 2 (h)). At this time, parity generation /
The inspection circuit 4 has stopped operating as a generation circuit.
As a result, the write data is written to the data write address position of the memory 3 via the data bus 108.
【００２４】このように、マイクロプロセッサ１からメ
モリ３への１回のデータの書込みに対して、メモリ３に
はパリティデータとライトデータとの２回の書込みが行
われる。In this way, for each write of data from the microprocessor 1 to the memory 3, the parity data and the write data are written to the memory 3 twice.
【００２５】次に、マイクロプロセッサ１がメモリ３か
らリードデータを読み出す場合、マイクロプロセッサ１
は、アドレスバス１０１およびリード信号線１０５にリ
ードアドレスおよびリード信号をそれぞれ出力する（図
２（ａ）および（ｃ）参照）。Next, when the microprocessor 1 reads the read data from the memory 3, the microprocessor 1
Outputs a read address and a read signal to the address bus 101 and the read signal line 105, respectively (see FIGS. 2A and 2C).
【００２６】メモリ制御回路２は、リード信号を受ける
と、アドレスバス１０１上のリードアドレスの最上位ビ
ットを０から１に置き換えることにより、メモリ３の上
位アドレス側のパリティ領域を指定するパリティリード
アドレスを生成してアドレスバス１０４に出力するとと
もに（図２（ｄ）参照）、リード信号線１０６上にパリ
ティリード信号を出力する（図２（ｆ）参照）。また、
メモリ制御回路２は、データバス１０７とデータバス１
０８との間の接続を遮断する。Upon receiving the read signal, the memory control circuit 2 replaces the most significant bit of the read address on the address bus 101 with 0 to 1 to specify the parity read address for specifying the parity area on the upper address side of the memory 3. Is generated and output to the address bus 104 (see FIG. 2D), and a parity read signal is output onto the read signal line 106 (see FIG. 2F). Also,
The memory control circuit 2 includes a data bus 107 and a data bus 1.
The connection with 08 is cut off.
【００２７】これにより、メモリ３からデータバス１０
８上にパリティデータが読み出される（図２（ｈ）参
照）。As a result, the memory 3 to the data bus 10
The parity data is read out on the 8 (see FIG. 2 (h)).
【００２８】データバス１０８上のパリティデータの特
定ビット、すなわちパリティビットは、リード信号線１
０６上のパリティリード信号の終了時にラッチ回路６に
ラッチされ、パリティ信号線１０９を介してパリティ生
成／検査回路４に入力される（図２（ｉ）参照）。A specific bit of the parity data on the data bus 108, that is, the parity bit, is read signal line 1
At the end of the parity read signal on 06, it is latched by the latch circuit 6 and input to the parity generation / check circuit 4 via the parity signal line 109 (see FIG. 2 (i)).
【００２９】この後、メモリ制御回路２は、アドレスバ
ス１０１上のリードアドレスを最上位ビットを０から１
に置き換えることなしに（メモリ３の下位アドレス側の
データ領域を指定するデータリードアドレスに戻し
て）、アドレスバス１０４に出力するとともに（図２
（ｄ）参照）、リード信号線１０６上にデータリード信
号を出力する（図２（ｆ）参照）。また、メモリ制御回
路２は、データバス１０７とデータバス１０８との間の
接続を回復させる。Thereafter, the memory control circuit 2 sets the read address on the address bus 101 to 0 to 1 in the most significant bit.
2 to the address bus 104 (returning to the data read address that designates the data area on the lower address side of the memory 3) without replacing the
(See (d)), and a data read signal is output onto the read signal line 106 (see FIG. 2 (f)). Further, the memory control circuit 2 restores the connection between the data bus 107 and the data bus 108.
【００３０】これにより、メモリ３からデータバス１０
８上にリードデータが読み出され（図２（ｈ）参照）、
データバス１０７を介してマイクロプロセッサ１に入力
される。As a result, from the memory 3 to the data bus 10
Read data is read out on the memory 8 (see FIG. 2 (h)),
It is input to the microprocessor 1 via the data bus 107.
【００３１】一方、パリティ生成／検査回路４は、デー
タバス１０７上の８ビットのリードデータとラッチ回路
６でラッチされたパリティ信号線１０９上の１ビットの
パリティデータとのパリティ則を計算して、パリティが
正しければ判定信号をハイレベル、誤っていれば（異常
であれば）ローレベルとして、判定信号線１１３上に出
力する。On the other hand, the parity generation / check circuit 4 calculates the parity rule between the 8-bit read data on the data bus 107 and the 1-bit parity data on the parity signal line 109 latched by the latch circuit 6. If the parity is correct, the determination signal is set to the high level, and if it is incorrect (abnormal), it is set to the low level and output on the determination signal line 113.
【００３２】ラッチ回路５は、判定信号線１１３上の判
定信号をリード信号線１０３上のリード信号の終了時に
ラッチし、判定信号線１１０を介してマイクロプロセッ
サ１のリセット入力端子に入力させる（図２（ｊ）参
照）。The latch circuit 5 latches the determination signal on the determination signal line 113 at the end of the read signal on the read signal line 103 and inputs it to the reset input terminal of the microprocessor 1 via the determination signal line 110 (see FIG. 2 (j)).
【００３３】このように、メモリ３からマイクロプロセ
ッサ１への１回のデータの読出しに対して、メモリ３か
らはパリティデータとライトデータとの２回の読出しが
行われる。In this way, for each read of data from the memory 3 to the microprocessor 1, two reads of parity data and write data are performed from the memory 3.
【００３４】[0034]
【発明の効果】以上説明したように本発明は、１個のメ
モリをデータ領域とパリティ領域とに分割して使用する
ようにマイクロプロセッサからの制御信号をデータ記憶
用とパリティ記憶用とに時分割することにより、１個の
メモリでデータとパリティとの書込みおよび読出しを行
うことができるという効果がある。As described above, according to the present invention, a control signal from a microprocessor is used for data storage and parity storage so that one memory is divided into a data area and a parity area for use. The division has an effect that data and parity can be written and read in one memory.
【図１】本発明の一実施例に係るメモリパリティ回路の
構成を示す回路ブロック図である。FIG. 1 is a circuit block diagram showing a configuration of a memory parity circuit according to an embodiment of the present invention.
【図２】本実施例のメモリパリティ回路の動作を示すタ
イミングチャートである。FIG. 2 is a timing chart showing the operation of the memory parity circuit of this embodiment.
【図３】従来のメモリパリティ回路の一例を示す回路ブ
ロック図である。FIG. 3 is a circuit block diagram showing an example of a conventional memory parity circuit.
【図４】図３のメモリパリティ回路の動作を示すタイミ
ングチャートである。FIG. 4 is a timing chart showing the operation of the memory parity circuit of FIG.
１ マイクロプロセッサ ２ メモリ制御回路 ３ メモリ ４ パリティ生成／検査回路 ５ ラッチ回路 ６ ラッチ回路 １０１ アドレスバス １０２ ライト信号線 １０３ リード信号線 １０４ アドレスバス １０５ ライト信号線 １０６ リード信号線 １０７ データバス １０８ データバス １０９ パリティ信号線 １１０ 判定信号線 １１１ パリティ信号線 １１２ パリティ信号線 １１３ 判定信号線 1 Microprocessor 2 Memory Control Circuit 3 Memory 4 Parity Generation / Check Circuit 5 Latch Circuit 6 Latch Circuit 101 Address Bus 102 Write Signal Line 103 Read Signal Line 104 Address Bus 105 Write Signal Line 106 Read Signal Line 107 Data Bus 108 Data Bus 109 Parity signal line 110 Judgment signal line 111 Parity signal line 112 Parity signal line 113 Judgment signal line
Claims (1)
と、 マイクロプロセッサが出力するアドレス，ライト信号お
よびリード信号をデータ制御用とパリティ制御用とに時
分割するメモリ制御回路と、 前記マイクロプロセッサが前記メモリにデータを書き込
むときにライトデータに基づいてパリティを生成してラ
イトデータとともにメモリに書き込ませ、前記マイクロ
プロセッサが前記メモリからデータを読み出すときに読
み出されたリードデータとパリティとに基づいてパリテ
ィを検査するパリティ生成／検査回路と、 前記マイクロプロセッサが前記メモリからデータを読み
出すときに前記メモリから読み出されたパリティを保持
する第１のラッチ回路と、 前記パリティ生成／検査回路による検査結果を保持する
第２のラッチ回路とを有することを特徴とするメモリパ
リティ回路。1. A memory for storing data and parity, a memory control circuit for time-division of an address, a write signal, and a read signal output from a microprocessor for data control and parity control, and the microprocessor has the memory. When writing data to the memory, parity is generated based on the write data and written in the memory together with the write data. When the microprocessor reads the data from the memory, the parity is read based on the read data and the parity. A parity generation / check circuit for checking, a first latch circuit for holding the parity read from the memory when the microprocessor reads data from the memory, and a check result by the parity generation / check circuit. Second latch circuit Memory Parity circuit according to claim Rukoto.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260986A JPH0573437A (en) | 1991-09-12 | 1991-09-12 | Memory parity circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260986A JPH0573437A (en) | 1991-09-12 | 1991-09-12 | Memory parity circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573437A true JPH0573437A (en) | 1993-03-26 |
Family
ID=17355487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260986A Pending JPH0573437A (en) | 1991-09-12 | 1991-09-12 | Memory parity circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573437A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08255112A (en) * | 1995-03-17 | 1996-10-01 | Nec Corp | Memory control system |
-
1991
- 1991-09-12 JP JP3260986A patent/JPH0573437A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08255112A (en) * | 1995-03-17 | 1996-10-01 | Nec Corp | Memory control system |
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