JPH04336643A - Information processor - Google Patents
Information processorInfo
- Publication number
- JPH04336643A JPH04336643A JP3107755A JP10775591A JPH04336643A JP H04336643 A JPH04336643 A JP H04336643A JP 3107755 A JP3107755 A JP 3107755A JP 10775591 A JP10775591 A JP 10775591A JP H04336643 A JPH04336643 A JP H04336643A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- storage device
- signal line
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 6
- 230000015654 memory Effects 0.000 abstract description 52
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、情報処理装置に関する
。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus.
【０００２】0002
【従来の技術】従来の情報処理装置は、記憶装置（以後
、メモリと記す）のワード内の素子の一部が故障した場
合は、メモリを交換していた。2. Description of the Related Art In conventional information processing apparatuses, when a part of an element in a word of a storage device (hereinafter referred to as memory) fails, the memory is replaced.
【０００３】0003
【発明が解決しようとする課題】上述した従来の情報処
理装置は、メモリのワード内の素子が一部故障した場合
でも素子を有するメモリを交換するので、手間と無駄と
が生じるという問題点がある。SUMMARY OF THE INVENTION The conventional information processing apparatus described above has the problem that even if some of the elements in a word of the memory fail, the memory containing the element is replaced, resulting in labor and waste. be.
【０００４】0004
【課題を解決するための手段】本発明の情報処理装置は
、記憶装置からデータを読み出し、読み出したデータか
ら任意の条件を判断する手段を有する情報処理装置にお
いて、データを記憶する第１の記憶装置と、前記第１の
記憶装置の各ワードの故障情報を保持する第２の記憶装
置と、前記第１の記憶装置から指定されたアドレスのデ
ータを読出し、前記データに故障があるか否かを判断し
、故障があった場合は前記第２の記憶装置の第１の記憶
装置の故障が有るアドレスと同じアドレスに故障が有る
ことを書き込む手段と、前記第１の記憶装置から指定さ
れたアドレスのデータと前記第２の記憶装置から第１の
記憶装置の故障情報とを読み出し、第１の記憶装置から
読み出されたデータが前記任意の条件を満たすと判断し
、第２の記憶装置から第１の記憶装置の故障情報が故障
でないというデータを示していたら有効信号を出力する
手段とを有している。[Means for Solving the Problems] An information processing device of the present invention has a means for reading data from a storage device and determining an arbitrary condition from the read data. a second storage device that holds failure information of each word of the first storage device; and a second storage device that reads data at a specified address from the first storage device and determines whether or not there is a failure in the data. means for determining that there is a failure and, if there is a failure, writing that there is a failure at the same address of the first storage device of the second storage device; The address data and the failure information of the first storage device are read from the second storage device, it is determined that the data read from the first storage device satisfies the arbitrary condition, and the data is read from the second storage device. means for outputting a valid signal if the failure information of the first storage device indicates that there is no failure.
【０００５】[0005]
【実施例】本発明について図面を参照して説明する。図
１は、本発明の一実施例のブロック図である。同実施例
は、パリティ付データを記憶してリード／ライト制御さ
れるメモリ１と、メモリ１と同じワード数から構成され
メモリ１の各ワードの故障情報を保持するメモリ２と、
メモリ１およびメモリ２のリード／ライト制御を行うメ
モリ制御装置３と、メモリ１から読み出されたデータと
メモリ２から読み出された故障情報とを比較する判定器
４とから構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be explained with reference to the drawings. FIG. 1 is a block diagram of one embodiment of the present invention. This embodiment includes a memory 1 that stores data with parity and is read/write controlled, a memory 2 that is composed of the same number of words as the memory 1 and holds failure information for each word of the memory 1,
It is comprised of a memory control device 3 that performs read/write control of the memories 1 and 2, and a determiner 4 that compares data read from the memory 1 and failure information read from the memory 2.
【０００６】次に、同実施例の動作に関して説明する。
メモリ１のアドレスには判定器４に与えられた条件を満
たさないデータが記憶されており、メモリ２のアドレス
には「故障でない」という情報が入っていると仮定する
。通常の動作では、メモリ制御装置３により信号線１０
２，１０３を介してメモリ１およびメモリ２のリードア
ドレスが指定される。それにより、メモリ１から判定器
４の条件を満たさないデータが、信号線１０２を介して
読み出され、メモリ２から「故障でない」という情報が
信号線１０３を介して読み出される。それらのデータは
、判定器４に入力され、判定器４はメモリ１のアドレス
のデータが条件を満たさないと判定し、信号線１０５を
介して「条件不一致」信号を出力する。Next, the operation of this embodiment will be explained. It is assumed that the address of the memory 1 stores data that does not satisfy the conditions given to the determiner 4, and the address of the memory 2 contains information indicating that there is no failure. In normal operation, the memory controller 3 controls the signal line 10
The read addresses of memory 1 and memory 2 are designated via 2 and 103. As a result, data that does not satisfy the condition of the determiner 4 is read from the memory 1 via the signal line 102, and information indicating "no failure" is read from the memory 2 via the signal line 103. These data are input to the determiner 4, which determines that the data at the address in the memory 1 does not satisfy the conditions, and outputs a "conditions mismatch" signal via the signal line 105.
【０００７】次に、メモリ１のアドレスのある素子が１
ビット故障し、本来判定器４の条件を満たさないデータ
が、条件を満たすデータに化けてしまった場合について
説明する。メモリ制御装置３により、メモリ１およびメ
モリ２のリードアドレスが信号線１０１，１０６を介し
て指定される。メモリ制御装置３は、メモリ１から信号
線１０２を介して読み出されたデータが、メモリ制御装
置３によりパリティエラーであることが発見される。メ
モリ１のアドレスにパリティエラーが発生したことが判
ると、信号線１０３を介してメモリ２のアドレスに「故
障である」という情報を書き込む。これと同時に判定器
４はパリティエラーであるということを信号線１０４を
介してメモリ制御装置３から受取り、信号線１０５を介
して「条件不一致」信号を出力する。Next, the element with the address of memory 1 is 1
A case will be described in which a bit failure occurs and data that originally does not satisfy the conditions of the determiner 4 is transformed into data that satisfies the conditions. Read addresses of memory 1 and memory 2 are specified by memory control device 3 via signal lines 101 and 106. The memory control device 3 discovers that the data read from the memory 1 via the signal line 102 has a parity error. When it is determined that a parity error has occurred at the address of memory 1, information indicating that there is a failure is written to the address of memory 2 via the signal line 103. At the same time, the determiner 4 receives from the memory control device 3 via the signal line 104 that there is a parity error, and outputs a "condition mismatch" signal via the signal line 105.
【０００８】以上の動作により、メモリ２のアドレスに
故障情報が書き込まれると、それ以降のアドレスのリー
ドは次のようになる。メモリ制御装置３により、信号線
１０１，１０６を介してメモリ１およびメモリ２のリー
ドアドレスが指定され、メモリ１から判定器４の条件を
満たさないが、故障により条件を満たすデータに化けて
しまっているデータ（以後、化けデータと記す）が、信
号線１０２を介して読み出され、またメモリ２から故障
情報が信号線１０３を介して判定器４に読み出される。
判定器４は、メモリ１から読み出されたデータが条件を
満たすと判断するが、メモリ１のデータが故障であるこ
とがメモリ２の読み出しデータから判るため、「条件不
一致」信号を信号線１０５を介して出力する。[0008] After the failure information is written to the address of the memory 2 through the above-described operation, reading of subsequent addresses is as follows. The memory control device 3 specifies the read addresses of the memory 1 and the memory 2 via the signal lines 101 and 106, and the data from the memory 1 does not satisfy the conditions of the determiner 4, but due to a failure, the data is transformed into data that satisfies the conditions. Data (hereinafter referred to as garbled data) is read out via the signal line 102, and failure information is read out from the memory 2 via the signal line 103 to the determiner 4. The determiner 4 determines that the data read from the memory 1 satisfies the condition, but since it can be seen from the read data of the memory 2 that the data in the memory 1 is defective, the “condition mismatch” signal is sent to the signal line 105. Output via .
【０００９】[0009]
【発明の効果】以上説明したように本発明は、メモリの
故障情報を設けることにより、メモリ素子の一部が故障
した場合でもメモリを取り換えなくても装置を使用し続
けることができる効果がある。[Effects of the Invention] As explained above, the present invention has the effect that by providing memory failure information, it is possible to continue using the device even if a part of the memory element fails without replacing the memory. .
【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
１，２ メモリ ３ メモリ制御装置 ４ 判定器 １０１〜１０６ 信号線 1, 2 Memory 3. Memory control device 4 Judgment device 101-106 Signal line
Claims (1)
出したデータから任意の条件を判断する手段を有する情
報処理装置において、データを記憶する第１の記憶装置
と、前記第１の記憶装置の各ワードの故障情報を保持す
る第２の記憶装置と、前記第１の記憶装置から指定され
たアドレスのデータを読出し、前記データに故障がある
か否かを判断し、故障があった場合は前記第２の記憶装
置の第１の記憶装置の故障が有るアドレスと同じアドレ
スに故障が有ることを書き込む手段と、前記第１の記憶
装置から指定されたアドレスのデータと前記第２の記憶
装置から第１の記憶装置の故障情報とを読み出し、第１
の記憶装置から読み出されたデータが前記任意の条件を
満たすと判断し、第２の記憶装置から第１の記憶装置の
故障情報が故障でないというデータを示していたら有効
信号を出力する手段とを有することを特徴とする情報処
理装置。1. An information processing device comprising means for reading data from a storage device and determining an arbitrary condition from the read data, comprising: a first storage device for storing data; and each word of the first storage device. A second storage device that holds failure information of the first storage device and the data of the specified address are read from the first storage device, and it is determined whether or not there is a failure in the data. means for writing that there is a failure at the same address as the failure address of the first storage device of the second storage device; The failure information of the first storage device is read, and the failure information of the first storage device is read.
means for determining that the data read from the storage device satisfies the arbitrary condition and outputting a valid signal if the failure information of the first storage device from the second storage device indicates that there is no failure; An information processing device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107755A JPH04336643A (en) | 1991-05-14 | 1991-05-14 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107755A JPH04336643A (en) | 1991-05-14 | 1991-05-14 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336643A true JPH04336643A (en) | 1992-11-24 |
Family
ID=14467160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3107755A Pending JPH04336643A (en) | 1991-05-14 | 1991-05-14 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04336643A (en) |
-
1991
- 1991-05-14 JP JP3107755A patent/JPH04336643A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7526709B2 (en) | Error detection and correction in a CAM | |
| KR20060133892A (en) | Memory mirroring apparatus and method | |
| JPH1097471A (en) | Method and system for error correction of memory data | |
| JPH04336643A (en) | Information processor | |
| JPH04115340A (en) | Duplex storage circuit | |
| JPH05165734A (en) | Fixed fault diagnostic device for main storage device | |
| JPS6357819B2 (en) | ||
| JPH0528058A (en) | Memory address bus test system | |
| JPH04341998A (en) | Memory circuit | |
| JPH02202655A (en) | Storage device | |
| JPH02196356A (en) | Information processor | |
| JPH0553924A (en) | System for testing storage device | |
| JPH0216658A (en) | Memory device | |
| JPH05158810A (en) | Error detection circuit | |
| JPS60549A (en) | Memory testing system | |
| JPH07248976A (en) | Storage controller | |
| JPH02302855A (en) | Memory control system | |
| JPH04369711A (en) | Electronic disk sub-system | |
| JPH0528056A (en) | Memory device | |
| JPS6180342A (en) | Memory control device | |
| JPH05324453A (en) | Initialization control system for external storage device | |
| JPH01302451A (en) | Microprogram control device | |
| JPH0683718A (en) | Fault detecting circuit | |
| US20070033452A1 (en) | Method and circuit arrangement for detecting errors in a data record | |
| JPH05257823A (en) | Information processor |