JPH0569580A - Printing element drive circuit device and printer - Google Patents
Printing element drive circuit device and printerInfo
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- JPH0569580A JPH0569580A JP23471491A JP23471491A JPH0569580A JP H0569580 A JPH0569580 A JP H0569580A JP 23471491 A JP23471491 A JP 23471491A JP 23471491 A JP23471491 A JP 23471491A JP H0569580 A JPH0569580 A JP H0569580A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、印字用のサーマルヘ
ッド、ＬＥＤプリントヘッド等の印字素子を駆動する印
字素子駆動回路装置、及びそれを使用した、印字装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a print element driving circuit device for driving a print element such as a thermal head for printing, an LED print head, and the like, and a printing apparatus using the same.
【０００２】[0002]
【従来の技術】従来の例えばサーマルヘッドの発熱抵抗
体駆動回路の概略構成を図４に示している。この発熱抵
抗体駆動回路は、複数の発熱抵抗体１-1、１-2…、１-n
と、印字すべきデータＤINを入力に受け、クロック信号
ＣＯＬＣＫにより、ビットシリアルにシフトして記憶す
るシフトレジスタ２と、このシフトレジスタ２のパラレ
ル出力をビット毎に、それぞれ入力に受け、ラッチ信号
ＬＡＴＣＨにより、データをラッチするラッチ回路３
と、このラッチ回路３の出力を受け、そのデータに応
じ、イネーブル信号ＥＮＡＢＬＥに同期して発熱抵抗体
１-1、１-2…、１-nを駆動する駆動素子４-1、４-2、…
４-nとから構成されている。この発熱抵抗体駆動回路の
電源電圧Ｖ、イネーブル信号ＥＮＡＢＬ、ラッチ信号Ｌ
ＡＴＣＨ、クロック信号ＣＬＯＣＫ、及びデータＤin
は、図示していないが、いずれも、印字装置の本体回路
部から供給される。2. Description of the Related Art FIG. 4 shows a schematic structure of a conventional heating resistor driving circuit for a thermal head, for example. The heating resistor driving circuit includes a plurality of heating resistors 1 -1, 1 -2 ..., 1 -n
And the data D IN to be printed are input to the input, and the shift register 2 that shifts and stores bit serially by the clock signal COLCK and the parallel output of the shift register 2 are input to each bit, and the latch signal is received. Latch circuit 3 for latching data by LATCH
And the drive elements 4 -1 , 4 -2 which receive the output of the latch circuit 3 and drive the heating resistors 1 -1 , 1 -2, ... 1 -n in synchronization with the enable signal ENABLE according to the data. , ...
It is composed of 4- n . Power supply voltage V of this heating resistor drive circuit, enable signal ENABL, latch signal L
ATCH, clock signal CLOCK, and data Din
Although not shown in the figure, both are supplied from the main circuit section of the printer.
【０００３】この発熱抵抗体駆動回路では、ｎ個のクロ
ック信号ＣＬＯＣＫで、シフトレジスタ２の各ビットセ
ルＳ1 、Ｓ2 、…、Ｓ-nにデータが記憶され、このシフ
トレジスタ２に印字データが、１ライン分、送り込まれ
たタイミングに、ラッチ信号ＬＡＴＣＨにより、シフト
レジスタ２の記憶内容、つまり印字データが、パラレル
に、ラッチ回路３にラッチされる。続いてイネーブル信
号ＥＮＡＢＬＥが加えられると、ラッチ回路３の各セル
ＬＡ1、ＬＡ、…、ＬＡ-n、のうちデータが“１”である
セルに対応する発熱抵抗体１-iに対し、駆動素子４-iが
通電する。これにより、その発熱抵抗体１-iが発熱し、
印字動作がなされる。In this heating resistor drive circuit, data is stored in each bit cell S 1 , S 2 , ..., S -n of the shift register 2 by n clock signals CLOCK, and the print data is stored in the shift register 2. At the timing when one line is sent, the latch signal LATCH causes the latch circuit 3 to latch the stored contents of the shift register 2, that is, the print data, in parallel. Then, when the enable signal ENABLE is applied, the heating resistor 1 -i corresponding to the cell of which data is “1” among the cells LA 1, LA, ..., LA −n of the latch circuit 3 is driven. Element 4- i is energized. This causes the heating resistor 1 -i to generate heat,
Printing operation is performed.
【０００４】[0004]
【発明が解決しようとする課題】上記した従来の発熱抵
抗体駆動回路装置では、各種信号を外部の本体回路部か
ら供給しているため、ラッチ信号に着目すると、シフト
レジスタへデータをセットしてから、ラッチ回路にデー
タをホールドするまでにロスタイムが生じ、それだけ高
速印字を妨げるし、また、本体回路部からラッチ信号を
サーマルヘッドの発熱抵抗体駆動回路装置へ送るので、
全体として専用のリード線が多くなるという問題があっ
た。In the conventional heating resistor drive circuit device described above, since various signals are supplied from the external main body circuit section, focusing attention on the latch signal, data is set in the shift register. Therefore, there is a loss time until the data is held in the latch circuit, which hinders high speed printing by that much, and because the main circuit section sends the latch signal to the heating resistor drive circuit device of the thermal head,
There was a problem that the number of dedicated lead wires increased as a whole.
【０００５】この発明は上記問題点に着目してなされた
ものであって、ラッチ信号を印字素子駆動回路装置内部
で作用することにより、高速印字を可能にし、専用リー
ド線数の少ない印字素子駆動回路装置を提供することを
目的としている。The present invention has been made in view of the above problems, and enables a high-speed printing by operating a latch signal inside a printing element driving circuit device, and driving a printing element with a small number of dedicated lead wires. It is intended to provide a circuit device.
【０００６】[0006]
【課題を解決するための手段及び作用】この発明の印字
素子駆動回路装置は、複数個の印字素子と、印字すべき
データを入力に受け、クロック信号とともに前記データ
をビットシリアルにシフトして記憶するシフトレジスタ
と、このシフトレジスタのパラレル出力をラッチ信号に
より取込むラッチ回路と、このラッチ回路にラッチされ
たデータを受けて、前記印字素子を駆動する駆動素子と
からなるものにおいて、前記クロック信号を計数するカ
ウンタを備え、このカウンタの所定のカウントアップ出
力に基づいて得られる信号を前記ラッチ信号として前記
ラッチ回路に入力するようにしている。SUMMARY OF THE INVENTION A print element drive circuit device according to the present invention receives a plurality of print elements and data to be printed at an input, and shifts and stores the data bit serially together with a clock signal. A shift register, a latch circuit that takes in a parallel output of the shift register by a latch signal, and a drive element that receives the data latched by the latch circuit and drives the printing element, Is provided, and a signal obtained based on a predetermined count-up output of this counter is input to the latch circuit as the latch signal.
【０００７】この印字素子駆動回路装置では、データが
クロック信号の１発加えられる毎に、シフトレジスタ
に、１ビットずつシフトしつつ記憶され、一方カウンタ
には、そのクロック信号が加えられて計数される。やが
てシフトレジスタに、印字すべきデータの全ビットが記
憶されると、そのタイミングでカウンタがカウントアッ
プし、その出力をラッチ回路のラッチ信号として加えら
れる。これにより、シフトレジスタの各データがパラレ
ルに、ラッチ回路に取込まれ、保持される。In this printing element drive circuit device, data is stored in the shift register while being shifted by one bit each time one clock signal is applied, while the counter is applied with the clock signal and counted. It When all bits of the data to be printed are stored in the shift register, the counter counts up at that timing and its output is added as the latch signal of the latch circuit. As a result, each data in the shift register is taken in and held in parallel by the latch circuit.
【０００８】[0008]
【実施例】以下、実施例により、この発明をさらに詳細
に説明する。図１は、この発明の一実施例を示す発熱抵
抗体駆動回路装置の構成を示すブロック図である。この
実施例回路装置は、複数（ｎ個）の発熱抵抗体１-1、１
-2、…、１-nと、シフトレジスタ２と、ラッチ回路３
と、駆動素子４-1、４-2、…、４-nを備えている。そし
てシフトレジスタ２は、ｎ個のシリアルに接続されるビ
ットセルＳ1 、Ｓ2 …、Ｓn からなり、ラッチ回路３
も、ｎ個のラッチセルＬＡ1 、ＬＡ2 …、ＬＡn からな
る。以上の点で、図４に示した回路装置と特に変わると
ころはない。The present invention will be described in more detail with reference to the following examples. FIG. 1 is a block diagram showing the configuration of a heating resistor drive circuit device showing an embodiment of the present invention. The circuit device of this embodiment has a plurality (n) of heating resistors 1 -1 , 1
-2 , ..., 1- n , shift register 2, and latch circuit 3
And drive elements 4 -1 , 4 -2 , ..., 4 -n . The shift register 2, bit cell S 1 which is connected to the n-number of serial, S 2 ..., consist S n, latch circuits 3
Also comprises n latch cells LA 1 , LA 2, ..., LA n . From the above points, there is no particular difference from the circuit device shown in FIG.
【０００９】この実施例回路装置の特徴は、クロック信
号ＣＬＯＣＫを入力に受け、これを計数するカウンタ５
を設け、このカウンタ５のカウンタアップ出力をラッチ
信号としてラッチ回路３に加えるようにしたことであ
る。シフトレジスタ２は、ｎ個のビットセルを有し、ｎ
個のクロック信号ＣＬＯＣＫで、１ライン分のデータを
セットするものであるからカウンタ５は、ｎ個のクロッ
ク信号ＣＬＯＣＫを計数するとカウントアップするよう
に設定してある。The feature of the circuit device of this embodiment is that the counter 5 receives the clock signal CLOCK at its input and counts it.
Is provided and the counter-up output of the counter 5 is applied to the latch circuit 3 as a latch signal. The shift register 2 has n bit cells, and n
Since the data for one line is set by the number of clock signals CLOCK, the counter 5 is set to count up when counting the number of clock signals CLOCK.
【００１０】この実施例回路装置では、データＤINが、
クロック信号ＣＬＯＣＫが１発入力されるごとに、ビッ
トシリアルに順次１ビットずつシフトされてシフトレジ
スタ２に記憶される。そしてカウンタ５は、クロック信
号ＣＬＯＣＫを計数する。やがて、ｎ個のクロック信号
ＣＬＯＣＫの印加で、シフトレジスタ２には、１ライン
分の全ビットデータが記憶されるとともに、カウンタ５
もカウントアップする。このカウンタ５のカウントアッ
プ出力により、シフトレジスタ２の各ビットセルＳ1 、
Ｓ2 、…、Ｓn に記憶されたデータがラッチ回路３にラ
ッチされる。そして次のイネーブル信号ＥＮＡＢＬＥ
で、データに応じ、駆動素子４-iが動作し、発熱抵抗体
１-iに通電し、印字動作がなされる。In the circuit device of this embodiment, the data D IN is
Each time one clock signal CLOCK is input, it is sequentially shifted bit by bit and stored in the shift register 2. Then, the counter 5 counts the clock signal CLOCK. Eventually, by applying n clock signals CLOCK, all the bit data for one line is stored in the shift register 2 and the counter 5
Also count up. By the count-up output of the counter 5, each bit cell S 1 of the shift register 2,
The data stored in S 2 , ..., S n are latched by the latch circuit 3. Then, the next enable signal ENABLE
Then, the driving element 4- i operates according to the data, the heating resistor 1- i is energized, and the printing operation is performed.
【００１１】この実施例回路装置では、カウンタ５を、
他の回路部とともに、１つのＩＣ内に内蔵することによ
り、ラッチ信号用の入力ピンを軽減することができる。
また、カウンタ５のカウントアップ出力で、ラッチ動作
を行うので、データのシフトレジスタへのセット完了に
続いて、即ラッチできるので、その分、高速印字が可能
となる。In the circuit device of this embodiment, the counter 5 is
The number of input pins for a latch signal can be reduced by incorporating it in one IC together with other circuit parts.
Further, since the latch operation is performed by the count-up output of the counter 5, the data can be immediately latched after the completion of setting the data in the shift register, and accordingly, high speed printing can be performed.
【００１２】図２は、この発明の他の実施例を示す発熱
抵抗体駆動回路装置の構成を示すブロック図である。こ
の実施例回路装置において、図１のものと同一符号を付
したものは、同一のものを示している。それゆえ、この
実施例回路装置も、図１の回路装置と同様に、複数の発
熱抵抗体１-1、１-2、…、１-n、シフトレジスタ２、ラ
ッチ回路３、駆動素子４-1、４-2、…、４-n、およびカ
ウンタ５を備えている。FIG. 2 is a block diagram showing the configuration of a heating resistor drive circuit device showing another embodiment of the present invention. In the circuit device of this embodiment, the same reference numerals as those in FIG. 1 denote the same components. Hence, the circuit of this embodiment device is also similar to the circuit of FIG. 1, a plurality of heating resistors 1 -1, 1 -2, ..., 1 -n, shift register 2, a latch circuit 3, the driving element 4 - 1 , 4 -2 , ..., 4- n and a counter 5 are provided.
【００１３】この実施例回路装置の特徴は、シフトレジ
スタ２のビットセルＳ1 の前に、もう１ビットの記憶セ
ルＳ0 を設けこの記憶セルＳ0 の出力と、カウンタ５の
カウントアップ出力をＡＮＤゲート６に加え、その出力
をラッチ信号としてラッチ回路に加えるようにしたこと
である。シフトレジスタ２には、ｎビットの印字すべき
データを入力する前に、最初に１ビットのダミーデータ
（論理“１”）が入力されるようになっており、またカ
ウンタ５は、（ｎ＋１）個のクロック信号ＣＬＯＣＫで
カウントアップするように設定されている。The feature of the circuit device of this embodiment is that another bit storage cell S 0 is provided before the bit cell S 1 of the shift register 2 and the output of this storage cell S 0 and the count-up output of the counter 5 are ANDed. In addition to the gate 6, its output is applied to the latch circuit as a latch signal. Before inputting n-bit data to be printed, 1-bit dummy data (logical "1") is input to the shift register 2 and the counter 5 outputs (n + 1). It is set to count up with each clock signal CLOCK.
【００１４】この実施例回路装置では、シフトレジスタ
２にデータＤINを入力する際に、（ｎ＋１）個のクロッ
ク信号ＣＬＯＣＫが加えられると、ビットセルＳ0 に、
ダミーデータがセットされ、ビットセルＳ1、…、Ｓ
n に、印字すべきデータがセットされる。そしてカウン
タ５も（ｎ＋１）個のクロック信号ＣＬＯＣＫを計数し
てカウントアップする。そのためアンドゲート６の入力
が論理“１”で揃い、ラッチ回路３に、アンドゲート６
の出力が加えられ、ラッチ回路３に、シフトレジスタ２
の各ビットセル出力が取込まれ、ホールドされる。In the circuit device of this embodiment, when (n + 1) clock signals CLOCK are applied when inputting the data D IN to the shift register 2, the bit cell S 0 is
Dummy data is set, and bit cells S 1, ..., S
The data to be printed is set in n . The counter 5 also counts (n + 1) clock signals CLOCK and counts up. Therefore, the inputs of the AND gate 6 are aligned with logic "1", and the AND gate 6 is provided to the latch circuit 3.
Of the shift register 2 is added to the latch circuit 3.
Each bit cell output of is captured and held.
【００１５】この実施例回路装置では、ダミーデータの
出力と、カウンタのカウントアップ出力の同期をとっ
て、ラッチ信号を得ているので、精度よくラッチ動作を
行なうことができる。図１あるいは図２に示した、実施
例回路装置を搭載したサーマルヘッドをプリンタ本体回
路に接続して印字装置を構成すると、図３に示すよう
に、プリンタ本体回路２０から、サーマルヘッド１０に
は、電源Ｖ、イネーブル信号ＥＮＡＢＬＥ、データ
ＤIN、及びクロック信号ＣＬＯＣＫのリード線は従来通
り必要であるが、ラッチ信号ＬＡＴＣＨのリード線は不
要となり、印字装置全体としてのリード線数を軽減でき
る。In the circuit device of this embodiment, since the latch signal is obtained by synchronizing the output of the dummy data and the count-up output of the counter, the latch operation can be performed accurately. When the thermal head mounted with the circuit device of the embodiment shown in FIG. 1 or 2 is connected to the printer main body circuit to form a printing device, as shown in FIG. , The power supply V, the enable signal ENABLE, the data D IN , and the clock signal CLOCK are required as before, but the lead line for the latch signal LATCH is not necessary, and the number of leads for the printing apparatus as a whole can be reduced.
【００１６】なお、上記図１、図２の実施例では、カウ
ンタ５や、アンドゲート６を他の回路部とともに１チッ
プＩＣに収容する場合を想定しているが、これらの回路
は、独立したＩＣで構成してもよい。また上記実施例
は、印字素子として発熱抵抗体を例に上げたが、この発
明は、これに限られるものではなく、例えばＬＥＤプリ
ントヘッドのＬＥＤ等、他の印字素子を使用する場合に
も適用できる。In the embodiments shown in FIGS. 1 and 2, it is assumed that the counter 5 and the AND gate 6 are housed together with other circuit parts in a one-chip IC, but these circuits are independent. You may comprise with IC. Further, in the above-described embodiment, the heating resistor is taken as an example of the printing element, but the present invention is not limited to this, and is also applied to the case where another printing element such as an LED of an LED print head is used. it can.
【００１７】[0017]
【発明の効果】この発明によれば、ラッチ信号をクロッ
ク信号に基いて内部で作成するので、本体回路部からラ
ッチ信号を供給する必要がなく、その分、本体回路部か
らのリード線数を軽減することができる。また、クロッ
ク信号をカウンタで計数して、そのカウントアップ出力
をラッチ信号とするものであるから、シフトレジスタへ
のデータのセットの完了と、ラッチ回路へのホールドと
の時間ロスがなく、その分高速印字が可能となる、とい
う利点がある。According to the present invention, since the latch signal is internally generated based on the clock signal, it is not necessary to supply the latch signal from the main body circuit section, and accordingly, the number of lead wires from the main body circuit section can be reduced. Can be reduced. Further, since the clock signal is counted by the counter and the count-up output is used as the latch signal, there is no time loss between the completion of setting the data in the shift register and the hold in the latch circuit. There is an advantage that high-speed printing becomes possible.
【図１】この発明の一実施例発熱抵抗体駆動回路装置の
概略回路構成を示すブロック図である。FIG. 1 is a block diagram showing a schematic circuit configuration of a heating resistor drive circuit device according to an embodiment of the present invention.
【図２】この発明の他の実施例発熱抵抗体駆動回路装置
の概略回路構成を示すブロック図である。FIG. 2 is a block diagram showing a schematic circuit configuration of a heating resistor drive circuit device according to another embodiment of the present invention.
【図３】図１あるいは図２に示した実施例回路装置を搭
載したサーマルヘッドを使用した印字装置の構成を示す
ブロック図である。FIG. 3 is a block diagram showing the configuration of a printing apparatus using a thermal head equipped with the circuit device of the embodiment shown in FIG. 1 or 2.
【図４】従来の発熱抵抗体駆動回路装置の構成を示すブ
ロック図である。FIG. 4 is a block diagram showing a configuration of a conventional heating resistor drive circuit device.
【符号の説明】 １-1、１-2、…、１-n 発熱抵抗体 ２ シフトレジスタ ３ ラッチ回路 ４-1、４-2…、４-n 駆動素子 ５ カウンタ ６ アンドゲート[Explanation of Codes] 1 -1 , 1 -2 , ... 1 -n heating resistor 2 shift register 3 latch circuit 4 -1 , 4 -2 ... 4- n drive element 5 counter 6 AND gate
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｂ４１Ｊ 2/45 2/455 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location B41J 2/45 2/455
Claims (2)
入力に受け、クロック信号とともに前記データをビット
シリアルにシフトして記憶するシフトレジスタと、この
シフトレジスタのパラレル出力をラッチ信号により取込
むラッチ回路と、このラッチ回路にラッチされたデータ
を受けて、前記印字素子を駆動する駆動素子とからなる
印字素子駆動回路装置において、 前記クロック信号を計数するカウンタを備え、このカウ
ンタの所定のカウントアップ出力に基いて得られる信号
を前記ラッチ信号として前記ラッチ回路に入力するよう
にしたことを特徴とする印字素子駆動回路装置。1. A plurality of printing elements, a shift register which receives data to be printed at an input, shifts and stores the data bit serially together with a clock signal, and a parallel output of the shift register by a latch signal. A print element drive circuit device comprising a latch circuit for latching the data and a drive element for receiving the data latched by the latch circuit and driving the print element, is provided with a counter for counting the clock signal, and a predetermined number of the counter is provided. A printing element drive circuit device, wherein a signal obtained based on a count-up output is input to the latch circuit as the latch signal.
なり、前記印字素子駆動回路装置は、 複数個の印字素子と、印字すべきデータを入力に受け、
クロック信号とともに前記データをビットシリアルにシ
フトして記憶するシフトレジスタと、このシフトレジス
タのパラレル出力をラッチ信号により取込むラッチ回路
と、このラッチ回路にラッチされたデータを受けて、前
記印字素子を駆動する駆動素子と前記クロック信号を計
数するカウンタを備え、このカウンタの所定のカウント
アップ出力に基いて得られる信号を前記ラッチ信号とし
て前記ラッチ回路に入力するようにし、前記本体から前
記印字素子駆動回路装置に、電源電圧、クロック信号及
び印字データを与えるようにしたことを特徴とする印字
装置。2. A print element drive circuit device and a main body circuit section, wherein the print element drive circuit device receives a plurality of print elements and data to be printed at an input,
A shift register that shifts and stores the data in a bit serial manner together with a clock signal, a latch circuit that takes in a parallel output of the shift register by a latch signal, and the printing element that receives the data latched by the latch circuit A driving element for driving and a counter for counting the clock signal are provided, and a signal obtained based on a predetermined count-up output of the counter is input to the latch circuit as the latch signal, and the printing element is driven from the main body. A printing apparatus characterized in that a power supply voltage, a clock signal and print data are applied to a circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23471491A JP3062314B2 (en) | 1991-09-13 | 1991-09-13 | Printing element drive circuit device and printing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23471491A JP3062314B2 (en) | 1991-09-13 | 1991-09-13 | Printing element drive circuit device and printing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0569580A true JPH0569580A (en) | 1993-03-23 |
| JP3062314B2 JP3062314B2 (en) | 2000-07-10 |
Family
ID=16975229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23471491A Expired - Lifetime JP3062314B2 (en) | 1991-09-13 | 1991-09-13 | Printing element drive circuit device and printing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062314B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141305A (en) * | 2006-11-30 | 2008-06-19 | Mitsumi Electric Co Ltd | Load element drive circuit device |
-
1991
- 1991-09-13 JP JP23471491A patent/JP3062314B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141305A (en) * | 2006-11-30 | 2008-06-19 | Mitsumi Electric Co Ltd | Load element drive circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3062314B2 (en) | 2000-07-10 |
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