JP2001171173A - Led display device - Google Patents
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- JP2001171173A JP2001171173A JP36047199A JP36047199A JP2001171173A JP 2001171173 A JP2001171173 A JP 2001171173A JP 36047199 A JP36047199 A JP 36047199A JP 36047199 A JP36047199 A JP 36047199A JP 2001171173 A JP2001171173 A JP 2001171173A
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- gradation
- pulse
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- led
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- Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＬＥＤ（発光ダイ
オード）表示装置に関し、特に階調入力データに応じて
ＬＥＤの輝度を段階的に変化させる階調表示可能なＬＥ
Ｄ表示装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LED (light emitting diode) display device, and more particularly to an LE capable of gradation display in which the luminance of an LED is changed stepwise according to gradation input data.
It relates to a D display device.
【０００２】[0002]
【従来の技術】近年、階調表示可能なＬＥＤ表示装置
は、例えばプリンターヘッド等に用いられており、印字
の濃淡を段階的に設定可能としている。従来、この種の
ＬＥＤ表示装置として、例えば特開昭５８−７８４７６
号公報、特開平５−２６５３９９公報、特開平８−３９
８６２号公報、特開平８−１９７７７３号公報、特開平
８−３２８８５１１号公報、特開平９−２４４５７０号
公報などに開示されるものがある。以下では、その代表
的なものの１つとして特開昭５８−７８４７６号公報を
引用して従来例のＬＥＤ表示装置の構成を説明する。2. Description of the Related Art In recent years, an LED display device capable of gradation display has been used, for example, in a printer head or the like, and is capable of setting the density of printing stepwise. Conventionally, as this type of LED display device, for example, Japanese Patent Application Laid-Open No. 58-78476
JP, JP-A-5-265399, JP-A-8-39
862, JP-A-8-197773, JP-A-8-3288511, JP-A-9-244570 and the like. Hereinafter, the configuration of a conventional LED display device will be described with reference to Japanese Patent Application Laid-Open No. 58-78476 as one of the representative ones.
【０００３】図３において、ＬＥＤ１８はリード２１，
２２に並列に接続されかつＬＥＤと抵抗Ｒとの間の接続
点に位置したドライバー２８を介して、抵抗Ｒに接続さ
れている。各ドライバー２８は、集積回路３０に接続さ
れている。この集積回路３０は、４つのグループに分け
られた複数のトリステートバッファ３２を有している。
各ＬＥＤは各ドライバー２８をトリステートバッファ３
２の１つに接続されている。このバッファ３２の各々は
４つのバス３４の１つに接続されている。In FIG. 3, an LED 18 includes a lead 21 and a lead 21.
22 and connected to the resistor R via a driver 28 located at the connection point between the LED and the resistor R. Each driver 28 is connected to an integrated circuit 30. This integrated circuit 30 has a plurality of tristate buffers 32 divided into four groups.
Each LED connects each driver 28 to the tristate buffer 3
2 are connected. Each of the buffers 32 is connected to one of four buses 34.
【０００４】４つのバス３４はそれぞれ２進値８、４、
２或いは１に応じて異なった時間について等しい電力を
供給する。この２進値はバッファ３２ゲートする時間を
示す。これらの時間のシーケンスは図４に示されてい
る。バッファ３２はラッチ３６に接続されている。この
ラッチ４０はリード４０を介してシフトレジスタ３８
に、及びラッチクロック３７に接続されている。データ
入力リード４４及びクロックリード４６がシフトレジス
タ３８に接続されている。The four buses 34 have binary values of 8, 4 and 4, respectively.
Equal power is supplied for different times depending on 2 or 1. This binary value indicates the time for buffer 32 gate. The sequence of these times is shown in FIG. Buffer 32 is connected to latch 36. The latch 40 is connected to a shift register 38 via a lead 40.
, And the latch clock 37. The data input lead 44 and the clock lead 46 are connected to the shift register 38.
【０００５】データは、レジスタが一杯にされるまで各
クロックパルス毎にシフトレジスタ３８にシリアルに供
給される。次のクロックパルスによって、レジスタ３８
内のデータはパラレルにラッチ３６に送られる。次に、
このラッチ３６は、選択した選択した期間ドライバー２
８を使用可能とするためにバス３４を介して選択的に使
用可能とされるバッファ３２に、情報を与える。[0005] Data is serially provided to shift register 38 at each clock pulse until the register is full. The next clock pulse causes the register 38
Are sent to the latch 36 in parallel. next,
The latch 36 is connected to the driver 2 for a selected period.
The information is provided to a buffer 32, which is selectively enabled via bus 34, to make 8 available.
【０００６】詳細には、このラッチは情報がクロックさ
れた時に１グループ中のバッファ３２の各々に「１」或
いは「０」を与える。バス３４は次に、等しくない時間
長についてそのグループの各バッファ３２を順次ゲート
する。例えば、第１のバッファは８単位時間ゲートさ
れ、第２のバッファは４単位時間ゲートされる等であ
る。ラッチがバッファ３２上に「１」を与えるとこのバ
ッファは関連したバス３４により与えられた時間長間ゲ
ートされるが、このラッチがこのバッファに「０」を与
えるとその出力は零である。In particular, this latch provides a "1" or "0" to each of the buffers 32 in a group when information is clocked. Bus 34 then gates each buffer 32 in the group sequentially for unequal time periods. For example, the first buffer is gated for 8 unit times, the second buffer is gated for 4 unit times, and so on. When the latch provides a "1" on buffer 32, the buffer is gated for the length of time provided by the associated bus 34, but when the latch provides a "0" to the buffer, its output is zero.
【０００７】例えば「２」及び「４」のバス３４に接続
されたバッファ３２がラッチ３６によって「１」を与え
られ、かつ「８」及び「１」のバス３４に接続されたバ
ッファ３２がラッチによって「０」を与えられた場合に
は、ＬＥＤ１８は６単位時間だけ使用可能にされる。For example, the buffer 32 connected to the "2" and "4" buses 34 is given "1" by the latch 36, and the buffer 32 connected to the "8" and "1" buses 34 is latched. , The LED 18 is enabled for 6 unit times.
【０００８】[0008]
【発明が解決しようとする課題】上述のように、従来例
のＬＥＤ表示装置は２進数で重み付けされた異なる時間
のデータ（波形）を予め作成しておき、これらのデータ
を選択又は合成することによって、パルス階調制御を行
なっていた。As described above, in the conventional LED display device, data (waveforms) at different times weighted by binary numbers are created in advance, and these data are selected or synthesized. Thus, pulse gradation control is performed.
【０００９】しかしながら、波形を合成する際に各波形
がタイミングよく重なり合わなかったり、逆に重なり過
ぎたりして、１階調ずつ階調が上がる際の階調幅の精度
が悪くなるという問題があった。例えば、図５に示すよ
うに３ビットの階調データの例で説明すると、階調幅
「１」のパルスＰ１、階調幅「２」のパルスのパルスＰ
２及び階調幅「４」のパルスＰ３が予め準備され、これ
らのパルスＰ１〜Ｐ３の選択／合成による全ての階調パ
ルスが作成される。However, when synthesizing the waveforms, the waveforms do not overlap with good timing or conversely, they overlap too much, and the accuracy of the gradation width when the gradation increases by one gradation is deteriorated. Was. For example, as shown in FIG. 5, three-bit grayscale data will be described. A pulse P1 having a grayscale width of “1” and a pulse P1 having a grayscale width of “2” are used.
A pulse P3 having a gradation width of 2 and a gradation width "4" is prepared in advance, and all gradation pulses are created by selecting / combining these pulses P1 to P3.
【００１０】例えば、階調「７」のパルスはパルスＰ１
〜Ｐ３の合成パルス（Ｐ１＋Ｐ２＋Ｐ３）によって作成
される。しかし、図５の円で囲まれた波形部分の拡大図
で示すように、タイミングが合わないとパルスＰ２，Ｐ
３が重ならず瞬間的にオフレベルが生じるとＬＥＤが瞬
間的に消灯するおそれがある。また、パルスＰ２，Ｐ３
が重なり過ぎるとパルス時間幅が短くなってしまう。For example, the pulse of gradation "7" is pulse P1
ＰP3 are created by the combined pulse (P1 + P2 + P3). However, as shown in an enlarged view of a waveform portion surrounded by a circle in FIG.
If 3 does not overlap and an off-level occurs momentarily, the LED may be turned off momentarily. Also, the pulses P2 and P3
If they overlap too much, the pulse time width will be short.
【００１１】そうするとＬＥＤの実効値が減少し、例え
ば階調が１から２に移行する場合に、実際には例えば階
調１．９にしか達しないことが生じる。また、パルスＰ
２，Ｐ３のように連続していないパルスの場合にもＬＥ
Ｄの実効値の減少が生じる。ＬＥＤの実効値が減少する
と、例えばＬＥＤプリンターの場合には印字の濃淡度が
階調データに応じてスムーズに上がっていないという問
題を生じる。特に、近年のＬＥＤプリンターでは、例え
ば２５６階調と多数の階調ステップを有しているため階
調幅のリニアリティが損なわれることになる。特に、カ
ラー表示の場合には階調精度が要求されるため問題が大
きい。Then, the effective value of the LED decreases, and for example, when the gray level shifts from 1 to 2, the actual value may reach, for example, only 1.9. Also, the pulse P
LE is also used for non-continuous pulses such as P2 and P3.
A reduction in the effective value of D occurs. When the effective value of the LED decreases, for example, in the case of an LED printer, there arises a problem that the density of printing does not increase smoothly in accordance with the gradation data. In particular, a recent LED printer has a large number of gradation steps, for example, 256 gradations, so that the linearity of the gradation width is impaired. In particular, in the case of color display, there is a great problem because gradation accuracy is required.
【００１２】本発明は上記従来技術の課題に鑑みてなさ
れたものであり、階調データのステップ幅を均一にし
て、ＬＥＤプリンターにおいて印字した場合の濃淡がス
ムーズに見えるようにしたＬＥＤ表示装置を提供するこ
とを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and has an LED display device in which the step width of gradation data is made uniform so that the gradation when printed by an LED printer can be seen smoothly. The purpose is to provide.
【００１３】[0013]
【課題を解決するための手段】第１の発明のＬＥＤ表示
装置は、ｎビットの階調入力データ値に比例した時間間
隔を置いて第１のパルス信号及び第２のパルス信号を発
生する第１の回路手段と、第１及び第２のパルス信号間
の時間に相当するパルス時間を有する階調パルスを発生
する第２の回路手段と、階調パルスに応じてＬＥＤを駆
動する出力回路手段とを有することを特徴とするもので
ある。According to a first aspect of the present invention, there is provided an LED display device for generating a first pulse signal and a second pulse signal at time intervals proportional to an n-bit gradation input data value. 1 circuit means, 2nd circuit means for generating a gradation pulse having a pulse time corresponding to the time between the first and second pulse signals, and output circuit means for driving an LED according to the gradation pulse And characterized in that:
【００１４】かかる手段によれば、ｎビットの階調入力
データ値に応じたパルス時間を有する階調パルスを発生
させているので、階調パルスは所定の時間幅を持った連
続のパルスとなる。したがって、予め重み付けして作成
したデータ（波形）を選択／合成するという従来例と異
なり、タイミングによって波形の重なりや乖離が生じる
ことがないため、ＬＥＤの実効値を一定に保つことがで
き、しかも階調データのステップ幅を均一にすることが
可能となる。According to this means, since the gradation pulse having the pulse time corresponding to the n-bit gradation input data value is generated, the gradation pulse is a continuous pulse having a predetermined time width. . Therefore, unlike the conventional example in which data (waveform) created by weighting in advance is selected / combined, the waveforms do not overlap or deviate depending on the timing, so that the effective value of the LED can be kept constant. The step width of the gradation data can be made uniform.
【００１５】第２の発明のＬＥＤ表示装置は、ｎビット
のアップダウンカウンタ回路と、ｎビットの階調入力デ
ータとアップダウンカウンタ回路のｎビットの出力デー
タとが一致した時に、順次に第１のパルス信号、第２の
パルス信号を発生する一致回路と、第１のパルス信号及
び第２のパルス信号を振り分けて出力する振分回路と、
第１のパルス信号によってセットされると共に第２のパ
ルス信号によってリセットされるフリップフロップ回路
と、フリップフロップ回路から出力される階調パルスに
応じてＬＥＤを駆動する出力回路とを有することを特徴
とするものである。According to a second aspect of the present invention, an n-bit up / down counter circuit, and when the n-bit grayscale input data and the n-bit output data of the up / down counter circuit coincide with each other, the first one is sequentially turned on. A matching circuit that generates the first pulse signal and the second pulse signal, and a distribution circuit that distributes and outputs the first pulse signal and the second pulse signal.
A flip-flop circuit that is set by a first pulse signal and reset by a second pulse signal; and an output circuit that drives an LED according to a grayscale pulse output from the flip-flop circuit. Is what you do.
【００１６】かかる手段によれば、アップダウンカウン
タ回路のアップカウント時とダウンカウント時に同一の
カウンタ出力値が２回出現する。そこで、そのカウンタ
出力値と階調入力データとの一致をとることにより、階
調入力データに応じた時間間隔を有する第１のパルス信
号、第２のパルス信号を発生させ、さらにフリップフロ
ップ回路を介して、階調入力データに応じた時間幅を持
った階調パルスを得ることができる。したがって、この
階調パルスは単一かつ連続であって、波形の重なりや乖
離が生じることがないため、ＬＥＤの実効値を一定に保
つことができる。しかも階調データのステップ幅を均一
にすることが可能となる。According to this means, the same counter output value appears twice when the up-down counter circuit counts up and when it counts down. Therefore, by matching the counter output value with the gradation input data, a first pulse signal and a second pulse signal having a time interval corresponding to the gradation input data are generated, and the flip-flop circuit is further provided. Thus, a gradation pulse having a time width corresponding to the gradation input data can be obtained. Therefore, the gradation pulse is single and continuous, and there is no overlap or deviation of the waveforms, so that the effective value of the LED can be kept constant. Moreover, the step width of the gradation data can be made uniform.
【００１７】第３の発明のＬＥＤ表示装置は、第２の発
明において、階調入力データを所定のクロックに基づい
て保持し且つ出力するラッチ回路を備え、このラッチ回
路の出力と前記アップダウンカウンタ回路の出力を前記
一致回路に印加すると共に、前記クロックに基づいてア
ップダウンカウンタ回路のデータの初期設定を行うこと
を特徴とするものである。According to a third aspect of the present invention, the LED display device according to the second aspect of the present invention further comprises a latch circuit for holding and outputting gradation input data based on a predetermined clock, wherein the output of the latch circuit and the up / down counter are provided. The output of the circuit is applied to the coincidence circuit, and the data of the up-down counter circuit is initialized based on the clock.
【００１８】かかる手段によれば、アップダウンカウン
タ回路の出力と階調入力データとを一致回路に印加する
タイミングを正確に制御できると共に、アップダウンカ
ウンタ回路のデータの初期設定用クロックとラッチ回路
のクロックを共用しているので回路構成が簡便である。According to this means, the timing for applying the output of the up / down counter circuit and the gradation input data to the coincidence circuit can be accurately controlled, the clock for initializing the data of the up / down counter circuit and the latch circuit. Since the clock is shared, the circuit configuration is simple.
【００１９】[0019]
【発明の実施の形態】以下、本発明の一実施形態につい
て、図１及び図２を参照しながら説明する。図１は、本
発明の実施形態に係るＬＥＤ表示装置を示す概略回路
図、図２は本発明の実施形態に係るＬＥＤ表示装置の動
作を説明する波形図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a schematic circuit diagram illustrating an LED display device according to an embodiment of the present invention, and FIG. 2 is a waveform diagram illustrating an operation of the LED display device according to the embodiment of the present invention.
【００２０】図１において、１はＬＥＤアレイであり、
複数のＬＥＤ２がパラレルに配列されている。各ＬＥＤ
２は抵抗３を介して集積回路の各外部接続端子４に接続
されている。５は、各外部接続端子４に接続され、各Ｌ
ＥＤ２を点灯させるために定電流を流す定電流出力回路
である。In FIG. 1, 1 is an LED array,
A plurality of LEDs 2 are arranged in parallel. Each LED
2 is connected to each external connection terminal 4 of the integrated circuit via a resistor 3. 5 is connected to each external connection terminal 4 and each L
This is a constant current output circuit for supplying a constant current to light the ED2.
【００２１】６は、シフトレジスタであり、シフトクロ
ックＣＬＫ１に基づいて、例えば印字データがシリアル
に入力され順次シフトされる。また、７はシフトレジス
タ６からパラレルに出力されるデータをクロックＣＬＫ
２に基づいて保持し且つ出力するラッチ回路である。ラ
ッチ回路７は各ＬＥＤ２毎に設けられ、シフトレジスタ
６からｎビットの階調入力データをラッチする。Reference numeral 6 denotes a shift register, for example, print data is serially input and sequentially shifted based on a shift clock CLK1. Reference numeral 7 denotes data output in parallel from the shift register 6 as a clock CLK.
2 is a latch circuit that holds and outputs the data based on the signal No. 2. A latch circuit 7 is provided for each LED 2 and latches n-bit grayscale input data from the shift register 6.
【００２２】８は、カウンタークロックＣＰに基づいて
動作するｎビットのアップダウンカウンタである。アッ
プダウンカウンタ８は、ラッチ回路７に印加されたクロ
ックＣＫ２と同じクロックＣＫ２に基づいて、所定の初
期値に設定される。すなわち、アップダウンカウンタ８
は、クロックＣＫ２に基づいて初期値に設定され、例え
ばこの初期値からアップカウント／ダウンカウントを開
始する。また、アップダウンカウンタ８の出力は、後述
するすべての一致回路９に共通に印加されている。Reference numeral 8 denotes an n-bit up / down counter that operates based on the counter clock CP. The up / down counter 8 is set to a predetermined initial value based on the same clock CK2 as the clock CK2 applied to the latch circuit 7. That is, the up-down counter 8
Is set to an initial value based on the clock CK2. For example, up-counting / down-counting is started from this initial value. The output of the up / down counter 8 is commonly applied to all the matching circuits 9 described later.
【００２３】９はラッチ回路７の出力とアップダウンカ
ウンタ８の出力が供給され、これらの出力のｎビットデ
ータが一致したときに、順次スタート信号、ストップ信
号を発生する一致回路である。一致回路９は、例えば排
他的論理和回路（ExclusiveNor回路）によって構成され
ている。Reference numeral 9 denotes a coincidence circuit to which the output of the latch circuit 7 and the output of the up / down counter 8 are supplied, and when the n-bit data of these outputs coincide, a start signal and a stop signal are sequentially generated. The matching circuit 9 is configured by, for example, an exclusive OR circuit (ExclusiveNor circuit).
【００２４】上述のアップダウンカウンタ８と一致回路
９は、後に説明する動作例からも明らかなように、ｎビ
ットの階調入力データに比例した時間間隔を置いて発生
するスタート信号、ストップ信号を発生する第１の回路
手段を構成している。The up / down counter 8 and the coincidence circuit 9 generate start and stop signals generated at time intervals proportional to n-bit grayscale input data, as will be apparent from an operation example described later. This constitutes the first circuit means to be generated.
【００２５】１０は上記スタート信号及びストップ信号
を振り分けて出力する振分回路である。例えば、アップ
ダウンカウンタ８においてアップカウント状態かダウン
カウント状態かを示す判別信号を作成し、この判別信号
がＨレベルのとき、スタート信号を第１の信号ラインに
出力し、この判別信号がＬレベルのとき、ストップ信号
を第２の信号ラインに出力するように構成されている。A distribution circuit 10 distributes the start signal and the stop signal to output. For example, in the up / down counter 8, a discrimination signal indicating whether the counter is in an up-count state or a down-count state is created, and when the discrimination signal is at an H level, a start signal is output to the first signal line, In this case, the stop signal is output to the second signal line.
【００２６】１１は、ＲＳフリップフロップ回路であ
る。振分回路１０から別々に振り分けられて出力される
スタート信号はＲＳフリップフロップ回路１１のセット
端子に印加され、ストップ信号はリセット端子に印加さ
れる。従って、ＲＳフリップフロップ回路１１はスター
ト信号によってセットされると共にストップ信号によっ
てリセットされる。Reference numeral 11 denotes an RS flip-flop circuit. The start signal separately output from the distribution circuit 10 is applied to the set terminal of the RS flip-flop circuit 11, and the stop signal is applied to the reset terminal. Therefore, the RS flip-flop circuit 11 is set by the start signal and reset by the stop signal.
【００２７】上述の振分回路１０及びＲＳフリップフロ
ップ回路１１は、後に説明する動作例からも明らかなよ
うに、スタート信号、ストップ信号の間の時間に相当す
る階調パルスを発生する第２の回路手段を構成してい
る。The distribution circuit 10 and the RS flip-flop circuit 11 generate the second gradation pulse corresponding to the time between the start signal and the stop signal, as is apparent from the operation example described later. Circuit means.
【００２８】そして、ＲＳフリップフロップ回路１１か
らはｎビットの階調入力データ値に応じた時間幅を有す
る階調パルスが出力され、定電流回路５に印加される。
定電流回路５は、階調パルスの時間幅に応じて各ＬＥＤ
２に定電流を供給する。The RS flip-flop circuit 11 outputs a gradation pulse having a time width corresponding to the n-bit gradation input data value, and applies the pulse to the constant current circuit 5.
The constant current circuit 5 controls each LED according to the time width of the gradation pulse.
2 is supplied with a constant current.
【００２９】次に、図２を参照しながら、本実施形態に
係るＬＥＤ表示回路の動作例を説明する。説明の簡単の
ために階調入力データが３ビットである場合について説
明する。いま、クロックＣＬＫ２に基づいて、アップダ
ウンカウンタ８は「７」（２進データ「１１１」）に初
期設定される。そして、カウンタクロックＣＰに基づい
てダウンカウントを開始する。Next, an operation example of the LED display circuit according to the present embodiment will be described with reference to FIG. For the sake of simplicity, a case where the grayscale input data is 3 bits will be described. Now, the up / down counter 8 is initialized to “7” (binary data “111”) based on the clock CLK2. Then, down-counting is started based on the counter clock CP.
【００３０】一方、ラッチ回路７から、例えば階調入力
データ「７」（２進データ「１１１」）がクロックＣＬ
Ｋ２に基づいて出力される。すると、一致回路９は、ア
ップダウンカウンタ８の出力とラッチ回路７の出力が
「７」で一致するため、まずスタート信号を発生する。
そして、スタート信号は振分回路１０によって振り分け
られてＲＳフリップフロップ回路１１のセット端子に印
加される。これにより、ＲＳフリップフロップ回路１１
は、セットされ階調パルスが立ち上がり、且つＨレベル
を維持し続ける。On the other hand, for example, gradation input data “7” (binary data “111”) is supplied from the latch circuit 7 to the clock CL.
It is output based on K2. Then, since the output of the up / down counter 8 matches the output of the latch circuit 7 at "7", the coincidence circuit 9 first generates a start signal.
Then, the start signal is distributed by the distribution circuit 10 and applied to the set terminal of the RS flip-flop circuit 11. Thereby, the RS flip-flop circuit 11
Is set, the gradation pulse rises, and keeps the H level.
【００３１】そして、アップダウンカウンタ８はダウン
カウントを続け、カウンタ値が「０」になると、アップ
カウントに転じて再びアップダウンカウンタ８は「７」
を出力する。すると、一致回路９は、ストップ信号を発
生する。スタート信号とストップ信号間の時間幅は、明
らかに階調入力データに比例している。The up / down counter 8 continues to count down. When the counter value becomes "0", the up / down counter 8 switches to "7" again.
Is output. Then, the matching circuit 9 generates a stop signal. The time width between the start signal and the stop signal is clearly proportional to the grayscale input data.
【００３２】ストップ信号は振分回路１０によって振り
分けられてＲＳフリップフロップ回路１１のリセット端
子に印加される。これにより、ＲＳフリップフロップ回
路１１は、リセットされ階調パルスが立ち下がる。従っ
て、階調パルスの時間幅は、階調入力データ「７」に比
例した時間幅になる。そして、この階調パルスの印加さ
れた定電流出力回路５は、階調入力データ値に比例した
時間の間、ＬＥＤ２を点灯させるように定電流を供給す
る。The stop signal is distributed by the distribution circuit 10 and applied to the reset terminal of the RS flip-flop circuit 11. As a result, the RS flip-flop circuit 11 is reset, and the gradation pulse falls. Therefore, the time width of the gradation pulse is proportional to the gradation input data “7”. Then, the constant current output circuit 5 to which the gradation pulse is applied supplies a constant current so as to turn on the LED 2 for a time proportional to the gradation input data value.
【００３３】上述の動作例では、階調入力データが
「７」である場合を説明したが、これに限らず、階調入
力データが他の値である場合でも同様のことが言える。
例えば、階調入力データが「３」（２進データ「０１
１」）の場合には、アップダウンカウンタ８のカウンタ
値が３になる時が同様に２回生じる。ダウンカウント時
にスタート信号が、アップカウント時にストップ信号が
発生する。従って、階調パルスの時間幅はこの場合も階
調入力データ「３」に比例した幅となる。In the above-described operation example, the case where the gradation input data is "7" has been described. However, the present invention is not limited to this, and the same can be said for the case where the gradation input data has another value.
For example, if the grayscale input data is “3” (binary data “01”
In the case of "1"), the case where the counter value of the up / down counter 8 becomes 3 similarly occurs twice. A start signal is generated when counting down, and a stop signal is generated when counting up. Therefore, the time width of the gradation pulse is also proportional to the gradation input data “3” in this case.
【００３４】また、上述の動作例では、アップダウンカ
ウンタ８の初期設定を「７」としたが、これに限らず、
例えば「０」に初期設定してもよい。このときは、アッ
プダウンカウンタ８はまずアップカウントを開始し、
「７」までカウントすると、続いてカウントダウンを行
なう。この場合、階調入力データに比例した階調パルス
の時間幅を得るには、階調入力データ値を変換すること
が必要となる。例えば、階調入力データが「７」（２進
データ「１１１」）のとき、各ビットの補数をとること
により、「０」（２進データ「０００」）に変換すれば
よい。In the above operation example, the initial setting of the up / down counter 8 is set to "7". However, the present invention is not limited to this.
For example, it may be initially set to “0”. At this time, the up / down counter 8 starts up counting first,
After counting to "7", the countdown is performed. In this case, it is necessary to convert the gradation input data value in order to obtain the time width of the gradation pulse proportional to the gradation input data. For example, when the grayscale input data is “7” (binary data “111”), it may be converted to “0” (binary data “000”) by taking the complement of each bit.
【００３５】[0035]
【発明の効果】本発明によれば、階調パルスは、階調入
力データに応じた時間幅を持った連続のパルスとなる。
したがって、波形の重なりや乖離が生じることがないた
め、ＬＥＤの実効値を一定に保つことができ、しかも階
調データのステップ幅を均一にすることが可能となる。According to the present invention, the gradation pulse is a continuous pulse having a time width corresponding to the gradation input data.
Therefore, since there is no occurrence of overlapping or deviation of the waveform, the effective value of the LED can be kept constant, and the step width of the gradation data can be made uniform.
【００３６】これにより、ＬＥＤプリンターにより印字
した場合の濃淡がスムーズに見えるようになる。特に、
カラーＬＰＨにおいてはその効果が顕著に現れる。As a result, the shade when printed by the LED printer can be seen smoothly. In particular,
The effect is remarkably exhibited in the color LPH.
【図１】本発明の実施形態に係るＬＥＤ表示回路を示す
概略回路図である。FIG. 1 is a schematic circuit diagram showing an LED display circuit according to an embodiment of the present invention.
【図２】本発明の実施形態に係るＬＥＤ表示回路の動作
を説明する波形図である。FIG. 2 is a waveform diagram illustrating an operation of the LED display circuit according to the embodiment of the present invention.
【図３】従来例に係るＬＥＤ表示回路を示す概略回路図
である。FIG. 3 is a schematic circuit diagram showing an LED display circuit according to a conventional example.
【図４】従来例に係るＬＥＤ表示回路の動作を説明する
波形図である。FIG. 4 is a waveform diagram illustrating an operation of an LED display circuit according to a conventional example.
【図５】従来例に係るＬＥＤ表示回路の問題点を説明す
る波形図である。FIG. 5 is a waveform diagram illustrating a problem of the LED display circuit according to the conventional example.
１ ＬＥＤアレイ ２ ＬＥＤ ３ 抵抗 ４ 外部接続端子 ５ 定電流出力回路 ６ シフトレジスタ ７ ラッチ回路 ８ アップダウンカウンタ ９ 一致回路 １０ 振分回路 １１ フリップフロップ回路 DESCRIPTION OF SYMBOLS 1 LED array 2 LED 3 Resistance 4 External connection terminal 5 Constant current output circuit 6 Shift register 7 Latch circuit 8 Up / down counter 9 Matching circuit 10 Distribution circuit 11 Flip-flop circuit
Claims (3)
時間間隔を置いて第１のパルス信号及び第２のパルス信
号を発生する第１の回路手段と、 前記第１及び第２のパルス信号間の時間に相当するパル
ス時間を有する階調パルスを発生する第２の回路手段
と、 前記階調パルスに応じてＬＥＤを駆動する出力回路手段
とを有することを特徴とするＬＥＤ表示装置。1. first circuit means for generating a first pulse signal and a second pulse signal at a time interval proportional to an n-bit gradation input data value; and the first and second pulses An LED display device comprising: second circuit means for generating a gradation pulse having a pulse time corresponding to a time between signals; and output circuit means for driving an LED according to the gradation pulse.
と、 ｎビットの階調入力データと前記アップダウンカウンタ
回路のｎビットの出力データとが一致した時に、順次に
第１のパルス信号、第２のパルス信号を発生する一致回
路と、 前記第１のパルス信号及び第２のパルス信号を振り分け
て出力する振分回路と、 前記第１のパルス信号によってセットされると共に前記
第２のパルス信号によってリセットされるフリップフロ
ップ回路と、 前記フリップフロップ回路から出力される階調パルスに
応じてＬＥＤを駆動する出力回路とを有することを特徴
とするＬＥＤ表示装置。2. An n-bit up / down counter circuit, and when the n-bit grayscale input data matches the n-bit output data of the up / down counter circuit, a first pulse signal and a second A coincidence circuit that generates a pulse signal; a distribution circuit that distributes and outputs the first pulse signal and the second pulse signal; and a reset circuit that is set by the first pulse signal and reset by the second pulse signal An LED display device comprising: a flip-flop circuit to be driven; and an output circuit that drives an LED according to a gradation pulse output from the flip-flop circuit.
いて保持し且つ出力するラッチ回路を備え、このラッチ
回路の出力と前記アップダウンカウンタ回路の出力を前
記一致回路に印加すると共に、前記クロックに基づいて
前記アップダウンカウンタ回路のデータの初期設定を行
うことを特徴とする請求項２に記載に記載のＬＥＤ表示
装置。3. A latch circuit for holding and outputting grayscale input data based on a predetermined clock, applying an output of the latch circuit and an output of the up / down counter circuit to the coincidence circuit, 3. The LED display device according to claim 2, wherein the data of the up / down counter circuit is initialized based on the following.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36047199A JP2001171173A (en) | 1999-12-20 | 1999-12-20 | Led display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36047199A JP2001171173A (en) | 1999-12-20 | 1999-12-20 | Led display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001171173A true JP2001171173A (en) | 2001-06-26 |
Family
ID=18469552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36047199A Pending JP2001171173A (en) | 1999-12-20 | 1999-12-20 | Led display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001171173A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006181883A (en) * | 2004-12-28 | 2006-07-13 | Kyocera Mita Corp | Image forming apparatus |
-
1999
- 1999-12-20 JP JP36047199A patent/JP2001171173A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006181883A (en) * | 2004-12-28 | 2006-07-13 | Kyocera Mita Corp | Image forming apparatus |
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