JP2698224B2 - Thermal head - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、ファクシミリやプリ
ンタの記録部に使用するサーマルヘッドに関するもので
あるBACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thermal head used for a facsimile or a recording unit of a printer.

【０００２】[0002]

【従来の技術】図３は例えば特公昭６２−３４５５３号
公報に示された従来のサーマルヘッドを示す構成図であ
り、図において、１₁ 〜１_n は所定ビット数のシリアル
データが入力される入力端子、２₁ 〜２_n は上記所定ビ
ット数のシリアルデータが格納されるシフトレジスタ、
３はシフトレジスタ２₁ 〜２_n を駆動するクロックの入
力端子、４はシフトレジスタ２₁ 〜２_n の各ビットの出
力で駆動されるトランジスタ等の駆動素子、５は各駆動
素子４により電流が流される発熱抵抗体、６は発熱抵抗
体５に電流を供給する電源である。2. Description of the Related Art FIG. 3 is a block diagram showing a conventional thermal head disclosed in, for example, Japanese Patent Publication No. 62-34553. In the drawing, ₁₁ to 1 _n are used to input serial data of a predetermined number of bits. input terminal, 2 ₁ to 2 _n is a shift register serial data of the number of the predetermined bits are stored,
3 denotes an input terminal for the clock that drives the shift register 2 ₁ to 2 _n, 4 are driven element such as a transistor driven by the respective bits of the shift register 2 ₁ to 2 _n output, 5 a current by the driving element 4 The flowing heating resistor 6 is a power supply for supplying a current to the heating resistor 5.

【０００３】次に動作について説明する。予め所定ビッ
ト数づつ分割された１ライン分のシリアルデータが入力
端子１₁ 〜１_n から各シフトレジスタ２₁ 〜２_n に加え
られ、入力端子３にクロックが加えられるシフトレジス
タ２₁ 〜２_n はそれぞれデータを１ビットづつ順次シフ
トして、各シフトレジスタ２₁ 〜２_n にそれぞれ所定ビ
ット数のシリアルデータが格納される。次にシフトレジ
スタ２₁ 〜２_n の全データを同時に読み出すことによ
り、パラレルデータとして読み出され、その各ビットの
データが駆動素子４に加えられる。各駆動素子４は加え
られたデータの「１」又は「０」に応じてＯＮ又はＯＦ
Ｆとなる。ＯＮとなった駆動素子４に接続された発熱抵
抗体５に電流が流れ、この発熱抵抗体５が発熱すること
により、感熱紙（図示せず）に１ドットが印字される。Next, the operation will be described. Previously a predetermined number of bits at a time divided one line of serial data has been is applied from the input terminal 1 ₁ to 1 _n in each of the shift register 2 ₁ to 2 _n, the shift register 2 ₁ to 2 _n clock is applied to the input terminal 3 sequentially shifts one bit at each data, the serial data for each predetermined number of bits in each of the shift register 2 ₁ to 2 _n are stored. Then by reading all the data in the shift register 2 ₁ to 2 _n the same time, read as parallel data, data of the respective bits are applied to the drive element 4. Each drive element 4 is turned ON or OF according to the added data “1” or “0”.
It becomes F. An electric current flows through the heating resistor 5 connected to the drive element 4 that has been turned ON, and the heating resistor 5 generates heat, whereby one dot is printed on thermal paper (not shown).

【０００４】[0004]

【発明が解決しようとする課題】従来のサーマルヘッド
は、以上のように構成されているので、入力データがシ
リアルデータであるため、ＣＰＵ側でパラレルデータと
して作成されたデータを一旦シリアル変換し、そのシリ
アルデータを入力端子１₁ 〜１_n に入力する等の処理を
必要とする等の問題があった。Since the conventional thermal head is configured as described above, since the input data is serial data, the CPU first converts the data created as parallel data into serial data, that serial data has a problem such that requires processing, such as to the input terminal 1 ₁ to 1 _n a.

【０００５】この発明は上記のような課題を解消するた
めになされたもので、ＣＰＵ側で作成されたパラレルデ
ータを直接サーマルヘッドのデータ入力端子に取り込む
ことのできるサーマルヘッドを得ることを目的としてい
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and has as its object to obtain a thermal head capable of directly taking in parallel data generated by a CPU into a data input terminal of the thermal head. I have.

【０００６】[0006]

【課題を解決するための手段】請求項１の発明に係るサ
ーマルヘッドは、それぞれ所定ビット数のパラレルデー
タをラッチする複数のラッチ回路を直列に接続し、初段
のラッチ回路に所定ビット数づつパラレルデータを入力
し、このデータをラッチ信号毎に後段のラッチ回路に順
次転送し、全てのラッチ回路にデータをラッチした後、
全てのラッチ回路の全ビット出力を同時に発熱抵抗体に
加えるようにしたものである。According to a first aspect of the present invention, there is provided a thermal head in which a plurality of latch circuits for latching parallel data of a predetermined number of bits are connected in series.
Input parallel data to the latch circuit
This data is sequentially sent to the subsequent latch circuit for each latch signal.
After the next transfer and latching the data in all the latch circuits,
All bit outputs of all latch circuits are simultaneously used as heating resistors
It is intended to be added .

【０００７】[0007]

【作用】請求項１の発明におけるサーマルヘッドは、Ｃ
ＰＵ等で作成されたパラレルデータをサーマルヘッドの
入力データとして用いることが可能となる。According to the first aspect of the present invention, the thermal head is C
Parallel data created by a PU or the like can be used as input data for the thermal head.

【０００８】[0008]

【実施例】比較例１． 以下、この発明の一比較例を図について説明する。図１
において、７₁ ，７₂ ，７₃ ，７₄ （７₃ は図示省略）
はそれぞれ８ビットのパラレルデータをラッチするラッ
チ回路、８はラッチ回路７₁ 〜７₄ に８ビットのパラレ
ルデータを入力させる入力端子、９₁ 〜９₄ はラッチ回
路７₁ 〜７₄ のラッチ信号の入力端子、１０₁ ，１
０₂ ，１０₃ ……１０₃₂はラッチ回路７₁ 〜７₄ の各出
力Ｑ₁ 〜Ｑ₈ ，Ｑ₉ 〜Ｑ₁₆，Ｑ₁₇〜Ｑ₂₄、Ｑ₂₅〜Ｑ₃₂の
データが一方の入力端に加えられるアンドゲート、１１
はアンドゲート１０₁ ，１０₃₂の他方の入力端に記録開
始信号を加えるための入力端子、４₁ ，４₂ ，４₃ ，…
…４₃₂はアンドゲート１０₁ 〜１０₃₂の出力で駆動され
るトランジスタ等の駆動素子、５₁ ，５₂ ，５₃ ……５
₃₂は駆動素子４₁ 〜４₃₂のＯＮにより電流が流される発
熱抵抗体、６は発熱抵抗体５₁ 〜５₃₂に電流を供給する
電源である。なお、駆動素子４₁ 〜４₃₂、アンドゲート
１０₁ 〜１０₃₂により、駆動手段が構成される。EXAMPLES Comparative Example 1. Hereinafter, a comparative example of the present invention will be described with reference to the drawings. FIG.
In, 7 _1, 7 _2, 7 _3, 7 ₄ (7 ₃ not shown)
Latch circuit for latching the parallel data of 8 bits each, the input terminal 8 for inputting the 8-bit parallel data to the latch circuit 7 _{1-7 4,} 9 _to 93 ₄ latch circuits 7 ₁ to 7 ₄ latch signal Input terminals of 10 ₁ , 1
0 _2, 10 ₃ ...... 10 ₃₂ latch circuits 7 ₁ to 7 ₄ in the output _{Q 1 ~Q 8, Q 9 ~Q} 16, Q 17 ~Q 24, Q 25 ~Q 32 data one input terminal AND gate added to 11
Are input terminals for applying a recording start signal to the other input terminals of the AND gates 10 ₁ , 10 ₃₂ , 4 ₁ , 4 ₂ , 4 ₃ ,.
... 4 ₃₂ driving devices such as transistors which are driven by the output of the AND gate 10 ₁ to 10 _32, 5 _1, 5 _2, 5 ₃ ...... 5
₃₂ heating resistor current is applied by the ON driving element ₄₁ to _32, 6 is a power supply for supplying current to the heating resistor 5 ₁ to 5 _32. The driving elements are constituted by the driving elements 4 ₁ to 4 ₃₂ and the AND gates 10 ₁ to 10 ₃₂ .

【０００９】次に動作について説明する。ＣＰＵ（図示
せず）で作成された最初の８ビットのパラレルデータが
入力端子８に入力され、入力端子９₁ にラッチ信号が加
えられると、ラッチ回路７₁ にそのパラレルデータがラ
ッチされる。その出力Ｑ₁ 〜Ｑ₈ はアンドゲート１０₁
〜１０₈ に加えられる。次の８ビットのパラレルデータ
が入力端子８に入力され、入力端子９₂ にラッチ信号が
加えられると、ラッチ回路７₂ にそのパラレルデータが
ラッチされ、その出力Ｑ₉ 〜Ｑ₁₆がアンドゲート１０₉
〜１０₁₆に加えられる。同様にしてラッチ回路７₃ ，７
₄ に順次８ビットのパラレルデータをラッチさせ、各出
力Ｑ₁₇〜Ｑ₂₄，Ｑ₂₅ 〜Ｑ₃₂をアンドゲート１０₁₇〜１
０₂₄，１０₂₅〜１０₃₂に加える。Next, the operation will be described. CPU is input to the first 8-bit parallel data input terminal 8 created in (not shown), the latch signal is applied to the input terminal 9 _1, the parallel data is latched by the latch circuit 7 _1. The outputs Q _{1 to} Q ₈ are connected to the AND gate 10 ₁
It is added to 10 _8. The next 8-bit parallel data is input to the input terminal 8, the latch signal is applied to the input terminal 9 _2, the parallel data is latched in the latch circuit 7 _2, its output Q ₉ to Q ₁₆ is the AND gate 10 ₉
Added to 1610 ₁₆ . Similarly, latch circuits 7 ₃ and 7
₄ sequentially latches 8-bit parallel data, and outputs Q _{17 to} Q ₂₄ and Q _{25 to} Q ₃₂ to AND gates 10 ₁₇ to 1.
0 ₂₄ , 10 ₂₅ to 10 ₃₂ .

【００１０】次に入力端子１１に記録開始信号を所定時
間加えると、全てのアンドゲート１０₁ 〜１０₃₂がＯＮ
となって、全ての出力Ｑ₁ 〜Ｑ₃₂（３２ビットパラレル
データ）が駆動素子４に加えられる。そして「１」のデ
ータが加えられた駆動素子がＯＮとなって、対応する発
熱抵抗体に電流が流れることにより発熱が生じる。Next, when a recording start signal is applied to the input terminal 11 for a predetermined time, all the AND gates 10 ₁ to 10 ₃₂ are turned on.
As a result, all the outputs Q _{1 to} Q ₃₂ (32-bit parallel data) are applied to the driving element 4. Then, the drive element to which the data of “1” is added is turned on, and current flows through the corresponding heating resistor, thereby generating heat.

【００１１】実施例１． 図２はこの発明による一実施例を示し、図１と対応する
部分には同一符号を付して説明を省略する。図２におい
て、１２₁ ，１２₂ ，１２₃ ，１２₄ （１２₃ は図示省
略）はそれぞれ８ビットのパラレルデータをラッチする
（直列接続されたラッチ回路、１３は初段のラッチ回路
１２₁ に対して８ビットのパラレルデータを入力させる
入力端子、１４はラッチ回路１２₁ 〜１２₄ に対して共
通のラッチ信号を加える入力端子、１５はラッチ回路１
２₁ 〜１２₄ の出力データを格納するメモリ、１６はメ
モリ１５にデータの格納を指示するメモリ指示信号の入
力端子である。このメモリ１５から読み出された全ビッ
ト（３２ビット）のパラレルデータがアンドゲート１０
₁ 〜１０₃₂に加えられるように成されている。Embodiment 1 FIG. FIG. 2 shows an embodiment according to the present invention, in which parts corresponding to those in FIG. In FIG. 2, 12 ₁ , 12 ₂ , 12 ₃ , and 12 ₄ (12 ₃ is not shown) each latch 8-bit parallel data (a serially connected latch circuit, and 13 is a latch circuit for the first stage latch circuit 12 ₁ ). input terminal for inputting the 8-bit parallel data Te, the input terminal 14 to be added to common latch signal to the latch circuit 12 ₁ to 12 _4, 15 latch circuits 1
Memory for storing 2 _{1-12 4} output data, 16 denotes an input terminal of a memory instruction signal instructing to store the data in the memory 15. The parallel data of all bits (32 bits) read from the memory 15 is supplied to the AND gate 10.
It is made to be added to _{1-10 32.}

【００１２】次に動作について説明する。ＣＰＵ側で作
成された最初の８ビットのパラレルデータを入力端子１
３からラッチ回路１２₁ に加え、入力端子１４にラッチ
信号を加えると、そのパラレルデータがラッチ回路１２
₁にラッチされる。このパラレルデータは次段のラッチ
回路１２₂ の入力となる。次の８ビットのパラレルデー
タを加え、ラッチ信号を加えると、これがラッチ回路１
２₁ にラッチされると共に、上記最初のパラレルデータ
が次段のラッチ回路１２₂ に転送される。このようにし
て、８ビットパラレルデータを４回入力し、その間でラ
ッチ信号を４回加えることにより、最初のパラレルデー
タはラッチ回路１２₁ から順次転送されてラッチ回路１
２₄ にラッチされ、以下のラッチ回路１２₃ ，１２₂ ，
１２₁ にはそれぞれ８ビットのパラレルデータがラッチ
される。Next, the operation will be described. Input the first 8-bit parallel data created by the CPU
3 to the latch circuit 12 ₁ and a latch signal to the input terminal 14, the parallel data is transmitted to the latch circuit 12 1.
Latched to ₁ . This parallel data becomes the next stage of the input of the latch circuit 12 _2. When the next 8-bit parallel data is added and a latch signal is added, the latch circuit 1
2 while being latched to _1, the first parallel data is transferred next to the latch circuit 12 _2. In this way, 8-bit parallel data inputted four times, by adding 4 times the latch signal therebetween, the first parallel data latch circuits 1 are sequentially transferred from the latch circuit 12 ₁
2 ₄ to be latched, following the latch circuit 12 _3, 12 _2,
Each of 12 ₁ is latched with 8-bit parallel data.

【００１３】次に入力端子１６にメモリ指示信号を加え
ることにより、ラッチ回路１２₁ 〜１２₄ の全ビット
（３２ビット）のパラレルデータがメモリ１５に格納さ
れる。このメモリ１５の全ビット出力はそれぞれアンド
ゲート１０₁ 〜１０₃₂に加えられる。[0013] Then by adding memory indication signal to the input terminal 16, parallel data of all bits of the latch circuit 12 ₁ to 12 ₄ (32 bits) is stored in the memory 15. All bit outputs of the memory 15 are applied to AND gates 10 ₁ to 10 ₃₂ respectively.

【００１４】次に入力端子１１から記録開始信号を加え
るとアンドゲート１０₁ 〜１０₃₂がＯＮとなって、全ビ
ットパラレルデータが駆動素子４₁ 〜４₃₂に加えられ、
「１」のデータが加えられた駆動素子に接続された発熱
抵抗体が発熱する。この実施例２によれば、ラッチ回路
１２₁ 〜１２₄ でデータの転送を行いながら、記録を行
うことが可能である。また、最初に入力される８ビット
パラレルデータは発熱抵抗体５₂₅〜５₃₂に対してのデー
タとなり、さらに順次入力されるデータが発熱抵抗体５
₁₇〜５₂₄，５₉ 〜５₁₆，５₁ 〜５₈ に対してのデータと
なる。[0014] followed by addition of a recording start signal from the input terminal 11 when the AND gate 10 ₁ to 10 ₃₂ is turned ON, all the bit parallel data is applied to the driving element 41 _{to 32,}
The heating resistor connected to the driving element to which the data of “1” is added generates heat. According to the second embodiment, while the transfer of data in the latch circuit 12 ₁ to 12 _4, it is possible to perform recording. The 8-bit parallel data input first becomes data for the heating resistors 5 _{25 to} 5 ₃₂ .
₁₇ a 5 _24, 5 ₉ 5 _16, 5 data _per 5 _8.

【００１５】実施例２． 図２において、メモリ１５を除去して８ビットパラレル
データをラッチ回路１２₁ 〜１２₄ から直接アンドゲー
ト１０₁ 〜１０₃₂に各々入力しても良い。但し、その場
合はデータ転送中の記録は禁止される。Embodiment 2 FIG. 2, may be each an 8-bit parallel data by removing the memory 15 directly AND gate 10 ₁ to 10 ₃₂ from the latch circuit 12 ₁ to 12 _4. However, in that case, recording during data transfer is prohibited.

【００１６】比較例２． 図１において、図２のメモリ１５を付加しても良い。そ
の場合はデータ転送中の記録が可能となる。 Comparative Example 2 1, the memory 15 of FIG. 2 may be added. In that case, recording during data transfer becomes possible.

【００１７】[0017]

【発明の効果】以上のように、請求項１の発明は、それ
ぞれ所定ビット数のパラレルデータをラッチする複数の
ラッチ回路を直列に接続し、初段のラッチ回路に所定ビ
ット数づつパラレルデータを入力し、このデータをラッ
チ信号毎に後段のラッチ回路に順次転送し、全てのラッ
チ回路にデータをラッチした後、全てのラッチ回路の全
ビット出力を同時に発熱抵抗体に加えるように構成し
た。As described above, according to the first aspect of the present invention, a plurality of latch circuits each of which latches parallel data of a predetermined number of bits are connected in series, and a predetermined bit is connected to the first-stage latch circuit.
Input parallel data by the number of
For each latch signal, and sequentially transfers them to the latch circuit at the subsequent stage.
After latching the data in the latch circuit,
The bit output is simultaneously applied to the heating resistor .

【００１８】従って、請求項１の発明によれば、ＣＰＵ
等で作成されたパラレルデータを従来のようにシリアル
データに変換する必要がなく、パラレル・シリアル変換
回路を省略することができると共に、パラレルデータを
用いるのでデータの高速転送が可能となり、サーマルヘ
ッドの印字時間を短縮することができる等の効果が得ら
れる。Therefore, according to the first aspect of the present invention, the CPU
There is no need to convert the parallel data created by the above method into serial data as in the past, and the parallel-serial conversion circuit can be omitted, and since parallel data is used, high-speed data transfer is possible, and the thermal head Effects such as a reduction in printing time can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の一比較例によるサーマルヘッドの構
成図である。FIG. 1 is a configuration diagram of a thermal head according to a comparative example of the present invention .

【図２】この発明の一実施例によるサーマルヘッドの構
成図である。FIG. 2 is a configuration diagram of a thermal head according to an embodiment of the present invention .

【図３】従来のサーマルヘッドの構成図である。FIG. 3 is a configuration diagram of a conventional thermal head.

【符号の説明】[Explanation of symbols]

４₁ 〜４₃₂ 駆動素子 ５₁ 〜５₃₂ 発熱抵抗体 ７₁ 〜７₄ ラッチ回路 ８ パラレルデータの入力端子 ９₁ 〜９₄ ラッチ信号の入力端子 １０₁ 〜１０₃₂ アンドゲート １１ 記録開始信号の入力端子 １２₁ 〜１２₄ ラッチ回路 １３ パラレルデータの入力端子 １４ ラッチ信号の入力端子4 ₁ to 4 ₃₂ drive element 5 _{1 to} 5 ₃₂ heating resistor 7 _{1 to} 7 ₄ latch circuit 8 parallel data input terminal 9 _{1 to} 9 ₄ latch signal input terminal 10 ₁ to 10 ₃₂ AND gate 11 recording start signal Input terminal 12 _{1 to} 12 ₄ Latch circuit 13 Parallel data input terminal 14 Latch signal input terminal

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 それぞれ所定ビット数のパラレルデータ
を共通のラッチ信号に基いてラッチすると共に初段に所
定ビット数のパラレルデータを入力するように成されか
つ直列接続されたラッチ回路と、上記複数のラッチ回路
の全ビット出力データに応じて駆動される上記全ビット
数分設けられた発熱抵抗体と、上記複数のラッチ回路の
全ビット出力を同時に上記発熱抵抗体に与える駆動手段
とを備えたサーマルヘッド。 1. Parallel data of a predetermined number of bits.
Are latched based on the common latch signal and
Is it configured to input a fixed number of parallel data
And a plurality of latch circuits connected in series
All bits driven according to all bit output data
The heating resistor provided for several minutes and the plurality of latch circuits
Driving means for simultaneously outputting all bits to the heating resistor
Thermal head with