JPH056928B2 - - Google Patents
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- JPH056928B2 JPH056928B2 JP60241109A JP24110985A JPH056928B2 JP H056928 B2 JPH056928 B2 JP H056928B2 JP 60241109 A JP60241109 A JP 60241109A JP 24110985 A JP24110985 A JP 24110985A JP H056928 B2 JPH056928 B2 JP H056928B2
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- 239000003990 capacitor Substances 0.000 claims description 30
- 239000013256 coordination polymer Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 10
- 230000007257 malfunction Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はヒステルシス付電圧コンパレータ回
路、特に離散的なアナログ信号をデジタル信号に
変換することができ、かつCMOSの内部で使用
するのに適したヒステリシス付電圧コンパレータ
回路に関する。
路、特に離散的なアナログ信号をデジタル信号に
変換することができ、かつCMOSの内部で使用
するのに適したヒステリシス付電圧コンパレータ
回路に関する。
第２図に従来の一般的なヒステリシス付電圧コ
ンパレータ回路を回路図を示す。この回路は、演
算増幅器等から成る比較器CPと、抵抗Ｒ１，Ｒ
２とから構成され、入力したアナログ信号Eiに基
づいて、“０”または“１”のデジタル信号E0を
出力する。比較器CPの一方の入力端子には入力
信号Eiが与えられるが、他方の入力端子には、出
力信号E0が抵抗Ｒ１を介して正帰還される。こ
のため動作はヒステリシス特性をもつたものとな
る。例えば第３図に示すような入力信号Eiが与え
られた場合、入力信号EiがレベルL1を越えた時点
で出力信号E0が“０”から“１”に反転したと
すると、逆にE0が“１”から“０”に反転する
ためには、EiはレベルL1ではなくレベルL2以下に
低下しなければならない。E0の論理状態が正帰
還されるため、“０”→“１”への反転と“１”
→“０”への反転とのしきい値が異なるのであ
る。
ンパレータ回路を回路図を示す。この回路は、演
算増幅器等から成る比較器CPと、抵抗Ｒ１，Ｒ
２とから構成され、入力したアナログ信号Eiに基
づいて、“０”または“１”のデジタル信号E0を
出力する。比較器CPの一方の入力端子には入力
信号Eiが与えられるが、他方の入力端子には、出
力信号E0が抵抗Ｒ１を介して正帰還される。こ
のため動作はヒステリシス特性をもつたものとな
る。例えば第３図に示すような入力信号Eiが与え
られた場合、入力信号EiがレベルL1を越えた時点
で出力信号E0が“０”から“１”に反転したと
すると、逆にE0が“１”から“０”に反転する
ためには、EiはレベルL1ではなくレベルL2以下に
低下しなければならない。E0の論理状態が正帰
還されるため、“０”→“１”への反転と“１”
→“０”への反転とのしきい値が異なるのであ
る。
第２図の回路は、第３図に示すような連続的な
アナログ信号を入力信号とする場合は問題ない
が、スイツチトキヤパシタフイルタ（SCF）の出
力波形のような階段状の信号等の離散的なアナロ
グ信号を入力信号とする場合は安定な動作が保障
できなくなる。このような離散的なアナログ信号
では、しきい値レベルが非常に不安定なものとな
るからである。そこでこのような離散的な、時間
的に不連続な入力信号に対しても動作可能な回路
として、第４図および第５図に示すような回路が
従来から用いられている。第４図に示す回路は、
第２図に示す回路の出力段に、Ｄ型フリツプフロ
ツプFFを接続したものである。Ｄ型フリツプフ
ロツプFFは、クロツクCLKによつて動作し、こ
のクロツクCLKの一周期の期間だけ比較器CPの
出力信号をラツチする。従つて入力信号が離散的
なアナログ信号であつても、比較器CPの出力信
号は安定したものとなる。第５図に示す回路は、
出力段にＤ型フリツプフロツプFFを設ける点は
第４図に示す回路と同様であるが、比較器CPへ
の正帰還を直接行なわず、比較器CPへの定電圧
源１または２のどちらか一方の電圧を与えてい
る。定電圧源１は演算増幅器OP１と抵抗Ｒ１１，
Ｒ１２とから構成され、定電圧源２は演算増幅器
OP２と抵抗Ｒ２１，Ｒ２２とから構成される。
抵抗Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２の値を適当
に決めてやることにより、両定電圧源１，２の出
力電圧が異なつた値となるよう調整される。定電
圧源１の電圧はスイツチＳを介して比較器CPに
与えられ、定電圧源２の電圧はスイツチを介し
て比較器CPに与えらえる。スイツチＳはＤ型フ
リツプフロツプFFの出力論理状態によりON／
OFFして、スイツチはこの出力論理状態をイ
ンバータINVで反転した論理状態によりON／
OFFする。従つて比較器CPには、Ｄ型フリツプ
フロツプFFの出力論理状態に応じて、定電圧源
１または２のうちのどちらか一方の電圧が与えら
れることになる。前述のようにこれらの両電圧は
互いに異なるとため、ヒステリシス特性をもつた
動作が行なわれることになる。
アナログ信号を入力信号とする場合は問題ない
が、スイツチトキヤパシタフイルタ（SCF）の出
力波形のような階段状の信号等の離散的なアナロ
グ信号を入力信号とする場合は安定な動作が保障
できなくなる。このような離散的なアナログ信号
では、しきい値レベルが非常に不安定なものとな
るからである。そこでこのような離散的な、時間
的に不連続な入力信号に対しても動作可能な回路
として、第４図および第５図に示すような回路が
従来から用いられている。第４図に示す回路は、
第２図に示す回路の出力段に、Ｄ型フリツプフロ
ツプFFを接続したものである。Ｄ型フリツプフ
ロツプFFは、クロツクCLKによつて動作し、こ
のクロツクCLKの一周期の期間だけ比較器CPの
出力信号をラツチする。従つて入力信号が離散的
なアナログ信号であつても、比較器CPの出力信
号は安定したものとなる。第５図に示す回路は、
出力段にＤ型フリツプフロツプFFを設ける点は
第４図に示す回路と同様であるが、比較器CPへ
の正帰還を直接行なわず、比較器CPへの定電圧
源１または２のどちらか一方の電圧を与えてい
る。定電圧源１は演算増幅器OP１と抵抗Ｒ１１，
Ｒ１２とから構成され、定電圧源２は演算増幅器
OP２と抵抗Ｒ２１，Ｒ２２とから構成される。
抵抗Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２の値を適当
に決めてやることにより、両定電圧源１，２の出
力電圧が異なつた値となるよう調整される。定電
圧源１の電圧はスイツチＳを介して比較器CPに
与えられ、定電圧源２の電圧はスイツチを介し
て比較器CPに与えらえる。スイツチＳはＤ型フ
リツプフロツプFFの出力論理状態によりON／
OFFして、スイツチはこの出力論理状態をイ
ンバータINVで反転した論理状態によりON／
OFFする。従つて比較器CPには、Ｄ型フリツプ
フロツプFFの出力論理状態に応じて、定電圧源
１または２のうちのどちらか一方の電圧が与えら
れることになる。前述のようにこれらの両電圧は
互いに異なるとため、ヒステリシス特性をもつた
動作が行なわれることになる。
上述のヒステリシス付電圧コンパレータ回路に
は、それぞれ固有の問題点がある。まず第２図に
示す回路は、前述のように離散的なアナログ信号
を入力した場合に安定した動作を行なうことがで
きなくなる。第４図に示す回路は、一応この問題
に対する処置はなされているが、実際には離散的
なアナログ信号を入力した場合に、誤動作する可
能性がある。例えば第６図ａに示すような段階状
波形を入力した場合を考える。このような階段状
波形は、一般にレベルが変動する瞬間に、いわゆ
る“信号のひげ”と呼ばれるノイズ成分NSを有
する。このようなノイズ成分NSが存在すると、
例えば第６図ｂのように、本来しきい値レベルを
越えていないにもかかわらず、このノイズ成分
NSがしきい値を越えてしまい、その結果が正帰
還され誤検出が行なわれる可能性がある。
は、それぞれ固有の問題点がある。まず第２図に
示す回路は、前述のように離散的なアナログ信号
を入力した場合に安定した動作を行なうことがで
きなくなる。第４図に示す回路は、一応この問題
に対する処置はなされているが、実際には離散的
なアナログ信号を入力した場合に、誤動作する可
能性がある。例えば第６図ａに示すような段階状
波形を入力した場合を考える。このような階段状
波形は、一般にレベルが変動する瞬間に、いわゆ
る“信号のひげ”と呼ばれるノイズ成分NSを有
する。このようなノイズ成分NSが存在すると、
例えば第６図ｂのように、本来しきい値レベルを
越えていないにもかかわらず、このノイズ成分
NSがしきい値を越えてしまい、その結果が正帰
還され誤検出が行なわれる可能性がある。
これに対し、第５図に示す回路では、定電圧源
１か定電圧源２かの選択を、ラツチ後のＤ型フリ
ツプフロツプFFの出力論理状態に基づいて行な
うため、このような誤動作のおそれはない。しか
しながら定電圧源を構成するために種々の演算増
幅器、抵抗を用いるため消費電力が大きくなると
いう問題がある。更に演算増幅器は、温度によつ
て特性が異なるため、ヒステリシス幅が温度によ
つて変動を生じ、また、回路を集積化した場合、
分圧用の抵抗を高精度に形成するのが困難である
ため、高精度なヒステリシス特性を得ることがで
きないという問題も生じる。
１か定電圧源２かの選択を、ラツチ後のＤ型フリ
ツプフロツプFFの出力論理状態に基づいて行な
うため、このような誤動作のおそれはない。しか
しながら定電圧源を構成するために種々の演算増
幅器、抵抗を用いるため消費電力が大きくなると
いう問題がある。更に演算増幅器は、温度によつ
て特性が異なるため、ヒステリシス幅が温度によ
つて変動を生じ、また、回路を集積化した場合、
分圧用の抵抗を高精度に形成するのが困難である
ため、高精度なヒステリシス特性を得ることがで
きないという問題も生じる。
そこで本発明は、離散的なアナログ信号をデジ
タル信号に変換することができ、しかも低消費電
力で高精度なヒステリシス特性を有する動作が可
能なヒステリシス付電圧コンパレータ回路を提供
することを目的とする。
タル信号に変換することができ、しかも低消費電
力で高精度なヒステリシス特性を有する動作が可
能なヒステリシス付電圧コンパレータ回路を提供
することを目的とする。
本発明の特徴は、ヒステリシス付電圧コンパレ
ータ回路において、一方の入力端子に入力信号が
与えられる比較器と、この比較器の出力をラツチ
して一定期間保持するラツチ回路と、一方の電極
が接地された第１のキヤパシタと、この第１のキ
ヤパシタとは異なる容量を有し一方の電極が接地
された第２のキヤパシタと、ラツチ回路の出力と
第１のキヤパシタの他方の電極とを接続する第１
のスイツチ手段と、ラツチ回路の出力と第２のキ
ヤパシタの他方の電極とをインバータを介して接
続する第２のスイツチ手段と、第１のキヤパシタ
の他方の電極と比較器の他方の入力端子とを接続
する第３のスイツチ手段と、第２のキヤパシタの
他方の電極と比較器の他方の入力端子とを接続す
る第４のスイツチ手段と、を設け、第１および第
２スイツチが、ON／OFF2つの状態を指示する
第１のクロツクで動作し、第３および第４のスイ
ツチを、第１のクロツクと同周期で、かつON状
態指示が互いに重ならないような第２のクロツク
で動作させるようにし、離散的なアナログ信号を
デジタル信号に変換することがき、しかも低消費
電力で高精度なヒステリシス特性を有する動作が
可能になるようにした点にある。
ータ回路において、一方の入力端子に入力信号が
与えられる比較器と、この比較器の出力をラツチ
して一定期間保持するラツチ回路と、一方の電極
が接地された第１のキヤパシタと、この第１のキ
ヤパシタとは異なる容量を有し一方の電極が接地
された第２のキヤパシタと、ラツチ回路の出力と
第１のキヤパシタの他方の電極とを接続する第１
のスイツチ手段と、ラツチ回路の出力と第２のキ
ヤパシタの他方の電極とをインバータを介して接
続する第２のスイツチ手段と、第１のキヤパシタ
の他方の電極と比較器の他方の入力端子とを接続
する第３のスイツチ手段と、第２のキヤパシタの
他方の電極と比較器の他方の入力端子とを接続す
る第４のスイツチ手段と、を設け、第１および第
２スイツチが、ON／OFF2つの状態を指示する
第１のクロツクで動作し、第３および第４のスイ
ツチを、第１のクロツクと同周期で、かつON状
態指示が互いに重ならないような第２のクロツク
で動作させるようにし、離散的なアナログ信号を
デジタル信号に変換することがき、しかも低消費
電力で高精度なヒステリシス特性を有する動作が
可能になるようにした点にある。
以下本発明を図示する一実施例に基づいて説明
する。第１図ａはこの実施例の回路図、第１図ｂ
はこの回路に用いるクロツクの波形図である。こ
の回路は、一方の入力端子に入力信号Eiが与えら
れる比較器CPと、この比較器CPの出力をラツチ
して一定期間保持するＤ型フリツプフロツプFF
とを有し、Ｄ型フリツプフロツプFFの出力論理
状態は、間接的に比較器CPの他方の入力端子に
正帰還される。この間接的正帰還を行なう回路
は、２つのキヤパシタC1，C2、４つのスイツチ
手段Ｓ１〜Ｓ４、およびインバータINVから構
成され、これらの各構成要素は第１図ａに示す回
路図のように接続される。各スイツチ手段には例
えばMOSトランジスタを用いればよく、比較器
CPには演算増幅器を用いればよい。スイツチ手
段Ｓ１，Ｓ２はクロツク1によつて駆動し、ス
イツチ手段Ｓ３，Ｓ４はクロツクφ1によつて駆
動する。また、Ｄ型フリツプフロツプFFにはク
ロツクφ2が与えられる。なお２つのキヤパシタ
C1，C2には互いに容量が異なるものを用いるよ
うにする。
する。第１図ａはこの実施例の回路図、第１図ｂ
はこの回路に用いるクロツクの波形図である。こ
の回路は、一方の入力端子に入力信号Eiが与えら
れる比較器CPと、この比較器CPの出力をラツチ
して一定期間保持するＤ型フリツプフロツプFF
とを有し、Ｄ型フリツプフロツプFFの出力論理
状態は、間接的に比較器CPの他方の入力端子に
正帰還される。この間接的正帰還を行なう回路
は、２つのキヤパシタC1，C2、４つのスイツチ
手段Ｓ１〜Ｓ４、およびインバータINVから構
成され、これらの各構成要素は第１図ａに示す回
路図のように接続される。各スイツチ手段には例
えばMOSトランジスタを用いればよく、比較器
CPには演算増幅器を用いればよい。スイツチ手
段Ｓ１，Ｓ２はクロツク1によつて駆動し、ス
イツチ手段Ｓ３，Ｓ４はクロツクφ1によつて駆
動する。また、Ｄ型フリツプフロツプFFにはク
ロツクφ2が与えられる。なお２つのキヤパシタ
C1，C2には互いに容量が異なるものを用いるよ
うにする。
さて、次にこの回路の動作を説明する。いま、
Ｄ型フリツプフロツプFFの出力論理状態が“０”
の場合を考える。この場合、クロツク1がON
のときは、クロツクφ1がOFFであるから、キヤ
パシタC1，C2はＤ型フリツプフロツプFFの出力
にのみ接続される。但し、キヤパシタC2はイン
バータINVを介しての接続となる。従つてＤ型
フリツプフロツプFFの出力は“０”であるから、
キヤパシタC1には論理“０”が、キヤパシタC2
は論理“１”が与えられることになる。これはキ
ヤパシタC2のみが充電されることを意味する。
即ち、論理“１”の電位をESとすれば、両キヤパ
シタに蓄積される電荷はC2ESである。次にクロ
ツク1がOFF、クロツクφ1がONになると、キ
ヤパシタC1，C2は比較器CPの＋入力端子にのみ
接続される。このとき＋入力端子に与えらる電位
V0は、 V0＝C2ES／C1＋C2 となる。続いて、Ｄ型フリツプフロツプFFの出
力論理状態が“１”の場合を考える。この場合、
クロツク1がON、クロツクφ1がOFFのときは、
キヤパシタC1のみが充電され、両キヤパシタに
蓄積される電荷はC1ESである。次にクロツク1
がOFF、クロツクφ1がONになると、比較器CP
の＋入力端子に与えられる電位V1は、 V1＝C1ES／C1＋C2 となる。このように、比較器CPの＋入力端子に
与えられる電圧が、Ｄ型フリツプフロツプFFの
出力論理状態に基づいてV0またはV1に切換わり、
ヒステリシスをもつた動作が行なわれることにな
る。しかもＤ型フリツプフロツプFFの出力はラ
ツチ後のものであるため、ノイズ成分によつて不
安定になることもない。
Ｄ型フリツプフロツプFFの出力論理状態が“０”
の場合を考える。この場合、クロツク1がON
のときは、クロツクφ1がOFFであるから、キヤ
パシタC1，C2はＤ型フリツプフロツプFFの出力
にのみ接続される。但し、キヤパシタC2はイン
バータINVを介しての接続となる。従つてＤ型
フリツプフロツプFFの出力は“０”であるから、
キヤパシタC1には論理“０”が、キヤパシタC2
は論理“１”が与えられることになる。これはキ
ヤパシタC2のみが充電されることを意味する。
即ち、論理“１”の電位をESとすれば、両キヤパ
シタに蓄積される電荷はC2ESである。次にクロ
ツク1がOFF、クロツクφ1がONになると、キ
ヤパシタC1，C2は比較器CPの＋入力端子にのみ
接続される。このとき＋入力端子に与えらる電位
V0は、 V0＝C2ES／C1＋C2 となる。続いて、Ｄ型フリツプフロツプFFの出
力論理状態が“１”の場合を考える。この場合、
クロツク1がON、クロツクφ1がOFFのときは、
キヤパシタC1のみが充電され、両キヤパシタに
蓄積される電荷はC1ESである。次にクロツク1
がOFF、クロツクφ1がONになると、比較器CP
の＋入力端子に与えられる電位V1は、 V1＝C1ES／C1＋C2 となる。このように、比較器CPの＋入力端子に
与えられる電圧が、Ｄ型フリツプフロツプFFの
出力論理状態に基づいてV0またはV1に切換わり、
ヒステリシスをもつた動作が行なわれることにな
る。しかもＤ型フリツプフロツプFFの出力はラ
ツチ後のものであるため、ノイズ成分によつて不
安定になることもない。
ここでヒステリシス幅をEhとすると、
Eh＝V0−V1＝（C2−C1）／（C1＋C2）ES
となる。ESは電源電圧として一定であるため、ヒ
ステリシス幅はキヤパシタC1，C2の容量に基づ
いて決定できる。一般に集積回路においては、キ
ヤパシタの容量は、抵抗素子の抵抗値に比べて高
精度で制御することができるため、ヒステリシス
幅もかなり高精度で設計することができる。しか
も第５図に示す回路に比べ、演算増幅器OP１，
OP２を必要としないため、熱による特性変動の
影響を受けることもなく、消費電力も低減する。
ステリシス幅はキヤパシタC1，C2の容量に基づ
いて決定できる。一般に集積回路においては、キ
ヤパシタの容量は、抵抗素子の抵抗値に比べて高
精度で制御することができるため、ヒステリシス
幅もかなり高精度で設計することができる。しか
も第５図に示す回路に比べ、演算増幅器OP１，
OP２を必要としないため、熱による特性変動の
影響を受けることもなく、消費電力も低減する。
なお、クロツクφ1と1とは、同周期で動作し、
かつ、両方同時にはONにならないものを用いる
必要があり、クロツクφ2もこれに同期したもの
を用いる必要があるが、一般にSCF等では、この
ようなクロツクを数多く用いているため、SCF等
の出力信号を処理するヒステリシス付電圧コンパ
レータ回路として利用する場合には、SCF等で用
いている各クロツクをそのままクロツクφ1，1，
φ2として利用することができる。
かつ、両方同時にはONにならないものを用いる
必要があり、クロツクφ2もこれに同期したもの
を用いる必要があるが、一般にSCF等では、この
ようなクロツクを数多く用いているため、SCF等
の出力信号を処理するヒステリシス付電圧コンパ
レータ回路として利用する場合には、SCF等で用
いている各クロツクをそのままクロツクφ1，1，
φ2として利用することができる。
また、キヤパシタをｎ個並列に設け、比較器
CPの＋入力端子にｎ段階の電圧を与えることが
できるような構成をとれば、高精度のＡ／Ｄコン
バータへ応用することもできる。
CPの＋入力端子にｎ段階の電圧を与えることが
できるような構成をとれば、高精度のＡ／Ｄコン
バータへ応用することもできる。
以上のとおり本発明によれば、ヒステリシス付
電圧コンパレータ回路において、比較器の一方の
入力端子に与える２とおりの基準電圧を、容量の
異なる２つキヤパシタによつて発生するようにし
たため、離散的なアナログ信号をデジタル信号に
変換することができ、しかも低消費電力で高精度
のヒステリシス特性を有する動作を行なわせるこ
とができる。
電圧コンパレータ回路において、比較器の一方の
入力端子に与える２とおりの基準電圧を、容量の
異なる２つキヤパシタによつて発生するようにし
たため、離散的なアナログ信号をデジタル信号に
変換することができ、しかも低消費電力で高精度
のヒステリシス特性を有する動作を行なわせるこ
とができる。
第１図ａは本発明に係るヒステリシス付電圧コ
ンパレータ回路の一実施例の回路図、第１図ｂは
第１図ａに示す回路に用いるクロツクの波形図、
第２図は従来の一例の回路図、第３図は第２図に
示す回路の動作説明図、第４図および第５図は従
来の別な例を示す回路図、第６図ａ，ｂは第４図
に示す回路における誤動作の説明図である。 CP……比較器、FF……Ｄ型フリツプフロツ
プ、C1，C2……キヤパシタ、Ｓ，，Ｓ１〜Ｓ
４……スイツチ手段、φ1，1，φ2，CLK……ク
ロツク、Ｒ１，Ｒ２，Ｒ１１，Ｒ１２，Ｒ２１，
Ｒ２２……抵抗、INV……インバータ、OP１，
OP２……演算増幅器、NS……ノイズ成分。
ンパレータ回路の一実施例の回路図、第１図ｂは
第１図ａに示す回路に用いるクロツクの波形図、
第２図は従来の一例の回路図、第３図は第２図に
示す回路の動作説明図、第４図および第５図は従
来の別な例を示す回路図、第６図ａ，ｂは第４図
に示す回路における誤動作の説明図である。 CP……比較器、FF……Ｄ型フリツプフロツ
プ、C1，C2……キヤパシタ、Ｓ，，Ｓ１〜Ｓ
４……スイツチ手段、φ1，1，φ2，CLK……ク
ロツク、Ｒ１，Ｒ２，Ｒ１１，Ｒ１２，Ｒ２１，
Ｒ２２……抵抗、INV……インバータ、OP１，
OP２……演算増幅器、NS……ノイズ成分。
Claims (1)
- 【特許請求の範囲】 １ 一方の入力端子に入力信号が与えられる比較
器と、この比較器の出力をラツチして一定期間保
持するラツチ回路と、一方の電極が接地された第
１のキヤパシタと、この第１のキヤパシタとは異
なる容量を有し一方の電極が接地された第２のキ
ヤパシタと、前記ラツチ回路の出力と前記第１の
キヤパシタの他方の電極とを接続する第１のスイ
ツチ手段と、前記ラツチ回路の出力と前記第２の
キヤパシタの他方の電極とをインバータを介して
接続する第２のスイツチ手段と、前記第１のキヤ
パシタの前記他方の電極と前記比較器の他方の入
力端子とを接続する第３のスイツチ手段と、前記
第２のキヤパシタの前記他方の電極と前記比較器
の前記他方の入力端子とを接続する第４のスイツ
チ手段と、を備え、前記第１および第２スイツチ
が、ON／OFF2つの状態を指示する第１のクロ
ツクで動作し、前記第３および第４のスイツチ
が、前記第１のクロツクと同周期で、かつ、ON
状態指示が互いに重ならないような第２のクロツ
クで動作することを特徴とするヒステリシス付電
圧コンパレータ回路。 ２ ラツチ回路がＤ型フリツプフロツプ回路であ
ることを特徴とする特許請求の範囲第１項記載の
ヒステリシス付電圧コンパレータ回路。 ３ 各スイツチ手段がMOSトランジスタである
ことを特徴とする特許請求の範囲第１項または第
２項記載のヒステリシス付電圧コンパレータ回
路。 ４ 比較器が演算増幅器であることを特徴とする
特許請求の範囲第１項乃至第３項のいずれかに記
載のヒステリシス付電圧コンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241109A JPS62101113A (ja) | 1985-10-28 | 1985-10-28 | ヒステリシス付電圧コンパレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241109A JPS62101113A (ja) | 1985-10-28 | 1985-10-28 | ヒステリシス付電圧コンパレ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62101113A JPS62101113A (ja) | 1987-05-11 |
| JPH056928B2 true JPH056928B2 (ja) | 1993-01-27 |
Family
ID=17069415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60241109A Granted JPS62101113A (ja) | 1985-10-28 | 1985-10-28 | ヒステリシス付電圧コンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62101113A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04281618A (ja) * | 1991-03-10 | 1992-10-07 | Fujitsu Ltd | アナログ−ディジタル混在シミュレータ |
-
1985
- 1985-10-28 JP JP60241109A patent/JPS62101113A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62101113A (ja) | 1987-05-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |