JP2001326562A - 可変遅延回路 - Google Patents

可変遅延回路

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JP2001326562A
JP2001326562A JP2000141265A JP2000141265A JP2001326562A JP 2001326562 A JP2001326562 A JP 2001326562A JP 2000141265 A JP2000141265 A JP 2000141265A JP 2000141265 A JP2000141265 A JP 2000141265A JP 2001326562 A JP2001326562 A JP 2001326562A
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node
variable delay
ramp waveform
delay circuit
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Seiji Yoshikawa
清至 吉川
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NEC Corp
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    • H03K2005/00019—Variable delay
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Abstract

(57)【要約】 （修正有） 【課題】 高い精度で遅延時間を設定することができる
可変遅延回路を提供する。 【解決手段】 ノードＮ１１への入力信号がＨからＬへ
切り替わり、Ｎ１３の電位がＨからＬへ遷移し、トラン
ジスタＱ１３がＯＦＦすると、容量素子Ｃ１１に充電さ
れた電荷は定電流源５で放電される。トランジスタＱ１
３のベース−エミッタ間にかかる電圧の変動により該寄
生容量Ｃｊｅ１１に蓄えられる電荷が変動する。このと
き、振幅拡大バッファの出力の反転論理の信号を出力す
る端子Ｎ１４とランプ波形発生ノードの間にｐ−ｎ接合
が逆バイアス接続されたＮＰＮトランジスタに存在する
寄生容量Ｃｊｅ１２に蓄えられる電荷はトランジスタＱ
１３の寄生容量Ｃｊｅ１１に蓄えられる電荷の変動と逆
位相で変動する。寄生容量Ｃｊｅ１１とＣｊｅ１２に蓄
えられる電荷の変動が相殺し、ランプ波形に影響を与え
なくなることでランプ波形の直線性が保たれる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、可変遅延回路に関
し、より詳細には、設定に対する遅延時間のリニアリテ
ィーの高い、高精度の可変遅延回路に関するものであ
る。
【０００２】
【従来の技術】近年、ＬＳＩテスタは、測定対象のＬＳ
Ｉの高速化に伴い、時間に対し高い分解能での測定が可
能であることが要求されている。その大きさは最小分解
能(１ＬＳＢ)が１０ｐｓ以下になりつつある。また、Ｌ
ＳＩの絶対性能を測定するＬＳＩテスタにおいては、そ
の精度が十分に高いことが保障されていなければならな
い。通常その要求精度は１ＬＳＢ以下である。この可変
な遅延時間を発生させるのが可変遅延回路であるが、十
分高い精度を確保するためには、設定に対する遅延時間
の直線性が重要である。遅延時間の直線性はランプ波形
の直線性によって決まるが、良好な直線性を持ったラン
プ波形を発生させることが重要になる。ここで、ランプ
波形とは、電位が時間に比例して直線的に変化する信号
である。
【０００３】図１２は、特開平８−１８１５８４号公報
に記載の可変遅延回路の回路図である。ノードＮ１１、
ノードＮ１２には互いに相補の関係にある差動の信号を
入力する。論理はノードＮ１１を正論理とする。Ｎ１９
にはランプ波形発生ノードの振幅範囲内のいずれかの電
位にある、任意に設定できる電圧を入力する。ノードＮ
１１にＨ、ノードＮ１２にＬの信号が入力されるとＮＰ
ＮトランジスタＱ１１がＯＮ、ＮＰＮトランジスタＱ１
２がＯＦＦするのでノードＮ１３がＨレベルとなる。こ
のときＮＰＮトランジスタＱ１３はＯＮするので容量素
子Ｃ１１を充電し、ノードＮ１６の電位をＨレベルにさ
せる。容量素子Ｃ１１の充電はノードＮ１３の電位変化
とほぼ同時に急峻に行われる。
【０００４】ノードＮ１１にＬレベル、ノードＮ１２に
Ｈレベルが入力されるとＮＰＮトランジスタＱ１１がＯ
ＦＦ、ＮＰＮトランジスタＱ１２がＯＮするのでノード
Ｎ１３がＬレベルとなる。このとき、ノードＮ１６の電
位は容量素子に蓄えられた電荷によりＨの状態で保持さ
れているのでＮＰＮトランジスタＱ１３はＯＦＦする。
容量素子に蓄えられた電荷は定電流源５によって一定の
速度でゆっくり放電される。放電は一定の速度で行われ
るため、ノードＮ１６の電位は時間に比例して直線的に
下降するランプ波形となる。このランプ波形がノードＮ
１９に入力された電位より低くなるとコンパレータ６の
出力電位はHからＬへと変化する。ノードＮ１９に入力
する設定電位を変えることにより、ランプ波形の電位が
ノードＮ１９に入力された電位に到達する時間を変える
ことが出来る。これにより遅延時間の可変を行ってい
る。
【０００５】図１３は、従来の可変遅延回路を示す図１
２の回路図中の各ノードにおける電位変化を示す図であ
る。説明のため遅延の可変段数が７段階として示してい
るが通常本発明に示す高精度の可変遅延回路において可
変段数はそれ以上多い。
【０００６】ノードＮ１９には、任意の設定電位Ｖ１〜
Ｖ７のいずれかの電位が入力される。ノードＮ１７の電
位は、ノードＮ１６の電位がノードＮ１９の電位に到達
する時刻ｔ１〜ｔ７のいずれかの時刻にＨレベルからＬ
レベルに立下がる。ノードＮ１１の立ち下り時刻ｔ０か
ら、設定電圧Ｖ１〜Ｖ７によってノードＮ１７が立ち上
がる時刻ｔ１〜ｔ７の何れかまでが、可変遅延回路の発
生する全遅延時間で、時刻ｔ１と時刻ｔ７の差の時間が
可変遅延時間である。
【０００７】
【発明が解決しようとする課題】上記公報に記載の可変
遅延回路において、容量素子Ｃ１１に蓄えられた電荷は
定電流源５によって放電されるが、このとき、ノードＮ
１３の波形は理想的に矩形波にならず波形鈍りをもって
ＨからＬへと変化するため、容量素子充電用トランジス
タＱ１３のベース−エミッタ間にはその間、時間的に変
化する電圧が印加される。容量素子充電用トランジスタ
Ｑ１３のベース−エミッタ間には寄生容量Ｃｊｅ１１が
存在し、この寄生容量の両端にかかる電圧が変動するこ
とにもなる。この寄生容量の両端にかかる電圧の変動に
よりこの寄生容量への電荷の流出が生じ、容量素子Ｃ１
１の電荷の減少が一定の速度でなくなり、ランプ波形の
直線性を損なわせる。直線性が損なわれた波形は図１３
中に示すような波形となる。なお、図１０の破線で示す
直線は上記容量素子充電用トランジスタＱ１３の寄生容
量Ｃｊｅ１１への電荷の流出によるランプ波形の直線性
劣化が生じていない状態を示す。
【０００８】図１４（ａ）及び（ｂ）に上述した図１２
の可変遅延回路が発生する遅延時間の特性を示すグラ
フ、及び遅延時間の直線からの劣化量を示すグラフを示
す。遅延時間の直線性が失われる範囲は図１２における
ノードＮ１３の電位がＨレベルからＬレベルへ遷移する
時間である。
【０００９】図４は、図１２に示す回路において、寄生
容量によるランプ波形の直線性劣化の様子を示す。ノー
ドＮ１３の波形がＨレベルからＬレベルに遷移し始める
時刻ｔ０からノードＮ１３の波形がＬレベルに遷移し終
わる時刻までが容量素子充電用トランジスタＱ１３の寄
生容量Ｃｊｅ１１に電荷が流出し、ランプ波形の直線性
が劣化する様子を示している。それ以降ランプ波形がＬ
レベルに到達する期間も寄生容量Ｃｊｅ１１にかかる電
圧は変動するが、その変化が直線的であるため電荷の放
電も直線的であり、ランプ波形の直線性劣化の原因には
ならない。
【００１０】この直線性劣化の防止策として、容量素子
Ｃ１１を大きくし、定電流源５に流れる電流を多くする
ことで、容量素子充電用トランジスタＱ１３の寄生容量
への電荷の流出の影響の全体に占める割合を少なくする
方法が考えられる。ただしこの方法による防止策をとっ
た場合、容量素子の大型化は回路規模の増大を招き、ま
た、電流の増加は消費電力の増加を招く。近年のＬＳＩ
の高集積化、多機能化により測定対象のＬＳＩの多ピン
化、測定内容の高度化が進み、テスタ用ＬＳＩにも高集
積化、低消費電力化が求められている。回路規模、消費
電力増加はこれらの要求に照らし容認し難いものであ
る。また、本回避策の場合、劣化量の全体に占める割合
を小さくしたにすぎず、直線性劣化は生じており、根本
的には解決していない。
【００１１】本発明は、上に示す従来の技術が有する問
題点の根本的解決のためになされたものであり、直線性
の高い、高精度の可変遅延回路を提供することを目的と
する。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の可変遅延回路は、ランプ波形発生ノードか
ら容量素子充電用トランジスタの寄生容量へ流出する電
荷を補償するための補償回路を備えたことを特徴とす
る。
【００１３】本発明の可変遅延回路は、容量素子の電荷
を定電流源により一定の速度で放電することによりラン
プ波形を発生させるランプ波形発生回路の出力に対し
て、容量素子充電用トランジスタの寄生容量に流出する
電荷と同等の電荷を補償回路により供給することで前記
ランプ波形の高い直線性を維持する。
【００１４】補償回路は、容量素子充電用トランジスタ
のベース端子への入力信号と論理的に逆極性で時間的に
一致した信号を発生する補償信号出力端子と、該補償信
号出力端子と前記ランプ波形発生回路の出力との間に接
続された補償用容量素子とで構成される。
【００１５】前記補償回路において、前記補償信号出力
端子の振幅が容量素子充電用トランジスタのベース端子
への入力信号の振幅と等しく、前記補償用容量素子が前
記容量素子充電用トランジスタの寄生容量と等しいの容
量を持つ容量素子で構成されることも本発明の好ましい
態様の１つである。前記容量素子充電用トランジスタの
寄生容量と同等の容量を得る方法として、前記容量素子
充電用トランジスタと同じトランジスタの逆バイアスさ
れたエミッタ−ベース間ｐ−ｎ接合容量によって構成さ
れてもよい。本構成をとることによってトランジスタの
製造ばらつきによる寄生容量の変動によらず常に同じ効
果が得られ、より正確な補償効果が得られる。なお、ト
ランジスタのＬＳＩ内の相対ばらつきはほとんどない。
【００１６】前記補償信号は、前記容量素子充電用トラ
ンジスタのベース端子への入力信号を発生する回路の負
論理側を使用すると論理的に逆極性で時間的に一致した
信号を容易に得られる。
【００１７】本可変遅延回路はＭＯＳトランジスタを使
用して構成されても良く、この場合、前記補償用容量素
子として容量素子充電用トランジスタと同じトランジス
タを使用する場合にはＭＯＳトランジスタを使用しても
良い。
【００１８】前記補償信号の振幅、及び前記補償用容量
素子の容量値はそれぞれ容量素子充電用トランジスタの
ベース端子への入力信号の振幅、及び容量素子充電用ト
ランジスタと必ずしも一致している必要はなく、容量素
子充電用トランジスタの寄生容量によってランプ波形発
生部より流出する電荷量と同等の電荷をランプ波形発生
部に供給できればよい。すなわち、前記補償信号の振幅
が小さい場合は前記補償用容量素子の容量値を大きく
し、前記補償信号の振幅が大きい場合は前記補償用容量
素子の容量値を小さくする。
【００１９】
【発明の実施の形態】以下、本発明の実施形態例に基づ
いて、本発明の可変遅延回路について図面を参照して説
明する。図１は、本発明の第１実施形態例の可変遅延回
路の回路図である。本実施形態例の可変遅延回路は、Ｎ
ＰＮトランジスタＱ１１、Ｑ１２、定電流源４、抵抗Ｒ
１１、及び、Ｒ１２から成るエミッタカップルドロジッ
ク回路で構成された差動回路で、入力バッファを兼ねた
振幅拡大バッファ部１と、容量素子充電用ＮＰＮトラン
ジスタＱ１３、定電流源５、及び、容量素子Ｃ１１から
成るランプ波形発生部２と、コンパレータ６、設定電位
入力ノードＮ１９から成る比較部３、及び補償素子とし
て用いられるＮＰＮトランジスタＱ１４から成る補償部
７とを備える。
【００２０】ＮＰＮトランジスタＱ１１のベースはノー
ドＮ１１に、コレクタはノードＮ１４にそれぞれ接続さ
れ、ＮＰＮトランジスタＱ１２のベースはノードＮ１２
に接続され、コレクタはノードＮ１３にそれぞれ接続さ
れる。前記ＮＰＮトランジスタＱ１１，Ｑ１２のそれぞ
れのエミッタは共にノードＮ１５に接続され、前記ノー
ドＮ１５はその流出側の端子をグランドに接続された定
電流源４に接続される。前記ノードＮ１４には片方の端
子を電源ＶＣＣに接続された抵抗素子Ｒ１２のもう片方
の端子が接続され、前記ノードＮ１３には片方の端子を
電源ＶＣＣに接続された抵抗素子Ｒ１１のもう片方の端
子が接続される。
【００２１】前記ノードＮ１３には容量素子充電用とし
て働くＮＰＮトランジスタＱ１３のベースが接続され
る。該ＮＰＮトランジスタＱ１３のコレクタは電源ＶＣ
Ｃに接続され、エミッタはランプ波形発生部であるノー
ドＮ１６に接続される。該ノードＮ１６には容量素子放
電用定電流源５の流入側端子と容量素子Ｃ１１の片方の
端子が接続される。前記定電流源５の流出側端子、及び
容量素子Ｃ１１のもう片方の端子はグランドに接続され
る。
【００２２】ランプ波形発生部である前記ノードＮ１６
はコンパレータ６の正極側に接続され、該コンパレータ
６の負極側は任意に設定できる電位が入力される。ラン
プ波形発生部である前記ノードＮ１６には補償用素子と
して用いられるＮＰＮトランジスタＱ１４のベースが接
続され、該ＮＰＮトランジスタＱ１４のエミッタは前記
ノードＮ１３の反転論理を得る前記ノードＮ１４の端子
に接続され、コレクタは電源ＶＣＣに接続される。
【００２３】前記ＮＰＮトランジスタＱ１３及びＱ１４
は、同一構造かつ同一サイズのトランジスタが採用さ
れ、ベース−エミッタ間にはそれぞれ寄生容量Ｃｊｅ１
１及びＣｊｅ１２を有する。一般に、寄生容量は製造プ
ロセスの影響により、設計値に対して絶対的にはばらつ
くが、同一ＬＳＩ内において相対的には殆どばらつかな
い。
【００２４】前記抵抗素子Ｒ１２、及びＲ１１は共に同
一構造で同一サイズの抵抗素子が用いられる。前記コン
パレータ６の負極側であるノードＮ１９へは任意の設定
量に基づいた設定電圧を与える。例えば図示されないデ
ィジタル−アナログコンバータ（ＤＡＣ）の出力に接続
され、ＤＡＣの入力として数値化された任意の設定量を
入力し、その設定値に基づいてＤＡＣより出力された電
圧が入力される。なお、前記ＤＡＣの出力電位はＤＡＣ
への数値化された入力信号に対し十分精度よく直線的に
変化するものとする。
【００２５】ノードＮ１７又はＮ１８は、外部回路に接
続される。ノードＮ１１、ノードＮ１２には互いに相補
の関係にある差動の信号を入力する。論理はノードＮ１
１が正論理とする。Ｎ１９にはランプ波形発生ノードの
振幅範囲内のいずれかの電位にある任意に設定できる電
圧を入力する。ノードＮ１１にＨレベル、ノードＮ１２
にＬレベルが入力されるとＮＰＮトランジスタＱ１１が
ＯＮ、ＮＰＮトランジスタＱ１２がＯＦＦするのでノー
ドＮ１３がＨレベルとなる。このときＮＰＮトランジス
タＱ１３はＯＮするので容量素子Ｃ１１を充電し、ノー
ドＮ１６の電位をＨレベルにさせる。容量素子Ｃ１１の
充電はノードＮ１３の電位変化とほぼ同時に急峻に行わ
れる。
【００２６】ノードＮ１１にＬレベル、ノードＮ１２に
Ｈレベルが入力されると、ＮＰＮトランジスタＱ１１が
ＯＦＦ、ＮＰＮトランジスタＱ１２がＯＮするのでノー
ドＮ１３がＬレベルとなる。このとき、ノードＮ１６の
電位は容量素子に蓄えられた電荷によりＨの状態で保持
されているのでＮＰＮトランジスタＱ１３はＯＦＦす
る。容量素子Ｃ１１に蓄えられた電荷は定電流源５によ
って一定の速度でゆっくり放電される。放電は一定の速
度で行われるため、ノードＮ１６の電位は時間に比例し
て直線的に下降するランプ波形となる。このランプ波形
がノードＮ１９に入力された電位より低くなるとコンパ
レータ６の出力電位はHからＬへと変化する。ノードＮ
１９に入力する設定電位を変えることにより、ランプ波
形の電位がノードＮ１９に入力された電位に到達する時
間を変えることが出来る。これにより遅延時間の可変を
行っている。
【００２７】ノードＮ１１にＬレベル、ノードＮ１２に
Ｈレベルが入力されることによりＮＰＮトランジスタＱ
１３がＯＦＦし、ノードＮ１６の電位がランプ波形を示
すとき、ノードＮ１３は振幅拡大部１の回路の性能によ
り決まる動作速度でＨレベルからＬレベルに遷移する。
ノードＮ１６のランプ波形発生開始時刻とノードＮ１３
の遷移開始時刻は同じであるが、ノードＮ１３の遷移終
了時刻はランプ波形の終了時刻より早い。このため容量
素子充電用トランジスタＱ１３のベース−エミッタ間に
かかる電圧が変化し、両端子間に存在する寄生容量Ｃｊ
ｅ１１に蓄えられる電荷が変化する。これはランプ波形
発生ノードＮ１６からは電荷が流出することを意味す
る。
【００２８】一方、入力信号が上記状態の場合、ノード
Ｎ１４の電位は、ＬレベルからＨレベルへ遷移する。ノ
ードＮ１４の信号はノードＮ１３の信号と論理的に逆極
性で、時間的に一致している信号であるため、ノードＮ
１３の場合と同様、ノードＮ１６のランプ開始時刻とノ
ードＮ１４の遷移開始時刻は同じであるが、終了時刻が
異なるため補償素子として両端子間に接続されたトラン
ジスタＱ１４のエミッタ−ベース間にかかる電圧が時間
的に変化する。トランジスタＱ１４のエミッタ−ベース
間にもトランジスタＱ１３同様に存在する寄生容量Ｃｊ
ｅ１２に蓄えられる電荷が変化する。これはランプ波形
発生ノードＮ１６には電荷が流入することを意味する。
ここで、寄生容量Ｃｊｅ１２により流入された電荷量と
先に示した寄生容量Ｃｊｅ１１により流出した電荷量は
等しく、お互いに相殺するため、その総和は０になる。
定電流源Ｉ１２による放電以外の要因による電荷の増減
が生じないためランプ波形は理想的に時間に対し直線的
に変化する波形となる。
【００２９】図２は、図１の可変遅延回路の各ノードの
信号の関係を示す。説明のため遅延時間を７段階に調整
するものとして示しているが、通常本発明に示す高精度
の可変遅延回路において可変段数はそれ以上多い。ノー
ドＮ１１の入力信号がHレベルからLレベルへ変化すると
同時にノードＮ１６の電位は一定の速度で下降するラン
プ波形を発生し始める。このランプ波形がコンパレータ
６の負極側に入力された設定電位以下になるとコンパレ
ータ６の出力であるノードＮ１７の出力電位がＨレベル
からＬレベルに立ち下がる。ノードＮ１７の出力はそれ
ぞれの設定電圧Ｖ１〜Ｖ７に対応して遅延されｔ１〜ｔ
７の時刻に立ち下がる。
【００３０】ノードＮ１１の立ち下り時刻ｔ０から設定
電圧Ｖ１〜Ｖ７の設定電圧に対応して遅延された信号が
出力される時刻ｔ１〜ｔ７の何れかまでが、可変遅延回
路の発生する全遅延時間であり、時刻ｔ１と時刻ｔ７の
差の時間が可変遅延時間である。
【００３１】図３（ａ）及び（ｂ）に上述した図１２の
可変遅延回路が発生する遅延時間の特性を示すグラフ、
及び遅延時間の直線からの劣化量を表すグラフを示す。
本発明による回路の場合直線からの劣化はない。
【００３２】以下に本発明の回路を使用しない場合の遅
延時間の直線からのずれの大きさを示す。最小分解能１
ＬＳＢ＝１０ｐｓ、ランプ波形振幅８００ｍＶとした場
合、容量素子の容量値が２００ｆＦ、容量素子充電用ト
ランジスタの寄生容量が５ｆＦ、振幅拡大バッファの出
力である容量素子充電用トランジスタのベース入力波形
のＨレベルからＬレベルへの遷移時間がランプ波形のＨ
レベルからＬレベルへ遷移する時間の半分であるとし、
ランプ波形の開始から終了までが１ｎｓだったとする
と、ランプ波形は直線に対し２４．４ｍＶ低下する。こ
れは遅延時間にすると３１ｐｓの遅延時間の減少とな
る。最小分解能１ＬＳＢは１０ｐｓなので、これは直線
からのずれ（ＩＮＬ）が３．１ＬＳＢにも達することを
意味している。本発明の回路を使用した場合はこのずれ
はなくなる。
【００３３】従来の回路を用い、容量素子を大きくし、
容量素子を放電または充電する電流を増加させることで
直線からのずれＩＮＬを最小分解能１ＬＳＢである１０
ｐｓ以下にするためには容量素子の大きさをおおよそ
３．１倍以上、かつ電流量も３．１倍以上にする必要が
ある。上述した通り、近年のＬＳＩの高集積化、多機能
化に伴う測定対象のＬＳＩの多ピン化、測定内容の高度
化に対応し、テスタ用ＬＳＩにも高集積化、低消費電力
化が求められているなか、上記回路規模、消費電力増加
はこれらの要求に照らし容認し難いものである。
【００３４】以下にランプ波形が直線的に下降する条件
を一般式を用いて説明する。容量素子の容量値をＣ、該
容量素子に蓄えられた電荷量をＱ、該容量素子の両端の
電圧をＶとすると、式（１）に示す関係がある。 Ｖ＝Ｑ／Ｃ ・・・・（１） 式（１）より、容量素子の両端の電圧Ｖは、容量値Ｃが
一定であれば、電荷量Ｑに比例することが分かる。
【００３５】Ｑは容量素子に蓄えられる電荷量なので、
容量素子を定電流源で充電する場合、定電流源の電流値
をＩ、時間をｔとし、初期電荷量がゼロであったとして
表すと式（２）のようになる。 Ｑ＝Ｉ・ｔ ・・・・（２） また、初期電荷量をＱｍとして定電流源Ｉで放電する場
合を示すと式（３）のようになる。 Ｑ＝（Ｑｍ−Ｉ・ｔ） ・・・・（３）
【００３６】本可変遅延回路は、容量素子に蓄えられた
電荷量Ｑｍを定電流源Ｉで放電するので、その関係を示
すと、両端の電圧Ｖを時間的式Ｖ（ｔ）で表すと、式
（１）及び式（３）から、式（４）に示すようになる。 Ｖ（ｔ）＝（Ｑｍ−Ｉ・ｔ）／Ｃ ・・・・（４） 式（４）に示す式から分かるように、容量素子の両端の
電圧は電流が一定であれば時間ｔに比例して直線的に変
化することが分かる。しかし、ここに容量素子に蓄えら
れる電荷を変化させる外的要因が入るとＶ（ｔ）は時間
ｔに比例しなくなることは容易に分かる。
【００３７】図５は、第２実施形態例の可変遅延回路の
回路図である。補償用素子として、第１の実施形態を示
す図１の回路図中に示すＮＰＮトランジスタＱ１４に代
えてランプ波形発生ノードと、補償信号出力端子との間
に補償用容量素子としてＣ１２を接続した点が第１の実
施形態例と異なる。補償用として使用する容量素子Ｃ１
２の容量値は容量素子Ｑ１１充電用トランジスタのベー
ス−エミッタ間寄生容量Ｃｊｅ１１と同等の容量とす
る。動作及び作用は、先の実施形態例と同様になる。
【００３８】上記実施形態例によれば、補償用素子とし
てバイポーラトランジスタを使用せず、容量素子Ｃ１２
に代用できるので、製造が容易になる。
【００３９】図６は、第３実施形態例の可変遅延回路の
回路図である。本回路は入力バッファを兼ねた振幅拡大
バッファのカレントスイッチにＮチャンネルタイプのＭ
ＯＳトランジスタを使用し、また、容量素子充電用トラ
ンジスタも、ＮチャンネルタイプのＭＯＳトランジスタ
で構成している。さらに、補償用素子もＮチャンネルタ
イプのＭＯＳトランジスタで構成される。以降Ｎチャン
ネルタイプのＭＯＳトランジスタはＮＭＯＳトランジス
タと称する。
【００４０】本回路はトランジスタがＭＯＳトランジス
タのみで構成され、電源電圧を低くすることが可能であ
る。バイポーラトランジスタにて構成された場合、コレ
クタ−エミッタ間電圧が低くできないことから電源電圧
を低くすることが困難であったが、ＭＯＳトランジスタ
を使用することによってドレイン−ソース間電圧を低く
できるため、電源電圧を低くすることが可能となる。ま
た、バイポーラトランジスタを使用した場合に比較し、
製造が容易になるという利点もある。
【００４１】ＮＭＯＳトランジスタＭｎ１１のゲートは
ノードＮ１１に、ドレインはノードＮ１４にそれぞれ接
続され、ＮＭＯＳトランジスタＭｎ１２のゲートはノー
ドＮ１２に接続され、ドレインはノードＮ１３にそれぞ
れ接続される。前記ＮＭＯＳトランジスタＭｎ１１、Ｍ
ｎ１２のそれぞれのソースは共にノードＮ１５に接続さ
れ、前記ノードＮ１５はその流出側の端子をグランドに
接続された定電流源４に接続される。前記ノードＮ１４
には片方の端子を電源ＶＣＣに接続された抵抗素子Ｒ１
２のもう片方の端子が接続され、前記ノードＮ１３には
片方の端子を電源ＶＣＣに接続された抵抗素子Ｒ１１の
もう片方の端子が接続される。
【００４２】前記ノードＮ１３には容量素子充電用とし
て働くＮＭＯＳトランジスタＭｎ１３のゲートが接続さ
れる。該ＮＭＯＳトランジスタＭｎ１３のドレインは電
源ＶＣＣに接続され、ソースはランプ波形発生部である
ノードＮ１６に接続される。該ノードＮ１６には容量素
子放電用定電流源５の流入側端子と容量素子Ｃ１１の片
方の端子が接続される。前記定電流源５の流出側端子、
及び容量素子Ｃ１１のもう片方の端子はグランドに接続
される。ランプ波形発生部である前記ノードＮ１６はコ
ンパレータ６の正極側に接続され、該コンパレータ６の
負極側は任意に設定できる電位が入力される。
【００４３】補償用素子として用いられるＮＭＯＳトラ
ンジスタＭｎ１４のゲートが前記ランプ波形発生ノード
Ｎ１６に接続され、補償信号出力端子であるノードＮ１
４に前記ＮＭＯＳトランジスタＭｎ１４のソースが接続
される。前記ＮＭＯＳトランジスタＭｎ１４のドレイン
は電源ＶＣＣに接続される。なお、補償用素子として使
用する前記Ｍｎ１４の代わりに前記ノードＮ１４と前記
ノードＮ１６の間に前記容量素子充電用ＮＭＯＳトラン
ジスタＭｎ１３のゲート−ソース間寄生容量と同等の容
量値の容量素子を用いてもよい。容量素子を用いた場合
を第４実施形態例とし、その回路図を図７に示す。
【００４４】図８は、第５実施形態例の可変遅延回路の
回路図である。本回路は入力バッファを兼ねた振幅拡大
バッファのカレントスイッチもランプ波形発生回路もＰ
ＮＰトランジスタで構成されている。遅延発生エッジは
ＬレベルからＨレベル切り替わり時であり、ランプ波形
はＬレベルからＨレベルへの遷移時に発生される。
【００４５】ＰＮＰトランジスタＱ１５のベースはノー
ドＮ１１に、コレクタはノードＮ１４にそれぞれ接続さ
れ、ＰＮＰトランジスタＱ１６のベースはノードＮ１２
に、コレクタはノードＮ１３にそれぞれ接続される。前
記ＰＮＰトランジスタＱ１１，Ｑ１２のそれぞれのエミ
ッタは共にノードＮ１５に接続され、前記ノードＮ１５
はその流入側の端子を電源ＶＣＣに接続された定電流源
４に接続される。前記ノードＮ１４には片方の端子をグ
ランドに接続された抵抗素子Ｒ１２のもう片方の端子が
接続され、前記ノードＮ１３には片方の端子をグランド
に接続された抵抗素子Ｒ１１のもう片方の端子が接続さ
れる。
【００４６】前記ノードＮ１３には容量素子放電用とし
て働くＰＮＰトランジスタＱ１８のベースが接続され
る。該ＰＮＰトランジスタＱ１８のコレクタはグランド
に接続され、エミッタはランプ波形発生部であるノード
Ｎ１６に接続される。該ノードＮ１６には容量素子充電
用定電流源５の流出側端子と容量素子Ｃ１１の片方の端
子が接続される。前記定電流源５の流入側端子、及び容
量素子Ｃ１１のもう片方の端子は電源ＶＣＣに接続され
る。ランプ波形発生部である前記ノードＮ１６はコンパ
レータ６の正極側に接続され、該コンパレータ６の負極
側は任意に設定できる電位が入力される。
【００４７】補償用素子として用いられるＰＮＰトラン
ジスタＱ１８のベースが前記ランプ波形発生ノードＮ１
６に接続され、補償信号出力端子であるノードＮ１４に
前記ＰＮＰトランジスタＱ１８のエミッタが接続され
る。前記ＰＮＰトランジスタＱ１８のコレクタはグラン
ドに接続される。なお、補償用素子として使用する前記
Ｑ１８の代わりに前記ノードＮ１４と前記ノードＮ１６
の間に前記容量素子放電用トランジスタＱ１３のベース
−エミッタ間寄生容量と同等の容量値の容量素子を接続
してもよい。容量素子を用いた場合を第６実施形態例と
し、その回路図を図９に示す。
【００４８】図１０は、第７実施形態例の可変遅延回路
の回路図である。図８に示す回路図中のＰＮＰバイポー
ラトランジスタに代えて、ＰチャンネルタイプのＭＯＳ
トランジスタを採用した点が第５実施形態例と異なる。
以後ＰチャンネルタイプのＭＯＳトランジスタはＰＭＯ
Ｓトランジスタと称する。
【００４９】ＰＭＯＳトランジスタＭｐ１１のゲートは
ノードＮ１１に、ドレインはノードＮ１４にそれぞれ接
続され、ＰＭＯＳトランジスタＭｐ１２のゲートはノー
ドＮ１２に接続され、ドレインはノードＮ１３にそれぞ
れ接続される。前記ＰＭＯＳトランジスタＭｐ１１，Ｍ
ｐ１２のそれぞれのソースは共にノードＮ１５に接続さ
れ、前記ノードＮ１５はその流入側の端子を電源ＶＣＣ
に接続された定電流源４に接続される。前記ノードＮ１
４には片方の端子をグランドに接続された抵抗素子Ｒ１
２のもう片方の端子が接続され、前記ノードＮ１３には
片方の端子をグランドに接続された抵抗素子Ｒ１１のも
う片方の端子が接続される。
【００５０】前記ノードＮ１３には容量素子放電用とし
て働くＰＭＯＳトランジスタＭｐ１４のゲートが接続さ
れる。該ＰＭＯＳトランジスタＭｎ１４のドレインはグ
ランドに接続され、ソースはランプ波形発生部であるノ
ードＮ１６に接続される。該ノードＮ１６には容量素子
充電用定電流源５の流出側端子と容量素子Ｃ１１の片方
の端子が接続される。前記定電流源５の流入側端子、及
び容量素子Ｃ１１のもう片方の端子は電源ＶＣＣに接続
される。ランプ波形発生部である前記ノードＮ１６はコ
ンパレータ６の正極側に接続され、該コンパレータ６の
負極側は任意に設定できる電位が入力される。
【００５１】補償用素子として用いられるＰＭＯＳトラ
ンジスタＭｐ１４のゲートが前記ランプ波形発生ノード
Ｎ１６に接続され、補償信号出力端子であるノードＮ１
４に前記ＰＭＯＳトランジスタＭｐ１４のソースが接続
される。前記ＰＭＯＳトランジスタＭｎ１４のドレイン
はグランドに接続される。なお、補償用素子として使用
する前記Ｍｐ１４の代わりに前記ノードＮ１４と前記ノ
ードＮ１６の間に前記容量素子放電用トランジスタＭｐ
１３のゲート−ソース間寄生容量と同等の容量値の容量
素子を接続してもよい。容量素子を用いた場合を第８実
施形態例とし、その回路図を図１１に示す。
【００５２】
【発明の効果】以上説明したように、本発明の可変遅延
回路では、充電用、または放電用トランジスタの寄生容
量に流出、または流入する電荷と同等の電荷が補償回路
により補償されることにより、ランプ波形の高い直線性
が維持されるので、高い直線性をもった遅延時間が得ら
れる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の可変遅延回路の回路
図である。
【図２】図１の遅延時間発生回路の各ノードの電位変化
及び寄生容量による直線性劣化の様子と補償素子による
補償の様子を示す。
【図３】同図（ａ）及び（ｂ）は、図１の遅延時間発生
回路が発生する遅延時間の特性、及び、遅延時間の直線
からのずれを示す図である。
【図４】容量素子充電用トランジスタの寄生容量による
ランプ波形の直線性劣化のメカニズムを説明するための
タイミングチャートである。
【図５】第２実施形態例の可変遅延回路の回路図であ
る。
【図６】第３実施形態例の可変遅延回路の回路図であ
る。
【図７】第４実施形態例の可変遅延回路の回路図であ
る。
【図８】第５実施形態例の可変遅延回路の回路図であ
る。
【図９】第６実施形態例の可変遅延回路の回路図であ
る。
【図１０】第７実施形態例の可変遅延回路の回路図であ
る。
【図１１】第８実施形態例の可変遅延回路の回路図であ
る。
【図１２】従来の回路を示す特開平８−１８１５８４号
公報に記載の可変遅延回路の回路図である。
【図１３】図１２の可変遅延回路の各ノードにおける電
位変化及び、寄生容量による直線性劣化の様子を示す図
である。
【図１４】同図（ａ）及び（ｂ）は、図１２の遅延時間
発生回路が発生する遅延時間の特性、及び、遅延時間の
直線からのずれ量を示す図である。
【符号の説明】
１ 振幅拡大バッファ部 ２ ランプ波形発生部 ３ 比較部 ４，５ 電流源 ６ コンパレータ ７ 補償部 Ｒ１１〜Ｒ１２ 抵抗 Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５ 容量素子 Ｃｊｅ１１，Ｃｊｅ１２ 寄生容量 Ｑ１１〜Ｑ１４ ＮＰＮバイポーラトランジスタ Ｑ１５〜Ｑ１７ ＰＮＰバイポーラトランジスタ Ｍｎ１１〜Ｍｎ１４ ＮチャンネルタイプＭＯＳトラン
ジスタ Ｍｐ１１〜Ｍｐ１４ ＰチャンネルタイプＭＯＳトラン
ジスタ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 容量素子と該容量素子を充電する充電用
    トランジスタと、前記容量素子の電荷を一定の速度で放
    電させる定電流源で構成されるランプ波形発生回路を備
    え、該ランプ波形の電位と任意に設定可能な電位との電
    位差を比較する比較回路を有し、前記任意に設定可能な
    電位を変えることにより所望の遅延時間を発生する可変
    遅延回路において、 前記ランプ波形発生回路の出力であるランプ波形発生ノ
    ードから、前記容量素子充電用トランジスタの寄生容量
    に流出する電荷を補償する補償回路を備えることを特徴
    とする可変遅延回路。
  2. 【請求項２】 前記補償回路が前記容量素子充電用トラ
    ンジスタに入力される信号の反転論理の信号を得るため
    に挿入された回路の出力端子から前記ランプ波形発生ノ
    ードとの間に接続される補償用容量素子で構成される請
    求項１に記載の可変遅延回路。
  3. 【請求項３】 前記容量素子充電用のトランジスタがＮ
    ＰＮタイプのバイポーラトランジスタで構成され、前記
    補償用容量素子が、逆バイアスされるｐ−ｎ接合によっ
    て構成される、請求項２に記載の可変遅延回路。
  4. 【請求項４】 前記ｐ−ｎ接合が、前記容量素子充電用
    トランジスタと同じＮＰＮタイプのバイポーラトランジ
    スタのベース−エミッタ間のｐ−ｎ接合によって構成さ
    れる、請求項３に記載の可変遅延回路。
  5. 【請求項５】 前記容量素子充電用のトランジスタがＮ
    チャンネルタイプのＭＯＳトランジスタで構成され、前
    記補償用容量素子が、ＮチャンネルタイプのＭＯＳトラ
    ンジスタ、または容量素子によって構成される、請求項
    ２に記載の可変遅延回路。
  6. 【請求項６】 容量素子と該容量素子を放電する放電用
    トランジスタと、前記容量素子の電荷を充電させる定電
    流源で構成されるランプ波形発生回路を備え、該ランプ
    波形と任意に設定可能な電位とを比較する比較回路を有
    し、前記任意に設定可能な電位を変えることにより所望
    の遅延時間を発生する可変遅延回路において、 前記ランプ波形発生回路の出力であるランプ波形発生ノ
    ードから、前記容量素子放電用トランジスタの寄生容量
    に流入する電荷を補償する補償回路を備えることを特徴
    とする可変遅延回路。
  7. 【請求項７】 前記補償回路が前記容量素子放電用トラ
    ンジスタに入力される信号の反転論理の信号を得るため
    に挿入された回路の出力端子から前記ランプ波形発生ノ
    ードとの間に接続される補償用容量素子で構成される請
    求項６に記載の可変遅延回路。
  8. 【請求項８】 前記容量素子放電用のトランジスタがＰ
    ＮＰタイプのバイポーラトランジスタで構成され、前記
    補償用容量素子が、逆バイアスされるｐ−ｎ接合によっ
    て構成される、請求項７に記載の可変遅延回路。
  9. 【請求項９】 前記ｐ−ｎ接合が、前記容量素子放電用
    トランジスタと同じＰＮＰタイプのバイポーラトランジ
    スタによって構成される、請求項８に記載の可変遅延回
    路。
  10. 【請求項１０】 前記容量素子放電用のトランジスタが
    ＰチャンネルタイプのＭＯＳトランジスタで構成され、
    前記補償用容量素子が、ＰチャンネルタイプのＭＯＳト
    ランジスタ、または容量素子によって構成される、請求
    項７に記載の可変遅延回路。
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