JPH056920A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH056920A JPH056920A JP3156776A JP15677691A JPH056920A JP H056920 A JPH056920 A JP H056920A JP 3156776 A JP3156776 A JP 3156776A JP 15677691 A JP15677691 A JP 15677691A JP H056920 A JPH056920 A JP H056920A
- Authority
- JP
- Japan
- Prior art keywords
- spacer
- semiconductor chip
- substrate
- bumps
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/811—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector the bump connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/81101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector the bump connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a bump connector, e.g. provided in an insulating plate member
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
- H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
- H01L2224/8114—Guiding structures outside the body
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】本発明は、熱ストレスに強いフェイスダウン実
装された半導体装置を提供することを目的とする。 【構成】配線9が設けられた基板7と、導電性材料5が
充填された貫通孔を有する基板7上に設けられたスペー
サ21と、スペーサ21を介して基板7にフェイスダウ
ン接続された半導体チップ1と、導電性材料5を封止す
る樹脂組成物27とを備えたことを特徴とする。
装された半導体装置を提供することを目的とする。 【構成】配線9が設けられた基板7と、導電性材料5が
充填された貫通孔を有する基板7上に設けられたスペー
サ21と、スペーサ21を介して基板7にフェイスダウ
ン接続された半導体チップ1と、導電性材料5を封止す
る樹脂組成物27とを備えたことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、基板と半導体チップと
がフリップチップ方式で接続された半導体装置に関す
る。
がフリップチップ方式で接続された半導体装置に関す
る。
【0002】
【従来の技術】近年の半導体集積回路技術の発達により
電子機器の小型化,薄形化,高性能化が進んでいる。こ
れにともない回路基板上に半導体チップを高密度に実装
する方法が必要となってきている。このような要求を満
たす実装方法として、フリップチップ方式,ビームリー
ド方式,テープキャリヤ方式等が注目されている。特に
フリップチップ方式は他の方式のものより小型化,薄形
化に適しているので期待されている。図11はフリップ
チップ方式で実装された従来の半導体装置の断面図、図
12は同半導体装置のバンプ5部分の拡大図である。こ
の半導体装置では次のようにして半導体チップ1と回路
基板7とを接続している。
電子機器の小型化,薄形化,高性能化が進んでいる。こ
れにともない回路基板上に半導体チップを高密度に実装
する方法が必要となってきている。このような要求を満
たす実装方法として、フリップチップ方式,ビームリー
ド方式,テープキャリヤ方式等が注目されている。特に
フリップチップ方式は他の方式のものより小型化,薄形
化に適しているので期待されている。図11はフリップ
チップ方式で実装された従来の半導体装置の断面図、図
12は同半導体装置のバンプ5部分の拡大図である。こ
の半導体装置では次のようにして半導体チップ1と回路
基板7とを接続している。
【0003】まず、半導体チップ1のパッド3上にバン
プ5を形成する。このバンプ5は半田やニッケル等の金
属材料からなり、電気メッキ等を用いて形成されてい
る。また、回路基板7の電極接続部9としてはバンプ5
に対してぬれ性の良い材料、例えば、銀パラジウム,銀
白金,銅,ニッケル等で構成されたものを用いる。な
お、必要に応じて電極接続部9に半田をメッキしても良
い。次にバンプ5と電極接続部9との位置を合わせ、マ
ウントした後、半導体チップ1と回路基板7とをリフロ
ー接続する。
プ5を形成する。このバンプ5は半田やニッケル等の金
属材料からなり、電気メッキ等を用いて形成されてい
る。また、回路基板7の電極接続部9としてはバンプ5
に対してぬれ性の良い材料、例えば、銀パラジウム,銀
白金,銅,ニッケル等で構成されたものを用いる。な
お、必要に応じて電極接続部9に半田をメッキしても良
い。次にバンプ5と電極接続部9との位置を合わせ、マ
ウントした後、半導体チップ1と回路基板7とをリフロ
ー接続する。
【0004】最後に、半導体チップ1と回路基板7との
熱膨張係数の違いから生じる応力が、バンプ5に集中す
るのを防止するために、半導体チップ1と回路基板7と
の間の隙間に樹脂11が含浸するように、半導体チップ
1を樹脂11で覆う。以上のようにして得られた半導体
装置では、樹脂11により半導体チップ1と回路基板7
との熱膨張係数の不一致に起因する不良が起こり難くな
る。
熱膨張係数の違いから生じる応力が、バンプ5に集中す
るのを防止するために、半導体チップ1と回路基板7と
の間の隙間に樹脂11が含浸するように、半導体チップ
1を樹脂11で覆う。以上のようにして得られた半導体
装置では、樹脂11により半導体チップ1と回路基板7
との熱膨張係数の不一致に起因する不良が起こり難くな
る。
【0005】しかしながら、半導体チップ1と回路基板
7との熱膨張係数の差が大きいと、図12に示された矢
印Bの部分、例えば、バンプ5と回路基板7と樹脂11
との界面に応力が集中し、バンプ5が破壊され易くな
る。バンプ5は半導体チップ1と回路基板7との電気的
接続及び機械的接続とを同時に行なっているため、その
破壊は直ちに電気的特性に悪影響を与える。
7との熱膨張係数の差が大きいと、図12に示された矢
印Bの部分、例えば、バンプ5と回路基板7と樹脂11
との界面に応力が集中し、バンプ5が破壊され易くな
る。バンプ5は半導体チップ1と回路基板7との電気的
接続及び機械的接続とを同時に行なっているため、その
破壊は直ちに電気的特性に悪影響を与える。
【0006】このような問題を解決するにはバンプ5を
できるだけ高くすれば良いことが知られている。しかし
ながら、バンプ5を高くするのは容易ではなく、例え
ば、電気メッキを用いた場合、実用的には50μm程度
が高さの限界である。高いバンプ5を形成するのが困難
なのは次の理由による。
できるだけ高くすれば良いことが知られている。しかし
ながら、バンプ5を高くするのは容易ではなく、例え
ば、電気メッキを用いた場合、実用的には50μm程度
が高さの限界である。高いバンプ5を形成するのが困難
なのは次の理由による。
【0007】電気メッキでバンプ5を形成するには、図
13(a)に示すように、半導体チップ1上にレジスト
膜を塗布した後、バンプ5となる領域のレジスト膜を除
去してレジストパターン13を形成する。次いで半導体
チップ1に電気メッキを施す。このときバンプ5は、あ
る高さまではレジストパターン13の開孔部を埋めるよ
うに垂直に成長するが、同図(b)に示すように、それ
を越えるとバンプ5は、マッシュルーム状に成長する。
このマッシュルーム状のバンプ5は、同図中、矢印Cで
示した部分に応力が集中し、破壊されやすいことが知ら
れている。このため、信頼性の高い接続を得るには、バ
ンプ5を垂直に成長させなければならない。そのために
は厚いレジスト膜を塗布する必要がある。しかし、一般
に、均一で厚いレジスト膜を形成することは困難であ
り、また微細加工もレジスト膜が厚くなるほど困難にな
る。
13(a)に示すように、半導体チップ1上にレジスト
膜を塗布した後、バンプ5となる領域のレジスト膜を除
去してレジストパターン13を形成する。次いで半導体
チップ1に電気メッキを施す。このときバンプ5は、あ
る高さまではレジストパターン13の開孔部を埋めるよ
うに垂直に成長するが、同図(b)に示すように、それ
を越えるとバンプ5は、マッシュルーム状に成長する。
このマッシュルーム状のバンプ5は、同図中、矢印Cで
示した部分に応力が集中し、破壊されやすいことが知ら
れている。このため、信頼性の高い接続を得るには、バ
ンプ5を垂直に成長させなければならない。そのために
は厚いレジスト膜を塗布する必要がある。しかし、一般
に、均一で厚いレジスト膜を形成することは困難であ
り、また微細加工もレジスト膜が厚くなるほど困難にな
る。
【0008】したがって、信頼性の高い接続を得るため
に、高いバンプを形成すると微細なピッチの接続が困難
になり、回路基板7上に半導体チップ1を高密度実装す
ることができなくなる。このため、実用的なバンプには
その高さに制限がある。また、このようなフェイスダウ
ン方式の接続を用いた半導体装置では、セラミックパッ
ケージの半導体装置に比べて放熱性が低いという欠点が
あった。
に、高いバンプを形成すると微細なピッチの接続が困難
になり、回路基板7上に半導体チップ1を高密度実装す
ることができなくなる。このため、実用的なバンプには
その高さに制限がある。また、このようなフェイスダウ
ン方式の接続を用いた半導体装置では、セラミックパッ
ケージの半導体装置に比べて放熱性が低いという欠点が
あった。
【0009】図14に示すように、セラミックパッケー
ジの場合には、半導体チップ1から放出した熱は、同図
中、矢印Dで示すように、半導体チップ1の裏面からダ
イボンド部分を介してセラミックパッケージ15へ流
れ、回路基板7に逃げる。セラミックは熱伝導率が高い
ため、熱はスムーズにセラミックパッケージ15に流
れ、この結果、半導体チップ1は比較的低温に保たれ
る。
ジの場合には、半導体チップ1から放出した熱は、同図
中、矢印Dで示すように、半導体チップ1の裏面からダ
イボンド部分を介してセラミックパッケージ15へ流
れ、回路基板7に逃げる。セラミックは熱伝導率が高い
ため、熱はスムーズにセラミックパッケージ15に流
れ、この結果、半導体チップ1は比較的低温に保たれ
る。
【0010】しかしながら、図11に示したフェイスダ
ウン実装された半導体装置では、半導体チップ1と回路
基板7との間には、セラミックより1桁以上熱伝導率が
低い樹脂11が含浸されているため、半導体チップ1か
ら樹脂11、樹脂11から回路基板7という経路の熱伝
導はほとんどない。このため、図11中、矢印Aで示し
たように、ほとんどの熱は、バンプ5が形成された狭い
領域からしか逃げないため、半導体チップ1の温度が上
昇し、装置が正常な動作をしなくなるという問題があっ
た。
ウン実装された半導体装置では、半導体チップ1と回路
基板7との間には、セラミックより1桁以上熱伝導率が
低い樹脂11が含浸されているため、半導体チップ1か
ら樹脂11、樹脂11から回路基板7という経路の熱伝
導はほとんどない。このため、図11中、矢印Aで示し
たように、ほとんどの熱は、バンプ5が形成された狭い
領域からしか逃げないため、半導体チップ1の温度が上
昇し、装置が正常な動作をしなくなるという問題があっ
た。
【0011】
【発明が解決しようとする課題】上述の如く従来のフェ
イスダウン実装された半導体装置では、半導体チップと
回路基板との熱膨張率の差により不良が生じたり、放熱
性が低いため温度が上昇して動作不良が生じるという問
題があった。本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、熱ストレスに強いフェ
イスダウン実装された半導体装置を提供することにあ
る。
イスダウン実装された半導体装置では、半導体チップと
回路基板との熱膨張率の差により不良が生じたり、放熱
性が低いため温度が上昇して動作不良が生じるという問
題があった。本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、熱ストレスに強いフェ
イスダウン実装された半導体装置を提供することにあ
る。
【0012】
【課題を解決するための手段】本発明の骨子は、導電性
材料が充填された貫通孔を有するスペーサを介して基板
と半導体チップとをフェイスダウン接続したことにあ
る。
材料が充填された貫通孔を有するスペーサを介して基板
と半導体チップとをフェイスダウン接続したことにあ
る。
【0013】即ち、上記の目的を達成するために、本発
明の半導体装置は、配線が設けられた基板と、導電性材
料が充填された貫通孔を有し、前記基板上に設けられた
スペーサと、このスペーサを介して前記基板にフェイス
ダウン接続された半導体チップと、前記導電性材料を封
止する樹脂組成物とを備えたことを特徴とする。
明の半導体装置は、配線が設けられた基板と、導電性材
料が充填された貫通孔を有し、前記基板上に設けられた
スペーサと、このスペーサを介して前記基板にフェイス
ダウン接続された半導体チップと、前記導電性材料を封
止する樹脂組成物とを備えたことを特徴とする。
【0014】また、本発明の他の半導体装置は、配線が
設けられた透光性基板と、導電性材料が充填された貫通
孔と充填されていない開口部とを有する前記基板上に設
けられたスペーサと、前記導電性材料が充填されていな
い貫通孔に撮像面が位置するべく前記スペーサを介して
前記基板にフェイスダウン接続された固体撮像素子チッ
プと、前記導電性材料を封止する樹脂組成物とを備えた
ことを特徴とする。
設けられた透光性基板と、導電性材料が充填された貫通
孔と充填されていない開口部とを有する前記基板上に設
けられたスペーサと、前記導電性材料が充填されていな
い貫通孔に撮像面が位置するべく前記スペーサを介して
前記基板にフェイスダウン接続された固体撮像素子チッ
プと、前記導電性材料を封止する樹脂組成物とを備えた
ことを特徴とする。
【0015】
【作用】本発明の半導体装置では、基板と半導体チップ
とを接続する導電性材料の高さは、スペーサの厚さで決
定される。スペーサの加工は容易なため、厚いスペーサ
にも貫通孔を形成することができる。したがって、基板
と半導体チップとを従来より高い導電性材料で接続でき
るので、応力の集中を防止でき、もって熱ストレスに強
い半導体装置を得ることができる。
とを接続する導電性材料の高さは、スペーサの厚さで決
定される。スペーサの加工は容易なため、厚いスペーサ
にも貫通孔を形成することができる。したがって、基板
と半導体チップとを従来より高い導電性材料で接続でき
るので、応力の集中を防止でき、もって熱ストレスに強
い半導体装置を得ることができる。
【0016】また、半導体チップの大部分の熱は、基板
との接触部分が大きいスペーサを介して基板に逃げるた
め、放熱性が良くなる。したがって、温度上昇による信
頼性の低下を未然に防止できる。
との接触部分が大きいスペーサを介して基板に逃げるた
め、放熱性が良くなる。したがって、温度上昇による信
頼性の低下を未然に防止できる。
【0017】また、本発明の他の半導体装置では、スペ
ーサの導電性材料が充填されていない貫通孔によって、
固体撮像素子のレンズ上に気体によって占められた空間
が形成されるため、確実にレンズとその境界に屈折率の
違いが生じ、レンズの機能を確保できる。
ーサの導電性材料が充填されていない貫通孔によって、
固体撮像素子のレンズ上に気体によって占められた空間
が形成されるため、確実にレンズとその境界に屈折率の
違いが生じ、レンズの機能を確保できる。
【0018】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【0019】図1には本発明の第1の実施例に係るフェ
イスダウン実装された半導体装置の断面図が示されてい
る。なお、図11の従来の半導体装置と対応する部分に
は図11と同一符号を付し、詳細な説明は省略する。こ
の半導体装置は、大きく分けて、半導体チップ1と、回
路基板7と、スペーサ21とで構成されている。以下、
これを実装方法に従い説明する。
イスダウン実装された半導体装置の断面図が示されてい
る。なお、図11の従来の半導体装置と対応する部分に
は図11と同一符号を付し、詳細な説明は省略する。こ
の半導体装置は、大きく分けて、半導体チップ1と、回
路基板7と、スペーサ21とで構成されている。以下、
これを実装方法に従い説明する。
【0020】最初、回路基板7の電極接続部9上に少量
のエポキシ系接着剤を塗布する。電極接続部9としては
AlN上にチタン,パラジウム,金を順次蒸着して形成
した積層膜をパターンニングしたものを用いた。
のエポキシ系接着剤を塗布する。電極接続部9としては
AlN上にチタン,パラジウム,金を順次蒸着して形成
した積層膜をパターンニングしたものを用いた。
【0021】次に図2に示すようなスペーサ21を用意
する。図2(a)はスペーサ21の平面図,図2(b)
はスペーサ21のA−A´断面図,図2(c)はスペー
サ21のバンプ5部分の拡大図である。
する。図2(a)はスペーサ21の平面図,図2(b)
はスペーサ21のA−A´断面図,図2(c)はスペー
サ21のバンプ5部分の拡大図である。
【0022】スペーサ21は複数の角型の貫通孔が設け
られたシリコン基板23と、これら貫通孔に充填された
バンプ5とで構成されている。シリコン基板23の厚さ
は0.15mm程度であり、貫通孔の一辺の長さは0.
1mm程度である。また、シリコン基板23の表面には
シリコン酸化膜25が被着されており、バンプ5とシリ
コン基板23とが密着しないようになっている。なお、
このスペーサ21の形成方法は後述する。次にバンプ5
と電極接続部9との位置合わせを行ない、スペーサ21
と回路基板7とを接着する。
られたシリコン基板23と、これら貫通孔に充填された
バンプ5とで構成されている。シリコン基板23の厚さ
は0.15mm程度であり、貫通孔の一辺の長さは0.
1mm程度である。また、シリコン基板23の表面には
シリコン酸化膜25が被着されており、バンプ5とシリ
コン基板23とが密着しないようになっている。なお、
このスペーサ21の形成方法は後述する。次にバンプ5
と電極接続部9との位置合わせを行ない、スペーサ21
と回路基板7とを接着する。
【0023】次にスペーサ21上に少量のエポキシ系接
着剤を塗布した後、半導体チップ1のパッド3とスペー
サ21のバンプ5との位置合わせを行なって、半導体チ
ップ1とスペーサ21とを加熱圧着する。なお、パッド
3にはチタン/パラジウム/金の薄膜を被着してある。
また、この薄膜の代わりにクロム/ニッケル/金の薄膜
を被着しても良い。
着剤を塗布した後、半導体チップ1のパッド3とスペー
サ21のバンプ5との位置合わせを行なって、半導体チ
ップ1とスペーサ21とを加熱圧着する。なお、パッド
3にはチタン/パラジウム/金の薄膜を被着してある。
また、この薄膜の代わりにクロム/ニッケル/金の薄膜
を被着しても良い。
【0024】次に半導体チップ1とスペーサ21とを加
熱圧着したまま250℃に加熱し、半田をリフローす
る。次いで温度を150℃に下げ、約1時間放置し、エ
ポキシ系接着剤を硬化させる。
熱圧着したまま250℃に加熱し、半田をリフローす
る。次いで温度を150℃に下げ、約1時間放置し、エ
ポキシ系接着剤を硬化させる。
【0025】最後に、半導体チップ1の裏面からエポキ
シ系接着剤27をポッティングした後、上記エポキシ系
接着剤と同様な条件で硬化させ、エポキシ系接着剤27
で半導体チップ1,スペーサ21を封止する。
シ系接着剤27をポッティングした後、上記エポキシ系
接着剤と同様な条件で硬化させ、エポキシ系接着剤27
で半導体チップ1,スペーサ21を封止する。
【0026】このような半導体装置では、スペーサ21
が熱伝導性の良いシリコン基板23で形成されているた
め、半導体チップ1の大部分の熱はシリコン基板23を
介して回路基板7へ逃げる。この結果、最も発熱量が大
きい、図中、破線で示した能動領域29の大部分の熱
を、バンプ5を介さずに最短距離で回路基板7へ逃がす
ことができ、これにより、半導体チップ1に発熱の大き
いパワー素子が形成されていても、温度上昇による信頼
性の低下を防止できる。なお、半導体チップ1とシリコ
ン基板23と間にはエポキシ系接着剤27がわずかに残
るが、その厚さは2μm以下であるのでその影響はほと
んど無視できる。
が熱伝導性の良いシリコン基板23で形成されているた
め、半導体チップ1の大部分の熱はシリコン基板23を
介して回路基板7へ逃げる。この結果、最も発熱量が大
きい、図中、破線で示した能動領域29の大部分の熱
を、バンプ5を介さずに最短距離で回路基板7へ逃がす
ことができ、これにより、半導体チップ1に発熱の大き
いパワー素子が形成されていても、温度上昇による信頼
性の低下を防止できる。なお、半導体チップ1とシリコ
ン基板23と間にはエポキシ系接着剤27がわずかに残
るが、その厚さは2μm以下であるのでその影響はほと
んど無視できる。
【0027】また、バンプ5の高さは、シリコン基板2
3の厚さのみで決まるため、容易に従来より高いバンプ
を形成できる。これにより半導体チップ1と回路基板7
との熱膨張係数の差が大きくても、バンプ5と回路基板
7と接着剤25との界面に応力が集中しなくなり、バン
プ5の破壊を防止できる。
3の厚さのみで決まるため、容易に従来より高いバンプ
を形成できる。これにより半導体チップ1と回路基板7
との熱膨張係数の差が大きくても、バンプ5と回路基板
7と接着剤25との界面に応力が集中しなくなり、バン
プ5の破壊を防止できる。
【0028】かくして本実施例では、スペーサ21を用
いて高いバンプ5で半導体チップ1と回路基板7とをフ
ェイスダウン接続しているため、半導体チップ1の熱を
効率よく回路基板7に逃がすことができ、信頼性の高い
半導体装置を得ることができる。また、後述するよう
に、微細なピッチで貫通孔を形成できるので、上述した
利点を保ちながら高密度実装を行なうことができる。
いて高いバンプ5で半導体チップ1と回路基板7とをフ
ェイスダウン接続しているため、半導体チップ1の熱を
効率よく回路基板7に逃がすことができ、信頼性の高い
半導体装置を得ることができる。また、後述するよう
に、微細なピッチで貫通孔を形成できるので、上述した
利点を保ちながら高密度実装を行なうことができる。
【0029】なお、本実施例では回路基板7とスペーサ
21とを接着した後に、半導体チップ1とスペーサ21
とを接着したが、半導体チップ1とスペーサ21とを接
着した後に、回路基板7とスペーサ21とを接着しても
良い。また、回路基板7とスペーサ21と半導体チップ
1とを順次重ね、同時に加熱圧縮しても良い。また、本
実施例では、接着剤としてエポキシ系接着剤を使用した
が、他の種類の接着剤の使用も可能であるし、必ずしも
接着剤を必要とするものではない。次にスペーサ21の
形成方法を説明する。図3はスペーサ21の形成工程を
示す図である。最初、図3(a)に示すように、シリコ
ン基板23の(100)結晶面の表と裏にKOHを用い
た異方性エッチングを施して貫通孔を形成する。
21とを接着した後に、半導体チップ1とスペーサ21
とを接着したが、半導体チップ1とスペーサ21とを接
着した後に、回路基板7とスペーサ21とを接着しても
良い。また、回路基板7とスペーサ21と半導体チップ
1とを順次重ね、同時に加熱圧縮しても良い。また、本
実施例では、接着剤としてエポキシ系接着剤を使用した
が、他の種類の接着剤の使用も可能であるし、必ずしも
接着剤を必要とするものではない。次にスペーサ21の
形成方法を説明する。図3はスペーサ21の形成工程を
示す図である。最初、図3(a)に示すように、シリコ
ン基板23の(100)結晶面の表と裏にKOHを用い
た異方性エッチングを施して貫通孔を形成する。
【0030】次に同図(b)に示すように、フッ硝酸を
用いた等方性エッチングにより貫通孔の整形を行なう。
この際、等方性エッチングは形状が尖鋭的な部分から進
むため、貫通孔は広がり、滑らかに整形される。次に同
図(c)に示すように、シリコン基板23を熱酸化炉中
に約6時間放置して表面に厚さ約2μmのシリコン酸化
膜25を形成する。
用いた等方性エッチングにより貫通孔の整形を行なう。
この際、等方性エッチングは形状が尖鋭的な部分から進
むため、貫通孔は広がり、滑らかに整形される。次に同
図(c)に示すように、シリコン基板23を熱酸化炉中
に約6時間放置して表面に厚さ約2μmのシリコン酸化
膜25を形成する。
【0031】次に同図(d)に示すように、表面にクロ
ムメッキ処理が施された銅板31を用意し、この銅板3
1上にレジスト33を塗布し、85℃で30分間プリベ
ークした後、レジスト33を露光・現像し,パターンニ
ングする。
ムメッキ処理が施された銅板31を用意し、この銅板3
1上にレジスト33を塗布し、85℃で30分間プリベ
ークした後、レジスト33を露光・現像し,パターンニ
ングする。
【0032】なお、クロムの代わりにチタン,アルミニ
ウム等の金属層や酸化インジウム,酸化錫あるいはこれ
らの複合酸化物や窒化チタン,カーボンを銅板31の表
面に形成しても良い。次に同図(e)に示すように、シ
リコン基板23と銅板31との位置を合わせて加熱圧着
する。
ウム等の金属層や酸化インジウム,酸化錫あるいはこれ
らの複合酸化物や窒化チタン,カーボンを銅板31の表
面に形成しても良い。次に同図(e)に示すように、シ
リコン基板23と銅板31との位置を合わせて加熱圧着
する。
【0033】次に同図(f)に示すように、加熱圧着さ
れたシリコン基板23と銅板31とを85℃で30分間
プリベークした後、銅板31を電界溶液中に浸して電気
メッキを行ない、半田を貫通孔に析出させてバンプ5を
形成する。最後に、アセトンを用いてレジスト33を剥
離すると、同時に銅板31からシリコン基板23が剥離
し、図2に示したスペーサ21が得られる。
れたシリコン基板23と銅板31とを85℃で30分間
プリベークした後、銅板31を電界溶液中に浸して電気
メッキを行ない、半田を貫通孔に析出させてバンプ5を
形成する。最後に、アセトンを用いてレジスト33を剥
離すると、同時に銅板31からシリコン基板23が剥離
し、図2に示したスペーサ21が得られる。
【0034】以上述べたスペーサ21の形成方法では、
バンプ5の高さはシリコン基板23の厚さで決まる。シ
リコン基板23はレジストより加工性が良いため、厚い
シリコン基板23を用いることで、深くて口径が小さい
貫通孔を形成でき、もって、狭いピッチで従来より高い
バンプ5を形成できる。なお、ここではシリコン酸化膜
25をシリコン基板23に被着したが、その代わりに他
の絶縁膜、例えば、シリコン窒化膜や樹脂膜をシリコン
基板23に被着しても良い。また、シリコン基板23の
代わりに他の伝導率の大きい基板を用いても良い。更に
また、半田以外のバンプ5の材料としては、錫,鉛,
銅,銀,タングステン,タンタル,パラジウム,ニッケ
ル,アルミニウム,インジウム,ビスマス,金のうちの
1つの金属または複数の金属を合金化したものを使用す
ることができる。図4はスペーサ21の他の形成方法を
示す図である。これが先に説明した形成方法と異なる点
は、YAGレーザを用いて貫通孔を形成したことにあ
る。
バンプ5の高さはシリコン基板23の厚さで決まる。シ
リコン基板23はレジストより加工性が良いため、厚い
シリコン基板23を用いることで、深くて口径が小さい
貫通孔を形成でき、もって、狭いピッチで従来より高い
バンプ5を形成できる。なお、ここではシリコン酸化膜
25をシリコン基板23に被着したが、その代わりに他
の絶縁膜、例えば、シリコン窒化膜や樹脂膜をシリコン
基板23に被着しても良い。また、シリコン基板23の
代わりに他の伝導率の大きい基板を用いても良い。更に
また、半田以外のバンプ5の材料としては、錫,鉛,
銅,銀,タングステン,タンタル,パラジウム,ニッケ
ル,アルミニウム,インジウム,ビスマス,金のうちの
1つの金属または複数の金属を合金化したものを使用す
ることができる。図4はスペーサ21の他の形成方法を
示す図である。これが先に説明した形成方法と異なる点
は、YAGレーザを用いて貫通孔を形成したことにあ
る。
【0035】即ち、Cl2 又はCl2 とN2 との混合ガ
スからなる反応性ガス中でシリコン基板23にYAGレ
ーザ光35を照射することで(図4(a))、シリコン
基板23に貫通孔を形成し(図4(b))、次いでシリ
コン基板23の表面にシリコン酸化膜25を形成する
(図(c))。この後の工程は、先のスペーサ21の形
成工程(図3(d)〜(f))と同じである。なお、Y
AGレーザの代わりに、他のレーザ、例えば、エキシマ
レーザを用いても良い。図5はスペーサ21の更に別の
形成方法を示す図である。これが先に説明した形成方法
と異なる点は、電気メッキを用いないでバンプを形成し
たことにある。
スからなる反応性ガス中でシリコン基板23にYAGレ
ーザ光35を照射することで(図4(a))、シリコン
基板23に貫通孔を形成し(図4(b))、次いでシリ
コン基板23の表面にシリコン酸化膜25を形成する
(図(c))。この後の工程は、先のスペーサ21の形
成工程(図3(d)〜(f))と同じである。なお、Y
AGレーザの代わりに、他のレーザ、例えば、エキシマ
レーザを用いても良い。図5はスペーサ21の更に別の
形成方法を示す図である。これが先に説明した形成方法
と異なる点は、電気メッキを用いないでバンプを形成し
たことにある。
【0036】即ち、最初、図5(a)に示すように、貫
通孔,シリコン酸化膜25が形成されたシリコン基板2
3に、スキージ37を用いて導電性ペースト39を印刷
する。導電性ペースト39としては、ポリスチレン系樹
脂中に半田粒子を拡散させたものを用いる。このとき、
同図(b)に示すように、所定のスキージ37の角度と
印刷圧力でもって、貫通孔内に導電性ペースト39を充
填する。次いで同図(c)に示すように、表面に残った
不要な導電性ペースト39を拭き取った後、シリコン基
板23を約80℃の雰囲気中に放置して、導電性ペース
ト39の仮固定を行ない、バンプ5aを形成する。
通孔,シリコン酸化膜25が形成されたシリコン基板2
3に、スキージ37を用いて導電性ペースト39を印刷
する。導電性ペースト39としては、ポリスチレン系樹
脂中に半田粒子を拡散させたものを用いる。このとき、
同図(b)に示すように、所定のスキージ37の角度と
印刷圧力でもって、貫通孔内に導電性ペースト39を充
填する。次いで同図(c)に示すように、表面に残った
不要な導電性ペースト39を拭き取った後、シリコン基
板23を約80℃の雰囲気中に放置して、導電性ペース
ト39の仮固定を行ない、バンプ5aを形成する。
【0037】なお、導電性ペースト39の材料として
は、上述したポリスチレン系樹脂の代わりに、塩化ビニ
ル,ポリカーボネイト,エポキシ系の樹脂やガラスフリ
ットを用いたもの、また半田粒子の代わりに、錫,鉛,
銅,銀,タングステン,タンタル,パラジウム,ニッケ
ル,アルミニウム,インジウム,ビスマス,金のうちの
1つの金属または複数の金属を合金化したもの、あるい
は樹脂のボールに上記金属をコーティングしたものを使
用することができる。
は、上述したポリスチレン系樹脂の代わりに、塩化ビニ
ル,ポリカーボネイト,エポキシ系の樹脂やガラスフリ
ットを用いたもの、また半田粒子の代わりに、錫,鉛,
銅,銀,タングステン,タンタル,パラジウム,ニッケ
ル,アルミニウム,インジウム,ビスマス,金のうちの
1つの金属または複数の金属を合金化したもの、あるい
は樹脂のボールに上記金属をコーティングしたものを使
用することができる。
【0038】以上、スペーサ21の形成方法として貫通
孔の形成方法が異なるものを2つ、バンプの形成方法が
異なるものを2つ説明したが、その組み合わせは自由で
ある。その他、例えば、シリコン基板23の片面ないし
両面の貫通孔を除いた部分に、耐エッチング被膜を形成
した後、湿式エッチングによって貫通孔を形成しても良
い。図6は本発明の第2の実施例に係る固体撮像装置の
斜視図、図7は同固体撮像装置の断面図、図8は同固体
撮像装置のスペーサ21aの平面図である。
孔の形成方法が異なるものを2つ、バンプの形成方法が
異なるものを2つ説明したが、その組み合わせは自由で
ある。その他、例えば、シリコン基板23の片面ないし
両面の貫通孔を除いた部分に、耐エッチング被膜を形成
した後、湿式エッチングによって貫通孔を形成しても良
い。図6は本発明の第2の実施例に係る固体撮像装置の
斜視図、図7は同固体撮像装置の断面図、図8は同固体
撮像装置のスペーサ21aの平面図である。
【0039】この固体撮像装置が第1の実施例の半導体
装置と異なる点は、スペーサ21aにバンプ5用の貫通
孔49の他に、固体撮像素子チップ41用の開口部51
を設けたことにある。
装置と異なる点は、スペーサ21aにバンプ5用の貫通
孔49の他に、固体撮像素子チップ41用の開口部51
を設けたことにある。
【0040】チップキャリアとしての基板7上には、固
体撮像素子チップ41と外部回路とを電気的に接続する
ための電極パターン(導体パターン)43と、固体撮像
素子チップ41の電気信号を外部に取り出すための可撓
リード線45が形成されている。
体撮像素子チップ41と外部回路とを電気的に接続する
ための電極パターン(導体パターン)43と、固体撮像
素子チップ41の電気信号を外部に取り出すための可撓
リード線45が形成されている。
【0041】基板7としては、光学的に透明で、半導体
に影響を及ぼさない無アルカリガラスを用いている。固
体撮像素子チップ41には、バンプ5と、透明有機樹脂
からなる半凸レンズ形のマイクロレンズ47とが形成さ
れている。スペーサ21aは、厚さ50〜300μm程
度のシリコン基板からなり、複数の貫通孔51と、1つ
の開口部53が設けられている。
に影響を及ぼさない無アルカリガラスを用いている。固
体撮像素子チップ41には、バンプ5と、透明有機樹脂
からなる半凸レンズ形のマイクロレンズ47とが形成さ
れている。スペーサ21aは、厚さ50〜300μm程
度のシリコン基板からなり、複数の貫通孔51と、1つ
の開口部53が設けられている。
【0042】貫通孔49には、接続用金属53が充填さ
れており、バンプ5は、この金属53を介して電極パタ
ーン43に接続している。接続用金属53としては、
錫,鉛,銅,銀,金,タングステン,タンタル,パラジ
ウム,ニッケル,アルミニウム,インジウム,ビスマス
等の単体金属や、これら金属の中から選ばれた複数の金
属を合金化したものを使用することができる。貫通孔4
9の形成は、シリコンの(100)面を異方性エッチン
グすることによって、高精度且つ安価に行なうことがで
きる。
れており、バンプ5は、この金属53を介して電極パタ
ーン43に接続している。接続用金属53としては、
錫,鉛,銅,銀,金,タングステン,タンタル,パラジ
ウム,ニッケル,アルミニウム,インジウム,ビスマス
等の単体金属や、これら金属の中から選ばれた複数の金
属を合金化したものを使用することができる。貫通孔4
9の形成は、シリコンの(100)面を異方性エッチン
グすることによって、高精度且つ安価に行なうことがで
きる。
【0043】開口部51は、固体撮像素子チップ41の
撮像領域に合わせて形成されている。スペーサ21aと
基板7との間隙ΔL1、スペーサ21aと固体撮像素子
チップ41との間隙ΔL2は、ともに10〜20μm程
度である。これら間隙ΔL1,ΔL2は、ディスペンサ
ーで適量の封止用の樹脂11を流し込んだ後に、これを
硬化することによって封止されている。
撮像領域に合わせて形成されている。スペーサ21aと
基板7との間隙ΔL1、スペーサ21aと固体撮像素子
チップ41との間隙ΔL2は、ともに10〜20μm程
度である。これら間隙ΔL1,ΔL2は、ディスペンサ
ーで適量の封止用の樹脂11を流し込んだ後に、これを
硬化することによって封止されている。
【0044】樹脂11は、自分自身の表面張力によっ
て、開口部51には流れ出ず、開口部51以外の間隙の
みを封止する。したがって、固体撮像素子チップ41の
撮像領域上に、気体によって占められた空間を確保する
ことができる。
て、開口部51には流れ出ず、開口部51以外の間隙の
みを封止する。したがって、固体撮像素子チップ41の
撮像領域上に、気体によって占められた空間を確保する
ことができる。
【0045】樹脂11としては、エポキシ系樹脂,フェ
ノール系樹脂,ポリイミド,熱硬化性ポリブタジエン樹
脂,アクリル樹脂,シリコーン樹脂等の硬化性樹脂,あ
るいはポリエチレン,ポリカーボネート,ポリエチレン
テレフタラート,ポリスチレン等の熱可塑性樹脂を使用
することができる。また、封止用の樹脂11の熱膨張率
を下げるために、上記樹脂にシリカ粉末等を加えたもの
を樹脂11として使用しても良い。
ノール系樹脂,ポリイミド,熱硬化性ポリブタジエン樹
脂,アクリル樹脂,シリコーン樹脂等の硬化性樹脂,あ
るいはポリエチレン,ポリカーボネート,ポリエチレン
テレフタラート,ポリスチレン等の熱可塑性樹脂を使用
することができる。また、封止用の樹脂11の熱膨張率
を下げるために、上記樹脂にシリカ粉末等を加えたもの
を樹脂11として使用しても良い。
【0046】このように構成された固体撮像素子でも、
スペーサ21aにより、従来より高い金属51を形成で
きるため、先の実施例の半導体装置と同様に、熱ストレ
スによる信頼性の低下を防止できる。
スペーサ21aにより、従来より高い金属51を形成で
きるため、先の実施例の半導体装置と同様に、熱ストレ
スによる信頼性の低下を防止できる。
【0047】また、本実施例の固体撮像装置は、例え
ば、図11に示された特開昭62−318664号公報
の固体撮像装置とは異なり、撮像領域の間隙が樹脂11
で封止されていないため、マイクロレンズ47はその機
能を十分に発揮することができる。
ば、図11に示された特開昭62−318664号公報
の固体撮像装置とは異なり、撮像領域の間隙が樹脂11
で封止されていないため、マイクロレンズ47はその機
能を十分に発揮することができる。
【0048】即ち、図11に示した如きの固体撮像装置
では、マイクロレンズ47は自分自身の屈折率に近い樹
脂11で覆われているため、基板11に入射する光は基
板11とマイクロレンズ47との間で屈折しなくなり、
この結果、マイクロレンズ47はレンズとしての機能を
失う。
では、マイクロレンズ47は自分自身の屈折率に近い樹
脂11で覆われているため、基板11に入射する光は基
板11とマイクロレンズ47との間で屈折しなくなり、
この結果、マイクロレンズ47はレンズとしての機能を
失う。
【0049】一方、本実施例の固体撮像装置では、撮像
領域上に空間が確保されているため、マイクロレンズ4
7とその境界とでは屈折率が十分異なり、この結果、マ
イクロレンズ47はレンズとして機能することになる。
このようにして、本実施例では、マイクロレンズ47に
必要な空間を容易に得ることができるため、高感度でよ
り小型な固体撮像装置を低価格で提供できるようにな
る。
領域上に空間が確保されているため、マイクロレンズ4
7とその境界とでは屈折率が十分異なり、この結果、マ
イクロレンズ47はレンズとして機能することになる。
このようにして、本実施例では、マイクロレンズ47に
必要な空間を容易に得ることができるため、高感度でよ
り小型な固体撮像装置を低価格で提供できるようにな
る。
【0050】図9は本発明の第3の実施例に係る固体撮
像装置の断面図である。なお、図7の固体撮像装置と対
応する部分には図7と同一符号を付し、詳細な説明は省
略する。これが先に説明した固体撮像装置と異なる点
は、スペーサ21bの貫通孔49の形成方法にある。
像装置の断面図である。なお、図7の固体撮像装置と対
応する部分には図7と同一符号を付し、詳細な説明は省
略する。これが先に説明した固体撮像装置と異なる点
は、スペーサ21bの貫通孔49の形成方法にある。
【0051】即ち、シリコン基板の両面側からエッチン
グして貫通孔49を形成する。このようして形成された
貫通孔49のアスペクト比(穴の深さ/穴径)は、片側
のみからエッチングして形成した場合の2倍になる。し
たがって、貫通孔49の密度をより高くすることがで
き、もってより小型の固体撮像装置を得ることができ
る。
グして貫通孔49を形成する。このようして形成された
貫通孔49のアスペクト比(穴の深さ/穴径)は、片側
のみからエッチングして形成した場合の2倍になる。し
たがって、貫通孔49の密度をより高くすることがで
き、もってより小型の固体撮像装置を得ることができ
る。
【0052】
【発明の効果】以上詳述したように本発明によれば、貫
通孔に高い導電性材料が充填されたスペーサを介して基
板と半導体チップとをフェイスダウン接続したことによ
り、熱ストレス耐性を改善でき、信頼性の高い半導体装
置を得ることができる。
通孔に高い導電性材料が充填されたスペーサを介して基
板と半導体チップとをフェイスダウン接続したことによ
り、熱ストレス耐性を改善でき、信頼性の高い半導体装
置を得ることができる。
【図1】本発明の第1の実施例に係る半導体装置の断面
図。
図。
【図2】スペーサの構成を示す図。
【図3】スペーサの形成方法を示す図。
【図4】スペーサの他の形成方法を示す図。
【図5】スペーサの更に別の形成方法を示す図。
【図6】本発明の第2の実施例に係る固体撮像装置の斜
視図。
視図。
【図7】図6の固体撮像装置の断面図
【図8】図6の固体撮像装置のスペーサの平面図。
【図9】本発明の第3の実施例に係る固体撮像装置の断
面図。
面図。
【図10】従来のマイクロレンズを備えた固体撮像装置
の断面図。
の断面図。
【図11】従来のフリップチップ方式で実装された半導
体装置の断面図。
体装置の断面図。
【図12】図11の半導体装置のバンプ部分の拡大図。
【図13】従来のバンプの形成方法を説明するための
図。
図。
【図14】従来のセラミックパッケージされた半導体装
置の断面図。
置の断面図。
1…半導体チップ、3…パッド、5…バンプ、7…回路
基板、9…電極接続部、11…樹脂、13…レジストパ
ターン、15…セラミックパッケージ、17…、19
…、21,21a…スペーサ、23…シリコン基板、2
5…シリコン酸化膜、27…接着剤、29…能動領域、
31…銅板、33…レジスト、35…YAGレーザ光、
37…スキージ、39…導電性ペースト、41…固体撮
像素子チップ、43…電極パターン、45…可撓リード
線、47…マイクロレンズ、49…貫通孔、51…開口
部、53…接続金属。
基板、9…電極接続部、11…樹脂、13…レジストパ
ターン、15…セラミックパッケージ、17…、19
…、21,21a…スペーサ、23…シリコン基板、2
5…シリコン酸化膜、27…接着剤、29…能動領域、
31…銅板、33…レジスト、35…YAGレーザ光、
37…スキージ、39…導電性ペースト、41…固体撮
像素子チップ、43…電極パターン、45…可撓リード
線、47…マイクロレンズ、49…貫通孔、51…開口
部、53…接続金属。
Claims (2)
- 【請求項1】配線が設けられた基板と、導電性材料が充
填された貫通孔を有し、前記基板上に設けられたスペ−
サと、このスペーサを介して前記基板にフェイスダウン
接続された半導体チップと、前記導電性材料を封止する
樹脂組成物とを具備してなることを特徴とする半導体装
置。 - 【請求項2】配線が設けられた透光性基板と、導電性材
料が充填された貫通孔と充填されていない開口部とを有
する前記透光性基板上に設けられたスペーサと、前記導
電性材料が前記開口部に撮像面が位置するべく前記スペ
ーサを介して前記透光性基板にフェイスダウン接続され
た固体撮像素子チップと、前記導電性材料を封止する樹
脂組成物とを具備してなることを特徴とする半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03156776A JP3073550B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03156776A JP3073550B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH056920A true JPH056920A (ja) | 1993-01-14 |
JP3073550B2 JP3073550B2 (ja) | 2000-08-07 |
Family
ID=15635068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03156776A Expired - Fee Related JP3073550B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3073550B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08162498A (ja) * | 1994-12-02 | 1996-06-21 | Nec Corp | 半導体素子の実装方法 |
WO1998004000A1 (en) * | 1996-07-22 | 1998-01-29 | Honda Giken Kogyo Kabushiki Kaisha | Plug-in type electronic control unit, connecting structure between wiring board and plug member, connecting unit between electronic parts and wiring board, and electronic parts mounting method |
US5773896A (en) * | 1996-02-19 | 1998-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having offsetchips |
JP2003051973A (ja) * | 2001-08-07 | 2003-02-21 | Hitachi Maxell Ltd | カメラモジュール |
DE4323799B4 (de) * | 1992-07-15 | 2005-04-28 | Toshiba Kawasaki Kk | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
JP2011018654A (ja) * | 2000-08-24 | 2011-01-27 | High Connection Density Inc | ランド・グリッド・アレイ・コネクタのためのキャリア |
EP2395824A1 (en) | 2010-06-10 | 2011-12-14 | Fujitsu Limited | Mount structure, electronic apparatus, stress relieving unit, and method of manufacturing stress relieving unit |
JP5168284B2 (ja) * | 2007-08-24 | 2013-03-21 | 日本電気株式会社 | スペーサ及びその製造方法 |
JP2014146648A (ja) * | 2013-01-28 | 2014-08-14 | Fujikura Ltd | 光学素子実装基板およびその製造方法 |
-
1991
- 1991-06-27 JP JP03156776A patent/JP3073550B2/ja not_active Expired - Fee Related
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4323799B4 (de) * | 1992-07-15 | 2005-04-28 | Toshiba Kawasaki Kk | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
JPH08162498A (ja) * | 1994-12-02 | 1996-06-21 | Nec Corp | 半導体素子の実装方法 |
US5773896A (en) * | 1996-02-19 | 1998-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having offsetchips |
WO1998004000A1 (en) * | 1996-07-22 | 1998-01-29 | Honda Giken Kogyo Kabushiki Kaisha | Plug-in type electronic control unit, connecting structure between wiring board and plug member, connecting unit between electronic parts and wiring board, and electronic parts mounting method |
US6720500B1 (en) * | 1996-07-22 | 2004-04-13 | Honda Giken Kogyo Kabushiki Kaisha | Plug-in type electronic control unit, structure of connection of wiring board with plug member, unit of connection of electronic part with wiring board, and process for mounting electronic part |
JP2011018654A (ja) * | 2000-08-24 | 2011-01-27 | High Connection Density Inc | ランド・グリッド・アレイ・コネクタのためのキャリア |
JP2003051973A (ja) * | 2001-08-07 | 2003-02-21 | Hitachi Maxell Ltd | カメラモジュール |
JP4647851B2 (ja) * | 2001-08-07 | 2011-03-09 | 日立マクセル株式会社 | カメラモジュール |
JP5168284B2 (ja) * | 2007-08-24 | 2013-03-21 | 日本電気株式会社 | スペーサ及びその製造方法 |
EP2395824A1 (en) | 2010-06-10 | 2011-12-14 | Fujitsu Limited | Mount structure, electronic apparatus, stress relieving unit, and method of manufacturing stress relieving unit |
JP2014146648A (ja) * | 2013-01-28 | 2014-08-14 | Fujikura Ltd | 光学素子実装基板およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3073550B2 (ja) | 2000-08-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6548328B1 (en) | Circuit device and manufacturing method of circuit device | |
US4356374A (en) | Electronics circuit device and method of making the same | |
US7091606B2 (en) | Circuit device and manufacturing method of circuit device and semiconductor module | |
US5683942A (en) | Method for manufacturing bump leaded film carrier type semiconductor device | |
US6909178B2 (en) | Semiconductor device and method of manufacturing the same | |
JPH0637143A (ja) | 半導体装置および半導体装置の製造方法 | |
US6548326B2 (en) | Semiconductor device and process of producing same | |
JP2002083904A (ja) | 半導体装置およびその製造方法 | |
JP2012074497A (ja) | 回路基板 | |
JP3073550B2 (ja) | 半導体装置 | |
JP2002083903A (ja) | 半導体装置およびその製造方法 | |
JPH053183A (ja) | 半導体装置及びその製造方法 | |
JP2021005670A (ja) | 電子部品装置及び電子部品装置の製造方法 | |
JP2005269627A (ja) | 半導体リレー装置およびその配線基板の製造方法 | |
US11315866B2 (en) | Semiconductor device | |
JP2001274282A (ja) | 半導体装置 | |
JP2020004926A (ja) | 配線基板及び配線基板の製造方法 | |
JP2004200247A (ja) | 端子、端子の形成方法、半導体チップ、半導体実装基板、電子デバイスおよび電子機器 | |
JP4089629B2 (ja) | 光センサモジュール | |
JP2001274184A (ja) | 回路装置の製造方法 | |
JP2001135662A (ja) | 半導体素子および半導体装置の製造方法 | |
JP2806362B2 (ja) | 半導体装置の製造方法 | |
JPH0582713A (ja) | マルチチツプモジユール及びその製造方法 | |
JPH10340925A (ja) | 半導体装置およびその製造方法 | |
JP2003059959A (ja) | 半導体装置とその実装方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090602 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090602 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |