JP2001274184A - 回路装置の製造方法 - Google Patents

回路装置の製造方法

Info

Publication number
JP2001274184A
JP2001274184A JP2000088828A JP2000088828A JP2001274184A JP 2001274184 A JP2001274184 A JP 2001274184A JP 2000088828 A JP2000088828 A JP 2000088828A JP 2000088828 A JP2000088828 A JP 2000088828A JP 2001274184 A JP2001274184 A JP 2001274184A
Authority
JP
Japan
Prior art keywords
conductive path
conductive
circuit
insulating resin
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000088828A
Other languages
English (en)
Other versions
JP3691335B2 (ja
Inventor
Noriaki Sakamoto
則明 坂本
Yoshiyuki Kobayashi
義幸 小林
Junji Sakamoto
純次 阪本
Shigeaki Mashita
茂明 真下
Katsumi Okawa
克実 大川
Eiju Maehara
栄寿 前原
Yukitsugu Takahashi
幸嗣 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2000088828A priority Critical patent/JP3691335B2/ja
Publication of JP2001274184A publication Critical patent/JP2001274184A/ja
Application granted granted Critical
Publication of JP3691335B2 publication Critical patent/JP3691335B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 プリント基板、セラミック基板、フレキシブ
ルシート等が支持基板として一体で成る回路装置があ
る。しかしこれらの支持基板は、本来必要でなく余分な
材料である。しかも支持基板の厚みが、回路装置を大型
化にする問題もあった。 【解決手段】 支持基板SSに導電箔60を貼着し、導
電箔60に分離溝54を形成した後、回路素子を実装
し、絶縁性樹脂50を被着する。この後、絶縁性樹脂5
0で封止された封止体を支持基板SSから剥離する。従
って支持基板を回路装置と一体で構成することなく、導
電路51、回路素子52が絶縁性樹脂50に支持された
回路装置が実現できる。しかも回路には絶対必要となる
配線L1〜L3があり、湾曲構造59やひさし58を有
するため抜けを防止できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、回路装置の製造方
法に関し、特に薄型の回路装置を実現する製造方法に関
するものである。
【0002】
【従来の技術】従来、電子機器にセットされる回路装置
は、携帯電話、携帯用のコンピューター等に採用される
ため、小型化、薄型化、軽量化が求められている。
【0003】例えば、回路装置として半導体装置を例に
して述べると、一般的な半導体装置として、従来通常の
トランスファーモールドで封止されたパッケージ型半導
体装置がある。この半導体装置1は、図24のように、
プリント基板PSに実装される。
【0004】またこのパッケージ型半導体装置1は、半
導体チップ2の周囲を樹脂層3で被覆し、この樹脂層3
の側部から外部接続用のリード端子4が導出されたもの
である。
【0005】しかしこのパッケージ型半導体装置1は、
リード端子4が樹脂層3から外に出ており、全体のサイ
ズが大きく、小型化、薄型化および軽量化を満足するも
のではなかった。
【0006】そのため、各社が競って小型化、薄型化お
よび軽量化を実現すべく、色々な構造を開発し、最近で
はCSP(チップサイズパッケージ)と呼ばれる、チッ
プのサイズと同等のウェハスケールCSP、またはチッ
プサイズよりも若干大きいサイズのCSPが開発されて
いる。
【0007】図25は、支持基板としてガラスエポキシ
基板5を採用した、チップサイズよりも若干大きいCS
P6を示すものである。ここではガラスエポキシ基板5
にトランジスタチップTが実装されたものとして説明し
ていく。
【0008】このガラスエポキシ基板5の表面には、第
1の電極7、第2の電極8およびダイパッド9が形成さ
れ、裏面には第1の裏面電極10と第2の裏面電極11
が形成されている。そしてスルーホールTHを介して、
前記第1の電極7と第1の裏面電極10が、第2の電極
8と第2の裏面電極11が電気的に接続されている。ま
たダイパッド9には前記ベアのトランジスタチップTが
固着され、トランジスタのエミッタ電極と第1の電極7
が金属細線12を介して接続され、トランジスタのベー
ス電極と第2の電極8が金属細線12を介して接続され
ている。更にトランジスタチップTを覆うようにガラス
エポキシ基板5に樹脂層13が設けられている。
【0009】前記CSP6は、ガラスエポキシ基板5を
採用するが、ウェハスケールCSPと違い、チップTか
ら外部接続用の裏面電極10、11までの延在構造が簡
単であり、安価に製造できるメリットを有する。
【0010】また前記CSP6は、図24のように、プ
リント基板PSに実装される。プリント基板PSには、
電気回路を構成する電極、配線が設けられ、前記CSP
6、パッケージ型半導体装置1、チップ抵抗CRまたは
チップコンデンサCC等が電気的に接続されて固着され
る。
【0011】そしてこのプリント基板で構成された回路
は、色々なセットの中に取り付けられる。
【0012】つぎに、このCSPの製造方法を図26お
よび図27を参照しながら説明する。尚、図27では、
中央のガラエポ/フレキ基板と題するフロー図を参照す
る。
【0013】まず基材(支持基板)としてガラスエポキ
シ基板5を用意し、この両面に絶縁性接着剤を介してC
u箔20、21を圧着する。(以上図26Aを参照) 続いて、第1の電極7,第2の電極8、ダイパッド9、
第1の裏面電極10および第2の裏面電極11対応する
Cu箔20、21に耐エッチング性のレジスト22を被
覆し、Cu箔20、21をパターニングする。尚、パタ
ーニングは、表と裏で別々にしても良い(以上図26B
を参照) 続いて、ドリルやレーザを利用してスルーホールTHの
ための孔を前記ガラスエポキシ基板に形成し、この孔に
メッキを施し、スルーホールTHを形成する。このスル
ーホールTHにより第1の電極7と第1の裏面電極1
0、第2の電極8と第2の裏面電極10が電気的に接続
される。(以上図26Cを参照) 更に、図面では省略をしたが、ボンデイングポストと成
る第1の電極7,第2の電極8にNiメッキを施すと共
に、ダイボンディングポストとなるダイパッド9にAu
メッキを施し、トランジスタチップTをダイボンディン
グする。
【0014】最後に、トランジスタチップTのエミッタ
電極と第1の電極7、トランジスタチップTのベース電
極と第2の電極8を金属細線12を介して接続し、樹脂
層13で被覆している。(以上図26Dを参照) そして必要により、ダイシングして個々の電気素子とし
て分離している。図26では、ガラスエポキシ基板5
に、トランジスタチップTが一つしか設けられていない
が、実際は、トランジスタチップTがマトリックス状に
多数個設けられている。そのため、最後にダイシング装
置により個別分離されている。
【0015】以上の製造方法により、支持基板5を採用
したCSP型の電気素子が完成する。この製造方法は、
支持基板としてフレキシブルシートを採用しても同様で
ある。
【0016】一方、セラミック基板を採用した製造方法
を図27左側のフローに示す。支持基板であるセラミッ
ク基板を用意した後、スルーホールを形成し、その後、
導電ペーストを使い、表と裏の電極を印刷し、焼結して
いる。その後、前製造方法の樹脂層を被覆するまでは図
26の製造方法と同じであるが、セラミック基板は、非
常にもろく、フレキシブルシートやガラスエポキシ基板
と異なり、直ぐに欠けてしまうため金型を用いたモール
ドができない問題がある。そのため、封止樹脂をポッテ
ィングし、硬化した後、封止樹脂を平らにする研磨を施
し、最後にダイシング装置を使って個別分離している。
【0017】
【発明が解決しようとする課題】図25に於いて、トラ
ンジスタチップT、接続手段7〜12および樹脂層13
は、外部との電気的接続、トランジスタの保護をする上
で、必要な構成要素であるが、これだけの構成要素で小
型化、薄型化、軽量化を実現する電気回路装置を提供す
るのは難しかった。
【0018】また、支持基板となるガラスエポキシ基板
5は、前述したように本来不要なものである。しかし製
造方法上、電極を貼り合わせるため、支持基板として採
用しており、このガラスエポキシ基板5を無くすことが
できなかった。
【0019】そのため、このガラスエポキシ基板5を採
用することによって、コストが上昇し、更にはガラスエ
ポキシ基板5が厚いために、回路装置として厚くなり、
小型化、薄型化、軽量化に限界があった。
【0020】更に、ガラスエポキシ基板やセラミック基
板では必ず両面の電極を接続するスルーホール形成工程
が不可欠であり、製造工程も長くなる問題もあった。
【0021】図28は、ガラスエポキシ基板、セラミッ
ク基板または金属基板等に形成されたパターン図を示す
ものである。このパターンは、一般にIC回路が形成さ
れており、トランジスタチップ21、ICチップ22、
チップコンデンサ23および/またはチップ抵抗24が
実装されている。このトランジスタチップ21やICチ
ップ22の周囲には、配線25と一体となったボンディ
ングパッド26が形成され、金属細線28を介してチッ
プ21、22とボンディングパッドが電気的に接続され
ている。また配線29は、外部リードパッド30と一体
となり形成されている。これらの配線25、29は、基
板の中を曲折しながら延在され、必要によってはICチ
ップの中で一番細く形成されている。従って、この細い
配線は、基板と接着面積が非常に少なく、配線が剥がれ
たり、反ったりする問題があった。またボンディングパ
ッド26は、パワー用のボンディングパッドと小信号用
のボンディングパッドがあり、特に小信号用のボンディ
ングパッドは、接着面積が小さく、膜剥がれの原因とな
っていた。
【0022】また、外部リードパッドには、外部リード
が固着されるが、外部リードに加えられる外力により、
外部リードパッドが剥がれる問題もあった。
【0023】更には、ガラスエポキシ基板5とトランジ
スタチップ、ガラスエポキシ基板と樹脂層の熱膨張係数
の違いにより、完成されたCSPが反ってしまう問題も
あった。
【0024】
【課題を解決するための手段】本発明は、前述した多く
の課題に鑑みて成され、第1に、支持基板の上に導電箔
を貼着する工程と、少なくとも導電路となる領域を除い
た前記導電箔に、前記導電箔を貫通して成る分離溝を形
成して前記導電路を形成する工程と、所望の前記導電路
上に回路素子を電気的に接続して固着する工程と、前記
回路素子を被覆し、前記分離溝に充填されるように絶縁
性樹脂でモールドする工程と、前記支持基板から前記導
電路の裏面および前記絶縁性樹脂の裏面を剥がす工程と
を具備することで解決するものである。
【0025】第2に、支持基板の上に導電箔を貼着する
工程と、少なくとも導電路となる領域を除いた前記導電
箔に、前記導電箔を貫通して成る分離溝を形成して前記
導電路を形成する工程と、所望の前記導電路上に回路素
子を固着する工程と、前記回路素子の電極と所望の前記
導電路とを電気的に接続する接続手段を形成する工程
と、前記回路素子、前記接続手段を被覆し、前記分離溝
に充填されるように絶縁性樹脂でモールドする工程と、
前記支持基板から前記導電路の裏面および前記絶縁性樹
脂の裏面を剥がす工程とを具備することで解決するもの
である。
【0026】第3に、支持基板の上に導電箔を貼着し、
少なくとも導電路となる領域に耐食性の導電被膜を形成
する工程と、前記導電被膜を介して前記導電箔を貫通し
て成る分離溝をエッチングすることにより前記導電路を
形成する工程と、所望の前記導電路上に回路素子を電気
的に接続して固着する工程と、前記回路素子を被覆し、
前記分離溝に充填されるように絶縁性樹脂でモールドす
る工程と、前記支持基板から前記導電路の裏面および前
記絶縁性樹脂の裏面を剥がす工程とを具備することで解
決するものである。
【0027】第4に、支持基板の上に導電箔を貼着し、
少なくとも導電路となる領域に耐食性の導電被膜を形成
する工程と、前記導電被膜を介して前記導電箔を貫通し
て成る分離溝をエッチングすることにより前記導電路を
形成する工程と、所望の前記導電路上に回路素子を固着
する工程と、前記回路素子の電極と所望の前記導電路と
を電気的に接続する接続手段を形成する工程と、前記回
路素子、前記接続手段を被覆し、前記分離溝に充填され
るように絶縁性樹脂でモールドする工程と、前記支持基
板から前記導電路の裏面および前記絶縁性樹脂の裏面を
剥がす工程と、前記絶縁性樹脂を切断して個別の回路装
置に分離する工程とを具備することで解決するものであ
る。
【0028】これらの製造方法により、構成要素を最小
限とし従来の課題を解決するものである。特に、導電
路、回路素子およびこれらを封止する絶縁性樹脂で構成
されるために、回路装置の薄型・軽量化が実現でき、し
かも導電路が埋め込まれているために、導電路が絶縁性
樹脂から剥離する事もない。更には、絶縁性樹脂を被着
した際、支持基板の平坦性により回路装置の反りを抑制
することも可能となる。
【0029】また導電箔の表面に導電被膜を形成するこ
とにより、表面にひさしを有する導電路を形成すること
ができ、アンカー効果を持って絶縁性樹脂に封止され
る。
【0030】
【発明の実施の形態】回路装置を説明する第1の実施の
形態 まず本発明の回路装置について図1を参照しながらその
構造について説明する。
【0031】図1には、絶縁性樹脂50に埋め込まれた
導電路51を有し、前記導電路51上には回路素子52
が固着され、前記絶縁性樹脂50で導電路51を支持し
て成る回路装置53が示されている。しかも導電路51
の側面は湾曲構造59を有している。
【0032】本構造は、回路素子52A、52B、複数
の導電路51A、51B、51Cと、この導電路51
A、51B、51Cを埋め込む絶縁性樹脂50の3つの
材料で構成され、導電路51間には、この絶縁性樹脂5
0で充填された分離溝54が設けられる。そして絶縁性
樹脂50により湾曲構造59の前記導電路51が支持さ
れている。
【0033】絶縁性樹脂としては、エポキシ樹脂等の熱
硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファ
イド等の熱可塑性樹脂を用いることができる。また絶縁
性樹脂は、金型を用いて固める樹脂、ディップ、塗布を
して被覆できる樹脂であれば、全ての樹脂が採用でき
る。また導電路51としては、Cuを主材料とした導電
箔、Alを主材料とした導電箔、またはFe−Ni等の
合金から成る導電箔等を用いることができる。もちろ
ん、他の導電材料でも可能であり、特にエッチングでき
る導電材、レーザで蒸発する導電材が好ましい。
【0034】本発明では、特にエッチングとしてドライ
エッチング、あるいはウェットエッチングを採用して非
異方性的なエッチングを施すことにより、導電路51の
側面を湾曲構造59とし、アンカー効果を発生させてい
る。その結果、導電路51が絶縁性樹脂50から抜けな
い構造を実現している。もちろん導電路51の側面をス
トレートに形成しても良い。
【0035】また回路素子52の接続手段は、金属細線
55A、ロウ材から成る導電ボール、扁平する導電ボー
ル、半田等のロウ材55B、Agペースト等の導電ペー
スト55C、導電被膜または異方性導電性樹脂等であ
る。これら接続手段は、回路素子52の種類、回路素子
52の実装形態で選択される。例えば、ベアの半導体素
子であれば、表面の電極と導電路51との接続は、金属
細線が選択され、CSPであれば半田ボールや半田バン
プが選択される。またチップ抵抗、チップコンデンサ
は、半田55Bが選択される。またパッケージされた回
路素子、例えばBGA、フェイスダウン型の半導体素子
等を導電路51に実装しても問題はなく、これを採用す
る場合、接続手段は半田が選択される。
【0036】また回路素子と導電路51Aとの固着は、
電気的接続が不要であれば、絶縁性接着剤が選択され、
また電気的接続が必要な場合は、導電被膜が採用され
る。ここでは、導電被膜は少なくとも一層あればよい。
【0037】この導電被膜として考えられる材料は、A
g、Au、PtまたはPd等であり、蒸着、スパッタリ
ング、CVD等の低真空、または高真空下の被着、メッ
キまたは焼結等により被覆される。
【0038】例えばAgは、Auと接着するし、ロウ材
とも接着する。よってチップ裏面にAu被膜が被覆され
ていれば、そのままAg被膜、Au被膜、半田被膜を導
電路51Aに被覆することによってチップを熱圧着で
き、また半田等のロウ材を介してチップを固着できる。
ここで、前記導電被膜は複数層に積層された導電被膜の
最上層に形成されても良い。例えば、Cuの導電路51
Aの上には、Ni被膜、Au被膜の二層が順に被着され
たもの、Ni被膜、Cu被膜、半田被膜の三層が順に被
着されたもの、Ag被膜、Ni被膜の二層が順に被覆さ
れたものが形成できる。尚、これら導電被膜の種類、積
層構造は、これ以外にも多数あるが、ここでは省略をす
る。
【0039】本回路装置は、導電路51を封止樹脂であ
る絶縁性樹脂50で支持しているため、支持基板が不要
となり、導電路51、回路素子52および絶縁性樹脂5
0で構成される。この構成は、本発明の特徴である。従
来の技術の欄でも説明したように、従来の回路装置の導
電路は、支持基板で支持されてパッケージされていた
り、リードフレームで支持されているため、本来不要に
しても良い構成が付加されている。しかし、本回路装置
は、必要最小限の構成要素で構成され、支持基板を不要
としているため、薄型で安価となる特徴を有する。
【0040】また前記構成の他に、回路素子52を被覆
し且つ前記導電路52間の前記分離溝54に充填されて
一体に支持する絶縁性樹脂50を有している。
【0041】この湾曲構造59の導電路51間は、分離
溝54となり、ここに絶縁性樹脂50が充填されること
で、導電路51の抜けが防止できると同時にお互いの絶
縁がはかれるメリットを有する。
【0042】また、回路素子52を被覆し且つ導電路5
1間の分離溝54に充填され導電路51の裏面のみを露
出して一体に支持する絶縁性樹脂50を有している。
【0043】この導電路の裏面を露出する点は、本発明
の特徴の一つである。導電路の裏面が外部との接続に供
することができ、図25の如き従来構造のスルーホール
THを不要にできる特徴を有する。
【0044】しかも回路素子がロウ材、Au、Ag等の
導電被膜を介して直接導電路51Aに固着され、この導
電路51Aが実装基板の導電路と固着されている場合、
回路素子52Aから発生する熱を導電路51Aを介して
実装基板に伝えることができる。特に放熱により、駆動
電流の上昇等の特性改善が可能となる半導体チップに有
効である。
【0045】また本回路装置は、分離溝54の表面と導
電路51の裏面は、実質一致している構造となってい
る。本構造は、本発明の特徴であり、図25に示す裏面
電極10、11と異なり、段差が設けられないため、回
路装置53をそのまま水平に移動できる特徴を有する。
【0046】図1は、複数の回路素子でIC回路を構成
するものであり、特に回路素子と回路素子を接続する導
電路は、配線として機能し、図1Bの如く、実質ランド
状の形状となっている。しかし実際の形状は、図2や図
28の如く、更に複雑なものである。特に配線は、一方
の素子と接続され、少なくとも一つの回路素子を迂回す
るようにして他方の素子と接続され、細く長いために、
絶縁性樹脂から剥がれやすいが、配線自身も絶縁性樹脂
に埋め込まれているため、この問題も解決される。 回路装置を説明する第2の実施の形態 次に図2に示された回路装置53を説明する。
【0047】本構造は、図2Bの如く、導電路51とし
て配線L1、L2が形成されており、それ以外は、図1
の構造と実質同一である。よってこの配線L1、L2に
ついて説明する。
【0048】前述したように、IC回路には、大規模の
回路から小規模の回路まである。しかしここでは、図面
の都合もあり、小規模な回路を図2Aに示す。この回路
は、オーディオの増幅回路に多用される差動増幅回路と
カレントミラー回路が接続されたものである。前記差動
増幅回路は、図2Aの如く、TR1とTR2で構成さ
れ、前記カレントミラー回路は、TR3とTR4で主に
構成されている。
【0049】図2Bは、図2Aの回路を本回路装置に実
現した時の平面図であり、図2Cは、図2BのA−A線
に於ける断面図、図2Dは、B−B線に於ける断面図で
ある。図2Bの左側には、TR1とTR3が実装される
ダイパッド51Aが設けられ、右側にはTR2とTR4
が実装されるダイパッド51Dが設けられている。この
ダイパッド51A、51Dの上側には、外部接続用の電
極51B、51E〜51Gが設けられ、下側には、51
C、51H〜51Jが設けられている。そしてTR1の
エミッタとTR2のエミッタが共通接続されているた
め、配線L2が電極51E、51Gと一体となって形成
されている。またTR3のベースとTR4のベース、T
R3のエミッタとTR4のエミッタが共通接続されてい
るため、配線L1が電極51C、55Jと一体となって
設けられ、配線L3が電極55H、55Iと一体となっ
て設けられている。
【0050】本発明の特徴は、この配線L1〜L3にあ
る。図28で説明すれば、配線25、配線29がこれに
該当するものである。この配線は、本回路装置の集積度
により異なるが、幅は、25μm〜と非常に狭いもので
ある。尚、この25μmは、ウェットエッチングを採用
した場合の数値であり、ドライエッチングを採用すれ
ば、その幅は更に狭くできる。
【0051】図2Dからも明らかなように、配線L1
は、裏面を露出するだけで、その他の側面は、湾曲構造
を有すると共に絶縁性樹脂50で支持されている。また
別の表現をすれば、絶縁性樹脂50に配線が埋め込まれ
ている。よって、図25の様に、たんに支持基板に配線
が貼り合わされているのとは異なり、配線の抜け、剥が
れ、反りを防止することが可能となる。特に、後述する
製造方法から明らかな様に、導電路の側面が粗面および
/または湾曲構造で成る事、導電路の表面にひさしが形
成されている事等により、アンカー効果が発生し、絶縁
性樹脂から前記導電路が抜けない構造となる。
【0052】また外部接続用の電極51B、51C、5
51E〜51Jは、前述したとおり絶縁性樹脂で埋め込
まれているため、固着された外部リードから外力が加わ
っても、剥がれずらい構造となる。 回路装置を説明する第3の実施の形態 次に図8に示された回路装置56を説明する。
【0053】本構造は、導電路51の表面に導電被膜5
7が形成されており、それ以外は、図1や図2の構造と
実質同一である。よってここでは、導電路上にこの導電
被膜57が形成された所を中心に説明する。
【0054】第1の特徴は、導電路や回路装置の反りを
防止するするために導電被膜57を設ける点である。
【0055】一般に、絶縁性樹脂と導電路材料(以下第
1の材料と呼ぶ。)の熱膨張係数の差により、回路装置
自身が反ったり、また導電路が湾曲したり剥がれたりす
る。また導電路51の熱伝導率が絶縁性樹脂の熱伝導率
よりも優れているため、導電路51の方が先に温度上昇
して膨張する。そのため、第1の材料よりも熱膨張係数
の小さい第2の材料を被覆することにより、導電路の反
り、剥がれ、回路装置の反りを防止することができる。
特に第1の材料としてCuを採用した場合、第2の材料
としてはAu、NiまたはPt等が良い。Cuの膨張率
は、16.7×10−6(10のマイナス6乗)で、A
uは、14×10−6、Niは、12.8×10−6、
Ptは、8.9×10−6である。尚、この場合、複数
の層を形成して実施しても良い。
【0056】第2の特徴は、第2の材料によりアンカー
効果を持たせている点である。第2の材料によりひさし
58が形成され、しかも導電路51と被着したひさし5
8が絶縁性樹脂50に埋め込まれているため、アンカー
効果を発生し、導電路51の抜けを防止できる構造とな
る。
【0057】図8は、湾曲構造59とひさし58の両方
で、二重のアンカー効果を発生させて導電路51の抜け
を抑制している。
【0058】以上の3つの実施の形態は、回路装置とし
てトランジスタチップ52Aと受動素子52Bが実装さ
れた回路装置で説明してきたが、本発明は、図21、図
22の如く、一つの半導体チップが封止されて構成され
た回路装置でも実施可能である。図21の如く、CSP
等のフェイスダウン型の素子80が実装された回路装置
81、または図22の如くチップ抵抗、チップコンデン
サ等の受動素子82が封止された回路装置83でも実施
できる。更には、2つの導電路間に金属細線を接続し、
これが封止されたものでも良い。これはフューズとして
活用できる。 回路装置の製造方法を説明する第1の実施の形態 次に図3〜図7および図1を使って回路装置53の製造
方法について説明する。
【0059】まず図3の如く、支持基板SSに貼着され
たシート状の導電箔60を用意する。この導電箔60
は、ロウ材の付着性、ボンディング性、メッキ性が考慮
されてその材料が選択され、材料としては、Cuを主材
料とした導電箔、Alを主材料とした導電箔またはFe
−Ni等の合金から成る導電箔等が採用される。
【0060】導電箔の厚さは、後のエッチングを考慮す
ると10μm〜300μm程度が好ましく、ここでは7
0μm(2オンス)の銅箔を採用した。しかし300μ
m以上でも10μm以下でも基本的には良い。
【0061】また貼着手段としては、接着剤、熱可塑性
樹脂、UVシート(紫外線を照射することにより接着性
が落ちるもの)等が考えられる。この貼着手段は、絶縁
性樹脂50を被覆した後、溶剤に溶かしたり、加熱する
ことにより液状にしたり、紫外線照射により接着性を落
としたりすることにより、回路装置53を支持基板SS
から剥離できる材料でなければならない。
【0062】続いて、少なくとも導電路51となる領域
を除いた導電箔60を除去する工程、前記導電路60に
回路素子を実装する工程およびこの除去工程により形成
された分離溝61および導電箔60に絶縁性樹脂50を
被覆し、回路素子を封止する工程がある。
【0063】まず、図4の如く、Cu箔60の上に、ホ
トレジストPR(耐エッチングマスク)を形成し、導電
路51となる領域を除いた導電箔60が露出するように
ホトレジストPRをパターニングする。そして、図5A
の如く、前記ホトレジストPRを介して前記分離溝61
が導電箔60を貫通するようにエッチングしている。
【0064】本製造方法ではウェットエッチングまたは
ドライエッチングで、非異方性的にエッチングされ、そ
の側面は、粗面となり、しかも湾曲となる特徴を有す
る。
【0065】ウェットエッチングの場合、エッチャント
は、塩化第二鉄または塩化第二銅が採用され、前記導電
箔は、このエッチャントの中にディッピングされるか、
このエッチャントがシャワーリングされる。
【0066】特に図5Bの如く、エッチングマスクとな
るホトレジストPRの直下は、横方向のエッチングが進
みづらく、それより深い部分が横方向にエッチングされ
る。図のように分離溝61の側面のある位置から上方に
向かうにつれて、その位置に対応する開口部の開口径が
小さくなれば、逆テーパー構造となり、アンカー構造を
有する構造となる。またシャワーリングを採用すること
で、深さ方向に向かいエッチングが進み、横方向のエッ
チングは抑制されるため、このアンカー構造が顕著に現
れる。
【0067】またドライエッチングの場合は、異方性、
非異方性でエッチングが可能である。現在では、Cuを
反応性イオンエッチングで取り除くことは不可能といわ
れているが、スパッタリングで除去できる。またスパッ
タリングの条件によって異方性、非異方性でエッチング
できる。
【0068】尚、図5に於いて、ホトレジストの代わり
にエッチング液に対して耐食性のある導電被膜を選択的
に被覆しても良い。導電路と成る部分に選択的に被着す
れば、この導電被膜がエッチング保護膜となり、レジス
トを採用することなく分離溝をエッチングできる。この
導電被膜として考えられる材料は、Ag、Au、Ptま
たはPd等である。しかもこれら耐食性の導電被膜は、
ダイパッド、ボンディングパッドとしてそのまま活用で
きる特徴を有する。
【0069】例えばAg被膜は、Auと接着するし、ロ
ウ材とも接着する。よってチップ裏面にAu被膜が被覆
されていれば、そのまま導電路51上のAg被膜にチッ
プを熱圧着でき、また半田等のロウ材を介してチップを
固着できる。またAgの導電被膜にはAu細線が接着で
きるため、ワイヤーボンディングも可能となる。従って
これらの導電被膜をそのままダイパッド、ボンディング
パッドとして活用できるメリットを有する。
【0070】続いて、図6の如く、分離溝61が形成さ
れた導電箔60に回路素子52を電気的に接続して実装
する工程がある。
【0071】回路素子52としては、トランジスタ、ダ
イオード、ICチップ等の半導体素子52A、チップコ
ンデンサ、チップ抵抗等の受動素子52Bである。また
厚みが厚くはなるが、ウェハスケール型のCSP、BG
A等のフェイスダウンの半導体素子も実装できる。
【0072】ここでは、ベアのトランジスタチップ52
Aが導電路51Aにダイボンディングされ、エミッタ電
極と導電路51B、ベース電極と導電路51Bが熱圧着
によるボールボンディングあるいは超音波によるウェッ
ヂボンデイング等で固着される金属細線55Aを介して
接続される。また52Bは、チップコンデンサまたは受
動素子であり、半田等のロウ材または導電ペースト55
Bで固着される。
【0073】また図28に示すパターンを本実施の形態
で応用した場合、ボンディングパッド26は、そのサイ
ズが非常に小さいが、支持基板SSと一体である。よっ
てボンディングツールのエネルギーを伝えることがで
き、ホンディング性も向上するメリットを有する。また
ボンディング後の金属細線のカットに於いて、金属細線
をプルカットする場合がある。この時は、ボンディング
パッドが支持基板SSと一体で成るため、ボンディング
パッドが浮いたりする現象を無くせ、プルカット性も向
上する。
【0074】更に、図7に示すように、側面が湾曲した
分離溝61に絶縁性樹脂50を付着する工程がある。こ
れは、トランスファーモールド、インジェクションモー
ルド、ディッピングまたは塗布により実現できる。樹脂
材料としては、エポキシ樹脂等の熱硬化性樹脂がトラン
スファーモールドで実現でき、ポリイミド樹脂、ポリフ
ェニレンサルファイド等の熱可塑性樹脂はインジェクシ
ョンモールドで実現できる。
【0075】本実施の形態では、絶縁性樹脂の厚さは、
金属細線55Aの頂部から上に約100μmが被覆され
るように調整されている。この厚みは、回路装置の強度
を考慮して厚くすることも、薄くすることも可能であ
る。
【0076】本工程の特徴は、絶縁性樹脂50を被覆
し、硬化するまでは、その表面が平坦な支持基板SSと
一体でなることである。従来では、樹脂層13とガラス
エポキシ基板5の熱膨張係数の違いによりCSPが反っ
てしまう。しかし本発明では、支持基板SS自身が、硬
化温度に到達しても、そして冷却しても、その平坦性を
維持しており、しかもこの支持基板SSに導電路51の
裏面が貼着されているため、また絶縁性樹脂の裏面が支
持基板SSに貼着されているため、回路装置53を構成
する導電路51、絶縁性樹脂50は、支持基板SSの上
で平坦性を維持しながら硬化される。従って、貼着手段
ADを溶かしたり、液化させたりあるいは接着性を落と
したりして、封止体を剥離しても、その裏面は、実質的
に平坦性を維持できている。
【0077】更には、湾曲構造59を持った分離溝61
に絶縁性樹脂50が充填されるため、この部分でアンカ
ー効果が発生し、絶縁性樹脂50からの前記導電路51
の剥がれが防止できる。
【0078】尚、ここの絶縁性樹脂50を被覆する前
に、例えば半導体チップや金属細線の接続部を保護する
ためにシリコーン樹脂等をポッティングしても良い。
(以上図7を参照)続いて、前記封止体MBを支持基板
SSから剥離する工程がある。
【0079】本発明では、貼着手段ADとして熱可塑性
樹脂を採用しているために、液状になるまで熱可塑性樹
脂を加温し、その後、支持基板SSから封止体MBを剥
離している。
【0080】前述したように、この導電路51を含む封
止体MBは、前記加温工程の前でその平坦性が確立され
ている。よって、この加温工程で封止体MBが加熱され
るが、再度冷却されると、加温工程前の平坦性に戻るた
め、封止体MBの平坦性は実質的に維持される。
【0081】また前記熱可塑性樹脂を貼着手段ADとし
て採用する場合、絶縁性樹脂50は、熱可塑性樹脂より
も熱硬化性樹脂が好ましい。熱硬化性樹脂は、いったん
硬化すると溶けることがないため、この硬化温度よりも
液化温度の高い熱可塑性樹脂を貼着手段ADとして採用
することができるからである。
【0082】金型温度は、樹脂の注入時よりも重合反応
時の方が高く設定され、この温度で前記熱可塑性樹脂が
液化していると、分離された導電路51が支持基板SS
から簡単に剥がれてしまうからである。そのため熱可塑
性樹脂は、その液化温度が、前記絶縁性樹脂50の重合
反応時のピーク温度よりも高い材料で選択される。重合
反応時は、熱可塑性樹脂は接着剤として機能し、また剥
離の際は、前記ピーク温度よりも高い温度で液化させ、
封止体MBを支持基板SSから剥がしている。
【0083】本工程は、加温しなくても剥離させること
ができる。例えば、有機溶剤等の薬液で選択的に貼着手
段を溶かすことができる。この場合、絶縁性樹脂50と
しては、熱可塑性樹脂、熱硬化性樹脂の両方が採用でき
る。ここでは絶縁性樹脂をできる限り溶融しない薬液を
選択することが望ましい。またUVシートと呼ばれる接
着シートを採用しても良い。このシートは、本来接着性
を有するが、紫外線が照射されることでその接着性が落
ちたり、または接着性を無くすことができる材料であ
る。例えば、ガラスまたはプラスチック等の透明基板を
支持基板SSとして採用すると、支持基板SSの裏面か
らUVシートに紫外線照射をする事が可能となり、前記
封止体を支持基板SSから剥離することができる。
【0084】この支持基板SSからの剥離が行われた
後、導電路51の裏面には、前記貼着手段ADの一部が
残存する恐れがあるため、封止体の裏面を研磨したり、
導電路51の裏面をライトエッチングして、前記導電路
51の裏面を清浄化しても良い。
【0085】以上の工程により、絶縁性樹脂50に導電
路51の裏面が露出する構造となる。そして分離溝61
は、図1の分離溝54となる。
【0086】最後に、必要によって露出した導電路51
に半田等の導電材を被着し、図1の如く回路装置として
完成する。
【0087】尚、本製造方法では、導電箔60にトラン
ジスタとチップ抵抗が実装されているだけであるが、こ
れを1単位としてマトリックス状に配置しても良いし、
図2や図28の様な回路を1単位としてマトリックス状
に配置しても良い。この場合は、後述するようにダイシ
ング装置で個々に分離される。
【0088】以上の製造方法によって、絶縁性樹脂50
に導電路51が埋め込まれ、絶縁性樹脂50の裏面と導
電路51の裏面が一致する平坦な回路装置53が実現で
きる。
【0089】本製造方法は、支持基板SSを採用する
が、最後には取り去る点にその特徴がある。図26の従
来の製造方法では、不要な支持基板5を装置として一体
で構成しているため、製造コストが高く、その厚みも非
常に厚い。しかし本発明では、支持基板SSは、繰り返
し再利用ができ、コストの低減が実現できると同時に回
路装置として薄型・軽量化が実現できる特徴を有する。
【0090】尚、導電路51表面からの絶縁性樹脂の厚
さは、前工程の絶縁性樹脂の付着の時に調整できる。従
って実装される回路素子により違ってくるが、回路装置
56としての厚さは、厚くも薄くもできる特徴を有す
る。(以上図1を参照)回路装置の製造方法を説明する
第2の実施の形態次に図9〜図13、図8を使ってひさ
し58を有する回路装置56の製造方法について説明す
る。尚、ひさしとなる第2の材料70が被着される以外
は、第1の実施の形態(図1、図2)と実質同一である
ため、詳細な説明は省略する。
【0091】まず図9の如く、支持基板SSに貼着され
た第1の材料から成る導電箔60を用意し、この導電箔
60上にエッチングレートの小さい第2の材料70を被
覆する。
【0092】例えばCu箔の上にNiを被着すると、塩
化第二鉄または塩化第二銅等でCuとNiが一度にエッ
チングでき、エッチングレートの差によりNiがひさし
58と成って形成されるため好適である。太い実線がN
iから成る導電被膜70であり、その膜厚は1〜10μ
m程度が好ましい。またNiの膜厚が厚い程、ひさし5
8が形成されやすい。
【0093】また第2の材料は、第1の材料と選択エッ
チングできる材料を被覆しても良い。この場合、まず第
2の材料から成る被膜を導電路51の形成領域に被覆す
るように選択配置し、この被膜をマスクにして第1の材
料をエッチングすればひさし58が形成できるからであ
る。第2の材料としては、Al、Ag、Au等が考えら
れる。(以上図9を参照) 続いて、少なくとも導電路51となる領域を除いた導電
箔60を貫通するように取り除く工程がある。
【0094】図10の如く、Ni70の上に、ホトレジ
ストPRを形成し、導電路51となる領域を除いたNi
70が露出するようにホトレジストPRをパターニング
し、図11の如く、前記ホトレジストを介してエッチン
グすればよい。
【0095】前述したように塩化第二鉄、塩化第二銅の
エッチャント等を採用しエッチングすると、Ni70の
エッチングレートがCu60のエッチングレートよりも
遅いため、エッチングが進むにつれてひさし58がでて
くる。
【0096】尚、前記分離溝61が形成された導電箔6
0に回路素子52を実装する工程(図12)、前記導電
箔60および分離溝61に絶縁性樹脂50を被覆し、封
止体を支持基板SSから剥離する工程(図13)、およ
び導電路裏面に導電被膜を形成して完成までの工程(図
8)は、前製造方法と同一であるためその説明は省略す
る。 回路装置の製造方法を説明する第3の実施の形態 続いて、複数種類の回路素子、配線、ダイパッド、ボン
ディングパッド等から成る導電路で構成されるIC回路
を一単位としてマトリックス状に配置し、封止後に個別
分離して、IC回路を構成した回路装置とする製造方法
を図14〜図20を参照して説明する。尚、ここでは図
2の構造、特に図2Cの断面図を使って説明してゆく。
また本製造方法は、第1の実施の形態、第2の実施の形
態と殆どが同じであるため、同一の部分は簡単に述べ
る。
【0097】まず図14の如く、支持基板SSに貼着材
ADを介してシート状の導電箔60が貼り合わさりれた
ものを用意する。
【0098】続いて、少なくとも導電路51となる領域
を除いた導電箔60を、導電箔60を貫通するように除
去する工程がある。
【0099】まず、図15の如く、Cu箔60の上に、
ホトレジストPRを形成し、導電路51となる領域を除
いた導電箔60が露出するようにホトレジストPRをパ
ターニングする。そして、図16の如く、前記ホトレジ
ストPRを介してエッチングすればよい。
【0100】エッチングにより形成された分離溝61の
側面は、粗面となるため絶縁性樹脂50との接着性が向
上される。
【0101】またここの分離溝61の側壁は、非異方性
的にエッチングされるため湾曲となる。この除去工程
は、ウェットエッチング、ドライエッチングが採用でき
る。そしてこの湾曲構造によりアンカー効果が発生する
構造となる。(詳細は、回路装置の製造方法を説明する
第1の実施の形態を参照) 尚、図15に於いて、ホトレジストPRの代わりにエッ
チング液に対して耐食性のある導電被膜を選択的に被覆
しても良い。導電路と成る部分に選択的に被着すれば、
この導電被膜がエッチング保護膜となり、レジストを採
用することなく分離溝をエッチングできる。
【0102】続いて、図17の如く、分離溝61が形成
された導電路51に回路素子52Aを電気的に接続して
実装する工程がある。
【0103】回路素子52Aとしては、トランジスタ、
ダイオード、ICチップ等の半導体素子、チップコンデ
ンサ、チップ抵抗等の受動素子である。また厚みが厚く
はなるが、CSP、BGA等のフェイスダウンの半導体
素子も実装できる。
【0104】ここでは、ベアのトランジスタチップ52
Aが導電路51Aにダイボンディングされ、エミッタ電
極と導電路51B、ベース電極と導電路51Bが金属細
線55Aを介して接続される。
【0105】更に、図18に示すように、前記回路素子
52を被覆し、且つ分離溝61に絶縁性樹脂50を付着
する工程がある。これは、トランスファーモールド、イ
ンジェクションモールド、またはディッピングにより実
現できる。
【0106】本実施の形態では、導電箔60表面に被覆
された絶縁性樹脂の厚さは、実装された回路素子の一番
高い所から約100μm程度が被覆されるように調整さ
れている。この厚みは、回路装置の強度を考慮して厚く
することも、薄くすることも可能である。
【0107】続いて、導電路51を含み絶縁性樹脂50
で封止された封止体MBを支持基板SSから剥剥離する
工程がある。この結果、絶縁性樹脂50に導電路51の
表面が露出する構造となる。
【0108】更に、図19の如く、露出した導電路51
に半田等の導電材を被着する。
【0109】最後に、図20の如く、回路素子毎に分離
し、回路装置として完成する工程がある。
【0110】分離ラインは、矢印の所であり、ダイシン
グ、カット、プレス、チョコレートブレーク等で実現で
きる。尚、チョコレートブレークを採用する場合は、絶
縁性樹脂を被覆する際に分離ラインに溝が入るように金
型に突出部を形成しておけば良い。
【0111】特にダイシングは、通常の半導体装置の製
造方法に於いて多用されるものであり、非常にサイズの
小さい物も分離可能であるため、好適である。
【0112】以上の第1〜第3の実施の形態で説明した
製造方法は、図28で示すような複雑なパターンも実施
可能である。特に曲折し、ボンディングパッド26と一
体で成り、他端が回路素子と電気的に接続される配線
は、その幅も狭く、しかもその長さが長い。そのため、
熱による反りは、非常に大きく、従来構造では剥がれが
問題となる。しかし本発明では、配線が絶縁性樹脂に埋
め込まれて支持されているので、配線自身の反り、剥が
れ、抜けを防止することができる。またボンディングパ
ッド自身は、その平面面積が小さく、従来の構造では、
ボンディングパッドの剥がれが発生するが、本発明で
は、前述したように絶縁性樹脂に埋め込まれ、更には絶
縁性樹脂にアンカー効果を持って支持されているため、
抜けを防止できるメリットを有する。
【0113】更には、絶縁性樹脂50の中に回路を埋め
込んだ回路装置が実現できるメリットもある。従来構造
で説明すれば、プリント基板、セラミック基板の中に回
路を組み込んだようなものである。これは、後の実装方
法にて説明する。図27の右側には、本発明を簡単にま
とめたフローが示されている。支持基板にCu箔を貼
着、Ag、AuまたはNi等のメッキ、Cu箔エッチン
グ、ダイボンド、ワイヤーボンデイング、トランスファ
ーモールド、支持基板からの剥離、導電路の裏面処理お
よびダイシングの9工程で回路装置が実現できる。しか
も全ての工程を内作する事ができる。回路装置の種類お
よびこれらの実装方法を説明する実施の形態。
【0114】図21は、フェイスダウン型の回路素子8
0を実装した回路装置81を示すものである。回路素子
80としては、ベアの半導体チップ、表面が封止された
ウェハスケール型のCSPやBGA等が該当する。また
図22は、チップ抵抗やチップ抵抗等の受動素子82が
実装された回路装置83を示すものである。これらは、
支持基板が不要であるため、薄型であり、しかも絶縁性
樹脂で封止されてあるため、耐環境性にも優れたもので
ある。
【0115】図23は、実層構造について説明するもの
である。図23Aは、プリント基板や金属基板、セラミ
ック基板等の実装基板84に形成された導電路85に今
まで説明してきた本発明の回路装置53、81、83が
実装されたものである。
【0116】特に、半導体チップ52の裏面が固着され
た導電路51Aは、実装基板84の導電路85と熱的に
結合されているため、回路装置の熱を前記導電路85を
介して放熱させることができる。また実装基板84とし
て金属基板を採用すると、金属基板の放熱性も手伝って
更に半導体チップ52の温度を低下させることができ
る。そのため、半導体チップの駆動能力を向上させるこ
とができる。
【0117】例えばパワーMOS、IGBT、SIT、
大電流駆動用のトランジスタ、大電流駆動用のIC(M
OS型、BIP型、Bi−CMOS型)メモリ素子等
は、好適である。
【0118】また金属基板としては、Al基板、Cu基
板、Fe基板が好ましく、また導電路85との短絡が考
慮されて、絶縁性樹脂および/または酸化膜等が形成さ
れている。
【0119】また図23Bは、本発明により製造された
回路装置90を、図23Aの実装基板84として活用し
たものである。これは、本発明の最大の特徴となるもの
である。つまり従来のプリント基板、セラミック基板で
は、たかだか基板の中にスルーホールTHが形成されて
いる程度であるが、本発明では、IC回路を内蔵させた
基板モジュールが実現できる特徴を有する。例えば、プ
リント基板の中に少なくとも1つの回路(システムとし
て内蔵させても良い)が内蔵されているものである。
【0120】また、従来では、支持基板としてプリント
基板、セラミック基板等が一体で構成されていたが、本
発明では、この支持基板が不要となる基板モジュールが
実現できる。これは、プリント基板、セラミック基板ま
たは金属基板で構成されたハイブリッド基板と比べ、そ
の厚みを薄く、しかもその重量を軽くできる。
【0121】また本回路装置90を支持基板として活用
し、露出している導電路に回路素子を実装できるため、
高機能な基板モジュールが実現できる。特に本回路装置
を支持基板とし、この上に素子として本回路装置91を
実装すれば、基板モジュールとして更に軽量で薄いもの
が実現できる。
【0122】従って、これらの実装形態により、このモ
ジュールを実装した電子機器は、小型で軽量なものが実
現できる。
【0123】尚、符号93で示したハッチング部分は、
絶縁性の被膜である。例えば半田レジスト等の高分子膜
が好ましい。これを形成することにより、基板90の中
に埋め込まれた導電路と回路素子91等に形成された電
極との短絡を防止できる。従来の実装方法に於いて、半
導体メーカーは、パッケージ型半導体装置、フリップチ
ップを形成し、セットメーカーは、半導体メーカーから
供給された半導体装置と部品メーカーから供給された受
動素子等をプリント基板に実装し、これをモジュールと
してセットに組み込んで電子機器としていた。しかし本
回路装置では、自身を実装基板として採用できるため、
半導体メーカーは、後工程を利用して実装基板モジュー
ルを完成でき、直接セットメーカーに供給できる。従っ
て、セットメーカーは、この基板への素子実装を大幅に
省くことができる。
【0124】
【発明の効果】以上の説明から明らかなように、本発明
では、回路素子、導電路および絶縁性樹脂の必要最小限
で構成され、資源に無駄のない回路装置となる。よって
コストを大幅に低減できる回路装置を実現できる。また
絶縁性樹脂の被覆膜厚、導電箔の厚みを最適値にするこ
とにより、非常に小型化、薄型化および軽量化された回
路装置を実現できる。更には、反りや剥がれの現象が顕
著である配線は、絶縁性樹脂に埋め込まれて支持されて
いるために、これらの問題を解決することができる。
【0125】また導電路の裏面のみを絶縁性樹脂から露
出しているため、導電路の裏面が直ちに外部との接続に
供することができ、図25の如き従来構造の裏面電極お
よびスルーホールを不要にできる利点を有する。
【0126】しかも回路素子がロウ材、Au、Ag等の
導電被膜を介して直接固着されている場合、導電路の裏
面が露出されてため、回路素子から発生する熱を導電路
を介して直接実装基板に熱を伝えることができる。特に
この放熱により、パワー素子の実装も可能となる。
【0127】また本回路装置は、分離溝の表面と導電路
の表面は、実質一致している平坦な表面を有する構造と
なっており、狭ピッチQFP等を図23Bの如き、支持
基板に実装しても、回路装置自身をそのまま水平に移動
できるので、リードずれの修正が極めて容易となる。
【0128】また導電路の側面が湾曲構造をしており、
更には導電路の表面に第2の材料から成る被膜を形成す
ることにより、導電路に被着されたひさしが形成でき
る。よってアンカー効果を発生させることができ、導電
路の反り、抜けを防止することができる。
【0129】また、絶縁性樹脂の被着時まで支持基板で
全体を支持し、この支持基板を剥離することにより回路
装置として実現している。従って、回路素子、導電箔、
絶縁性樹脂の必要最小限で回路装置を構成できる。従来
例で説明した如く、本来回路装置を構成する上で支持基
板が要らなくなり、コスト的にも安価にできる。また支
持基板が不要であること、導電路が絶縁性樹脂に埋め込
まれていること、更には絶縁性樹脂と導電箔の厚みの調
整が可能であることにより、非常に薄い回路装置が形成
できるメリットもある。また分離溝の形成工程に湾曲構
造も形成でき、アンカー効果のある構造も同時に実現で
きる。
【0130】また図27から明白なように、スルーホー
ルの形成工程、導体の印刷工程(セラミック基板の場
合)等を省略できるので、従来より製造工程を大幅に短
縮でき、全行程を内作できる利点を有する。
【0131】次に平坦な支持基板の上で絶縁性樹脂を封
止できるため、絶縁性樹脂と導電箔の熱膨張係数差によ
る反り、絶縁性樹脂と回路素子の熱膨張係数差による反
りを防止することができる。
【0132】また導電路と絶縁性樹脂で同一面を形成す
るため、実装された回路装置は、実装基板上の導電路側
面に当たることなくずらすことができる。特に位置ずれ
して実装された回路装置を水平方向にずらして配置し直
すことができる。また回路装置の実装後、ロウ材が溶け
ていれば、ずれて実装された回路装置は、溶けたロウ材
の表面張力により、導電路上部に自ら戻ろうとし、回路
装置自身による再配置が可能となる。
【0133】最後に本回路装置を支持基板として活用
し、露出している導電路に回路素子を実装できるため、
高機能な基板モジュールが実現できる。特に本回路装置
を支持基板とし、この上に素子として本回路装置を実装
すれば、基板モジュールとして更に軽量で薄いものが実
現できる。
【0134】これは、最近システムLSIが盛んに開発
されているが、このLSIを回路素子として実装するこ
とにより、このシステムLSIよりも更に大規模な回路
が、薄型軽量で実現できる。
【図面の簡単な説明】
【図1】本発明の回路装置を説明する図である。
【図2】本発明の回路装置を説明する図である。
【図3】本発明の回路装置の製造方法を説明する図であ
る。
【図4】本発明の回路装置の製造方法を説明する図であ
る。
【図5】本発明の回路装置の製造方法を説明する図であ
る。
【図6】本発明の回路装置の製造方法を説明する図であ
る。
【図7】本発明の回路装置の製造方法を説明する図であ
る。
【図8】本発明の回路装置を説明する図である。
【図9】本発明の回路装置の製造方法を説明する図であ
る。
【図10】本発明の回路装置の製造方法を説明する図で
ある。
【図11】本発明の回路装置の製造方法を説明する図で
ある。
【図12】本発明の回路装置の製造方法を説明する図で
ある。
【図13】本発明の回路装置の製造方法を説明する図で
ある。
【図14】本発明の回路装置の製造方法を説明する図で
ある。
【図15】本発明の回路装置の製造方法を説明する図で
ある。
【図16】本発明の回路装置の製造方法を説明する図で
ある。
【図17】本発明の回路装置の製造方法を説明する図で
ある。
【図18】本発明の回路装置の製造方法を説明する図で
ある。
【図19】本発明の回路装置の製造方法を説明する図で
ある。
【図20】本発明の回路装置の製造方法を説明する図で
ある。
【図21】本発明の回路装置を説明する図である。
【図22】本発明の回路装置を説明する図である。
【図23】本発明の回路装置の実装方法を説明する図で
ある。
【図24】従来の回路装置の実装構造を説明する図であ
る。
【図25】従来の回路装置を説明する図である。
【図26】従来の回路装置の製造方法を説明する図であ
る。
【図27】従来と本発明の回路装置の製造方法を説明す
る図である。
【図28】従来と本発明の回路装置に適用されるIC回
路のパターン図である。
【符号の説明】
50 絶縁性樹脂 51 導電路 52 回路素子 53 回路装置 54 分離溝 58 ひさし SS 支持基板 AD 貼着手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 25/18 H01L 25/14 Z 25/10 25/11 (72)発明者 阪本 純次 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 真下 茂明 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 大川 克実 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 前原 栄寿 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 高橋 幸嗣 群馬県伊勢崎市喜多町29番地 関東三洋電 子株式会社内 Fターム(参考) 4M109 AA01 BA01 CA21 DB15 5F061 AA01 BA01 BA07 CA04 CA10 CA21 CB13

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】 支持基板の上に導電箔を貼着する工程
    と、 少なくとも導電路となる領域を除いた前記導電箔に、前
    記導電箔を貫通して成る分離溝を形成して前記導電路を
    形成する工程と、 所望の前記導電路上に回路素子を電気的に接続して固着
    する工程と、 前記回路素子を被覆し、前記分離溝に充填されるように
    絶縁性樹脂でモールドする工程と、 前記支持基板から前記導電路の裏面および前記絶縁性樹
    脂の裏面を剥がす工程とを具備することを特徴とした回
    路装置の製造方法。
  2. 【請求項2】 支持基板の上に導電箔を貼着する工程
    と、 少なくとも導電路となる領域を除いた前記導電箔に、前
    記導電箔を貫通して成る分離溝を形成して前記導電路を
    形成する工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記導電路とを電気的に接
    続する接続手段を形成する工程と、 前記回路素子、前記接続手段を被覆し、前記分離溝に充
    填されるように絶縁性樹脂でモールドする工程と、 前記支持基板から前記導電路の裏面および前記絶縁性樹
    脂の裏面を剥がす工程とを具備することを特徴とした回
    路装置の製造方法。
  3. 【請求項3】 支持基板の上に導電箔を貼着し、少なく
    とも導電路となる領域に耐食性の導電被膜を形成する工
    程と、 前記導電被膜を介して前記導電箔を貫通して成る分離溝
    をエッチングすることにより、前記導電路を形成する工
    程と、 所望の前記導電路上に回路素子を電気的に接続して固着
    する工程と、 前記回路素子を被覆し、前記分離溝に充填されるように
    絶縁性樹脂でモールドする工程と、 前記支持基板から前記導電路の裏面および前記絶縁性樹
    脂の裏面を剥がす工程とを具備することを特徴とした回
    路装置の製造方法。
  4. 【請求項4】 支持基板の上に導電箔を貼着し、少なく
    とも導電路となる領域に耐食性の導電被膜を形成する工
    程と、 前記導電被膜を介して前記導電箔を貫通して成る分離溝
    をエッチングすることにより、前記導電路を形成する工
    程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記導電路とを電気的に接
    続する接続手段を形成する工程と、 前記回路素子、前記接続手段を被覆し、前記分離溝に充
    填されるように絶縁性樹脂でモールドする工程と、 前記支持基板から前記導電路の裏面および前記絶縁性樹
    脂の裏面を剥がす工程と、 前記絶縁性樹脂を切断して個別の回路装置に分離する工
    程とを具備することを特徴とした回路装置の製造方法。
  5. 【請求項5】 前記支持基板の上に前記導電箔を貼着す
    る工程は、前記支持基板および/または前記導電箔の裏
    面に接着材を形成することにより貼着され、 前記支持基板から前記導電路の裏面および前記絶縁性樹
    脂の裏面を剥がす工程は、前記接着剤を溶融することに
    よりはがすことを特徴とした請求項1から請求項4のい
    ずれかに記載の回路装置の製造方法。
  6. 【請求項6】 前記接着剤は、熱可塑性樹脂または紫外
    線照射により接着性が落ちる材料で成ることを特徴とし
    た請求項1から請求項4のいずれかに記載の回路装置の
    製造方法。
  7. 【請求項7】 前記熱可塑性樹脂の溶融温度は、前記絶
    縁性樹脂のモールドの際に加わる温度よりも高いことを
    特徴とした請求項6に記載の回路装置の製造方法。
  8. 【請求項8】 前記支持基板は、モールド時の加熱、冷
    却によって実質平坦性を維持する材料から成ることを特
    徴とした請求項1から請求項7のいずれかに記載の回路
    装置の製造方法。
  9. 【請求項9】 前記支持基板は、金属基板から成ること
    を特徴とした請求項8に記載の回路装置の製造方法。
  10. 【請求項10】 前記金属基板は、CuまたはAlから
    成ることを特徴とした請求項9に記載の回路装置の製造
    方法。
  11. 【請求項11】 前記支持基板から前記導電路の裏面お
    よび前記絶縁性樹脂の裏面を剥がした後、少なくとも前
    記導電路の裏面の付着物を取り除くことを特徴とした請
    求項1から請求項10のいずれかに記載の回路装置の製
    造方法。
  12. 【請求項12】 前記分離溝の側面は、湾曲に形成され
    る請求項1から請求項11のいずれかに記載の回路装置
    の製造方法。
  13. 【請求項13】 前記回路素子は、複数の回路素子から
    成り、前記回路素子は半導体素子を含むことを特徴とし
    た請求項1から請求項12のいずれかに記載の回路装置
    の製造方法。
  14. 【請求項14】 前記導電路は、配線を含み、前記複数
    の回路素子を電気的に接続して電子回路を構成すること
    を特徴とした請求項13に記載の回路装置の製造方法。
  15. 【請求項15】 前記導電箔は銅、アルミニウム、鉄−
    ニッケルのいずれかで構成されることを特徴とする請求
    項1から請求項14のいずれかに記載された回路装置の
    製造方法。
  16. 【請求項16】 前記導電被膜は、Ni、AuまたはA
    gで形成されることを特徴とする請求項3または請求項
    4のいずれかに記載された回路装置の製造方法。
  17. 【請求項17】 前記接続手段はワイヤーボンディング
    で形成されることを特徴とする請求項2または請求項4
    に記載された回路装置の製造方法。
  18. 【請求項18】 ダイシングにより個別の回路装置に分
    離することを特徴とする請求項4に記載された回路装置
    の製造方法。
JP2000088828A 2000-03-28 2000-03-28 回路装置の製造方法 Expired - Fee Related JP3691335B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000088828A JP3691335B2 (ja) 2000-03-28 2000-03-28 回路装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000088828A JP3691335B2 (ja) 2000-03-28 2000-03-28 回路装置の製造方法

Publications (2)

Publication Number Publication Date
JP2001274184A true JP2001274184A (ja) 2001-10-05
JP3691335B2 JP3691335B2 (ja) 2005-09-07

Family

ID=18604650

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000088828A Expired - Fee Related JP3691335B2 (ja) 2000-03-28 2000-03-28 回路装置の製造方法

Country Status (1)

Country Link
JP (1) JP3691335B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006009030A1 (ja) * 2004-07-15 2006-01-26 Dai Nippon Printing Co., Ltd. 半導体装置及び半導体装置製造用基板並びにそれらの製造方法
KR100884662B1 (ko) * 2004-07-15 2009-02-18 다이니폰 인사츠 가부시키가이샤 반도체장치와 반도체장치 제조용 기판 및 그들의 제조방법
JP2009049442A (ja) * 2008-12-04 2009-03-05 Dainippon Printing Co Ltd 半導体装置
JP2009055014A (ja) * 2007-07-31 2009-03-12 Seiko Epson Corp 基板及びその製造方法、並びに半導体装置及びその製造方法
US8227710B2 (en) 2006-12-22 2012-07-24 Tdk Corporation Wiring structure of printed wiring board and method for manufacturing the same
JP2016523457A (ja) * 2013-06-28 2016-08-08 サンパワー コーポレイション パターン化した薄箔を使用する方法
JP2021158152A (ja) * 2020-03-25 2021-10-07 株式会社村田製作所 伸縮性電子部品及び伸縮性電子部品実装基板

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006009030A1 (ja) * 2004-07-15 2006-01-26 Dai Nippon Printing Co., Ltd. 半導体装置及び半導体装置製造用基板並びにそれらの製造方法
JPWO2006009030A1 (ja) * 2004-07-15 2008-05-01 大日本印刷株式会社 半導体装置及び半導体装置製造用基板並びにそれらの製造方法
KR100884662B1 (ko) * 2004-07-15 2009-02-18 다이니폰 인사츠 가부시키가이샤 반도체장치와 반도체장치 제조용 기판 및 그들의 제조방법
US7943427B2 (en) 2004-07-15 2011-05-17 Dai Nippon Printing Co., Ltd. Semiconductor device, substrate for producing semiconductor device and method of producing them
JP4842812B2 (ja) * 2004-07-15 2011-12-21 大日本印刷株式会社 半導体装置用基板の製造方法
US8227710B2 (en) 2006-12-22 2012-07-24 Tdk Corporation Wiring structure of printed wiring board and method for manufacturing the same
JP2009055014A (ja) * 2007-07-31 2009-03-12 Seiko Epson Corp 基板及びその製造方法、並びに半導体装置及びその製造方法
JP2009049442A (ja) * 2008-12-04 2009-03-05 Dainippon Printing Co Ltd 半導体装置
JP2016523457A (ja) * 2013-06-28 2016-08-08 サンパワー コーポレイション パターン化した薄箔を使用する方法
JP2021158152A (ja) * 2020-03-25 2021-10-07 株式会社村田製作所 伸縮性電子部品及び伸縮性電子部品実装基板
JP7443875B2 (ja) 2020-03-25 2024-03-06 株式会社村田製作所 伸縮性電子部品及び伸縮性電子部品実装基板

Also Published As

Publication number Publication date
JP3691335B2 (ja) 2005-09-07

Similar Documents

Publication Publication Date Title
KR100484696B1 (ko) 회로 장치 및 그 제조 방법
US6562660B1 (en) Method of manufacturing the circuit device and circuit device
JP3639514B2 (ja) 回路装置の製造方法
JP3574026B2 (ja) 回路装置およびその製造方法
JP2001257291A (ja) 回路装置
JP2001217372A (ja) 回路装置およびその製造方法
JP3609684B2 (ja) 半導体装置およびその製造方法
JP2002076182A (ja) 回路装置の製造方法
JP2001274184A (ja) 回路装置の製造方法
JP2003037344A (ja) 回路装置およびその製造方法
JP3574025B2 (ja) 回路装置およびその製造方法
JP3634709B2 (ja) 半導体モジュール
JP3510839B2 (ja) 半導体装置およびその製造方法
JP3668090B2 (ja) 実装基板およびそれを用いた回路モジュール
JP2001250884A (ja) 回路装置の製造方法
JP3639495B2 (ja) 回路装置の製造方法
JP4443190B2 (ja) 半導体装置の製造方法
JP3691328B2 (ja) 回路装置および回路モジュール
JP4748892B2 (ja) 回路装置の製造方法
JP2001274290A (ja) 回路装置
JP3778783B2 (ja) 回路装置およびその製造方法
JP2001250883A (ja) 回路装置の製造方法
JP2001223318A (ja) 回路装置およびその製造方法
JP2001352010A (ja) 半導体装置および混成集積回路装置
JP2002026180A (ja) 回路装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040813

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041125

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050406

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050411

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050524

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050615

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080624

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090624

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090624

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100624

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110624

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110624

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120624

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130624

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees