JPH0566241A - 出力バツフア回路、半導体集積回路及びテスト方法 - Google Patents
出力バツフア回路、半導体集積回路及びテスト方法Info
- Publication number
- JPH0566241A JPH0566241A JP3229010A JP22901091A JPH0566241A JP H0566241 A JPH0566241 A JP H0566241A JP 3229010 A JP3229010 A JP 3229010A JP 22901091 A JP22901091 A JP 22901091A JP H0566241 A JPH0566241 A JP H0566241A
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistors
- output buffer
- circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】駆動能力を制御信号によって変えることによ
り、LSIテスターで測定を行なう時には駆動能力を落
し安定動作するようにし、実際に使用する時には高い駆
動能力が得られるようにした半導体集積回路の出力バッ
ファを提供する。 【構成】出力最終段のトランジスタを複数並列に接続
し、制御信号によって出力最終段階のトランジスタの一
部をオフ状態にし、出力駆動能力を変えることが出来る
ようにし、制御入力端子によって駆動能力をコントロー
ルする。 【効果】出力バッファの駆動能力を変えることが出来る
ので、LSIテスターで測定する時には駆動能力を落と
して発生するノイズを小さくし安定動作させ、実際に使
用する際には本来の駆動能力で動作させることが出来
る。
り、LSIテスターで測定を行なう時には駆動能力を落
し安定動作するようにし、実際に使用する時には高い駆
動能力が得られるようにした半導体集積回路の出力バッ
ファを提供する。 【構成】出力最終段のトランジスタを複数並列に接続
し、制御信号によって出力最終段階のトランジスタの一
部をオフ状態にし、出力駆動能力を変えることが出来る
ようにし、制御入力端子によって駆動能力をコントロー
ルする。 【効果】出力バッファの駆動能力を変えることが出来る
ので、LSIテスターで測定する時には駆動能力を落と
して発生するノイズを小さくし安定動作させ、実際に使
用する際には本来の駆動能力で動作させることが出来
る。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にその出力バッファ回路及び機能テストに関する。
特にその出力バッファ回路及び機能テストに関する。
【0002】
【従来の技術】一般の半導体集積回路においては、半導
体集積回路の内部回路と外部端子の間にインターフェー
スの役割を果す出力バッファや入力バッファが置かれる
ことが多い。
体集積回路の内部回路と外部端子の間にインターフェー
スの役割を果す出力バッファや入力バッファが置かれる
ことが多い。
【0003】図5に従来の半導体集積回路の例を示す。
図5で51〜54は入力端子、61〜64は出力端
子、71〜74は入力バッファ、81〜84は出力バッ
ファで50は内部回路を示している。
図5で51〜54は入力端子、61〜64は出力端
子、71〜74は入力バッファ、81〜84は出力バッ
ファで50は内部回路を示している。
【0004】CMOSの半導体集積回路における出力バ
ッファの等価回路例を図6に示す。図6において、1は
入力端子、2は出力端子、8は電源への接続、9はグラ
ンドへの接続、13はPチャンネル型MOSトランジス
タ、24はNチャンネル型MOSトランジスタ、31は
出力トランジスタを駆動するためのインバータである。
ッファの等価回路例を図6に示す。図6において、1は
入力端子、2は出力端子、8は電源への接続、9はグラ
ンドへの接続、13はPチャンネル型MOSトランジス
タ、24はNチャンネル型MOSトランジスタ、31は
出力トランジスタを駆動するためのインバータである。
【0005】図4の回路は通常の出力バッファである
が、図7に3ステート出力バッファの回路例を示す。
図7において、1は入力端子、2は出力端子、6はコン
トロール入力端子、14はPチャンネル型MOSトラン
ジスタ、25はNチャンネル型MOSトランジスタ、3
3はインバーター、37はNANDゲート、43はNO
Rゲートである。 図7の回路では出力端子2はハイイ
ンピーダンス状態にすることが出来る。
が、図7に3ステート出力バッファの回路例を示す。
図7において、1は入力端子、2は出力端子、6はコン
トロール入力端子、14はPチャンネル型MOSトラン
ジスタ、25はNチャンネル型MOSトランジスタ、3
3はインバーター、37はNANDゲート、43はNO
Rゲートである。 図7の回路では出力端子2はハイイ
ンピーダンス状態にすることが出来る。
【0006】図8に半導体集積回路をパッケージに組み
込んだり、ウエファー状態で機能テストを行なう際の等
価回路図を示す。 図8で、76は入力バッファ、85
は出力バッファ、56及び65は入力及び出力端子、5
0は内部回路である。 図8では簡略化のために入力バ
ッファ、出力バッファはそれぞれ1つしか記載していな
い。
込んだり、ウエファー状態で機能テストを行なう際の等
価回路図を示す。 図8で、76は入力バッファ、85
は出力バッファ、56及び65は入力及び出力端子、5
0は内部回路である。 図8では簡略化のために入力バ
ッファ、出力バッファはそれぞれ1つしか記載していな
い。
【0007】8’、9’は半導体集積回路に外部から供
給される電源及びグランド電位であり、節点Aと節点B
は半導体集積回路内部の電源及びグランドに相当してい
る。外部から供給される電源と半導体集積回路内部の電
源の間には等価的にインダクタンスが存在し、図8の5
7及び58がそのインダクタンスである。
給される電源及びグランド電位であり、節点Aと節点B
は半導体集積回路内部の電源及びグランドに相当してい
る。外部から供給される電源と半導体集積回路内部の電
源の間には等価的にインダクタンスが存在し、図8の5
7及び58がそのインダクタンスである。
【0008】一般的に半導体集積回路をパッケージに組
み込んだ場合の等価インダクタンスは数nH〜数十nH
といわれており、ウエファー状態でLSIテスターを使
用して機能テストを行なう場合にも数十nHの等価イン
ダクタンスがつく。
み込んだ場合の等価インダクタンスは数nH〜数十nH
といわれており、ウエファー状態でLSIテスターを使
用して機能テストを行なう場合にも数十nHの等価イン
ダクタンスがつく。
【0009】今、図8の出力端子65に負荷容量59が
ついているとすると、この負荷容量59を充放電すると
きに出力バッファ85に大きな過渡電流が流れ、この過
渡電流によってインダクタンス57、58には逆起電圧
が発生し、この起電圧によって半導体集積回路内部の電
源電圧、グランド電位が変動する。 今、出力バッファ
のスイッチングにより流れる電源電流の変化が5nSの
間に50mA変化したとすると、単位時間当りの電流の
変化は10000000(A/S)になり、等価インダ
クタンスを10nHとすれば逆起電圧は0 . 1Vにな
る。 出力バッファが同時に8本動作したとすると逆起
電圧は0 . 8Vにも達する計算になってしまう。 この
ため、半導体集積回路内部の電源及びグランドレベルは
大きく変動し、入力バッファのスレッシュホールドレベ
ルを大きく狂わせたりして誤動作の原因になる。特に、
LSIテスターで機能テストを行なう場合にはプローブ
カードと呼ばれる専用の治具が使用されるが、このプロ
ーブカードの等価等価インダクタンスを小さくすること
は難しく、半導体集積回路をパッケージに組み込むと安
定動作するのに対してウエファーテストの段階では誤動
作してしまうことがしばしばあった。
ついているとすると、この負荷容量59を充放電すると
きに出力バッファ85に大きな過渡電流が流れ、この過
渡電流によってインダクタンス57、58には逆起電圧
が発生し、この起電圧によって半導体集積回路内部の電
源電圧、グランド電位が変動する。 今、出力バッファ
のスイッチングにより流れる電源電流の変化が5nSの
間に50mA変化したとすると、単位時間当りの電流の
変化は10000000(A/S)になり、等価インダ
クタンスを10nHとすれば逆起電圧は0 . 1Vにな
る。 出力バッファが同時に8本動作したとすると逆起
電圧は0 . 8Vにも達する計算になってしまう。 この
ため、半導体集積回路内部の電源及びグランドレベルは
大きく変動し、入力バッファのスレッシュホールドレベ
ルを大きく狂わせたりして誤動作の原因になる。特に、
LSIテスターで機能テストを行なう場合にはプローブ
カードと呼ばれる専用の治具が使用されるが、このプロ
ーブカードの等価等価インダクタンスを小さくすること
は難しく、半導体集積回路をパッケージに組み込むと安
定動作するのに対してウエファーテストの段階では誤動
作してしまうことがしばしばあった。
【0010】最近は、大規模化のニーズに答えるために
1つの半導体集積回路に内蔵される出力バッファの数も
非常に多くなってきており、かつ出力バッファは外部の
大容量負荷を駆動するために駆動能力も大きくなってい
る。大きな駆動能力を持つ出力バッファは動作時に大き
な過渡電流が流れ大きなノイズが発生しLSIテスター
で機能テストを行なうことが難しくなってきている。
1つの半導体集積回路に内蔵される出力バッファの数も
非常に多くなってきており、かつ出力バッファは外部の
大容量負荷を駆動するために駆動能力も大きくなってい
る。大きな駆動能力を持つ出力バッファは動作時に大き
な過渡電流が流れ大きなノイズが発生しLSIテスター
で機能テストを行なうことが難しくなってきている。
【0011】この等価インダクタンスによる誤動作は動
作電流の変化を小さくすれば防ぐことが出来、特に出力
バッファの駆動能力を小さくすることが効果的である。
しかし、駆動能力を小さくすると負荷容量が大きい場合
に高速で動かすことが出来なくなるという相矛盾する問
題があった。
作電流の変化を小さくすれば防ぐことが出来、特に出力
バッファの駆動能力を小さくすることが効果的である。
しかし、駆動能力を小さくすると負荷容量が大きい場合
に高速で動かすことが出来なくなるという相矛盾する問
題があった。
【0012】
【発明が解決しようとする課題】従来の出力バッファは
駆動能力を変えることが出来ないため、高駆動能力の出
力バッファを多数使用した場合、LSIテスターなどで
安定した測定が出来ないという欠点があった。
駆動能力を変えることが出来ないため、高駆動能力の出
力バッファを多数使用した場合、LSIテスターなどで
安定した測定が出来ないという欠点があった。
【0013】従って、本発明が解決しようとする課題
は、駆動能力を自由に変えることが出来る出力バッファ
によって、LSIテスターなどでテストする場合には駆
動能力を落とし、安定した機能テストを行えるように
し、実際に使用する場合には本来の駆動能力で動作でき
る様にすることである。
は、駆動能力を自由に変えることが出来る出力バッファ
によって、LSIテスターなどでテストする場合には駆
動能力を落とし、安定した機能テストを行えるように
し、実際に使用する場合には本来の駆動能力で動作でき
る様にすることである。
【0014】
【課題を解決するための手段】本発明の出力バッファは
出力最終段のトランジスタを複数並列に接続し、制御信
号によって出力最終段のトランジスタの一部をオフ状態
にし、LSIテスターで測定する場合には駆動能力を落
として動作できるようにしたものである。
出力最終段のトランジスタを複数並列に接続し、制御信
号によって出力最終段のトランジスタの一部をオフ状態
にし、LSIテスターで測定する場合には駆動能力を落
として動作できるようにしたものである。
【0015】
【実施例】本発明の出力バッファ回路の説明を図面を参
照して説明する。 図1は本発明の1実施例である。
図1で、1は入力端子、2は出力端子、3は制御信号入
力端子、8は電源、9はGND、10、11はPチャン
ネル型MOSトランジスタ、20、21はNチャンネル
型MOSトランジスタ、30、31はインバータ、35
はNANDゲート、40はNORゲートである。
照して説明する。 図1は本発明の1実施例である。
図1で、1は入力端子、2は出力端子、3は制御信号入
力端子、8は電源、9はGND、10、11はPチャン
ネル型MOSトランジスタ、20、21はNチャンネル
型MOSトランジスタ、30、31はインバータ、35
はNANDゲート、40はNORゲートである。
【0016】いま、制御信号入力端子3にハイレベルが
入力されているとするとNORゲート40の出力はロウ
レベルでNANDゲート35の出力はハイレベルであ
る。従って、Pチャンネル型MOSトランジスタ10及
びNチャンネル型MOSトランジスタ20はオフ状態で
ある。
入力されているとするとNORゲート40の出力はロウ
レベルでNANDゲート35の出力はハイレベルであ
る。従って、Pチャンネル型MOSトランジスタ10及
びNチャンネル型MOSトランジスタ20はオフ状態で
ある。
【0017】一方出力トランジスタ11、21はインバ
ータ31によって入力端子1の反転信号が入力されてい
るので、制御信号入力端子3の状態に関わらず常に動作
する。
ータ31によって入力端子1の反転信号が入力されてい
るので、制御信号入力端子3の状態に関わらず常に動作
する。
【0018】逆に、制御信号入力端子3にロウレベルが
入力されていると出力トランジスタ10、20には入力
端子1の反転信号が入力されるため出力トランジスタ1
0と11は同時に動作し、出力トランジスタ20と21
が同時に動作する。従って、制御入力端子3にハイレベ
ルが入力されていた時と比べて、より大きな出力駆動能
力を得ることが出来る。
入力されていると出力トランジスタ10、20には入力
端子1の反転信号が入力されるため出力トランジスタ1
0と11は同時に動作し、出力トランジスタ20と21
が同時に動作する。従って、制御入力端子3にハイレベ
ルが入力されていた時と比べて、より大きな出力駆動能
力を得ることが出来る。
【0019】この様に、出力駆動能力を制御信号によっ
て変えることが出来れば、LSIテスターでテストする
時には制御入力端子にハイレベルを入力し駆動能力を落
とし、動作時の電流変化を小さくしノイズの発生をおさ
え、実機に組み込んで使用するときにはロウレベルを入
力して大きな駆動能力を得られるように出来る。
て変えることが出来れば、LSIテスターでテストする
時には制御入力端子にハイレベルを入力し駆動能力を落
とし、動作時の電流変化を小さくしノイズの発生をおさ
え、実機に組み込んで使用するときにはロウレベルを入
力して大きな駆動能力を得られるように出来る。
【0020】図2に本発明の出力バッファ回路を半導体
集積回路に応用したときの回路例を示す。 図2で、
51〜54は通常の入力端子であり、55は出力バッフ
ァの駆動能力をコントロールするための制御入力端子で
ある。 61〜64は出力端子、71〜75は入力バッ
ファ、50は内部回路で、91〜94は本発明の出力バ
ッファである。 制御入力端子55の状態によって出力
バッファ91〜94の駆動能力を変えることが出来るの
で、LSIテスターで測定を行なう場合には低い駆動能
力で動作させ、実機に組み込んだ時のように高い駆動能
力が必要な際には高駆動能力で動作させることが出来
る。
集積回路に応用したときの回路例を示す。 図2で、
51〜54は通常の入力端子であり、55は出力バッフ
ァの駆動能力をコントロールするための制御入力端子で
ある。 61〜64は出力端子、71〜75は入力バッ
ファ、50は内部回路で、91〜94は本発明の出力バ
ッファである。 制御入力端子55の状態によって出力
バッファ91〜94の駆動能力を変えることが出来るの
で、LSIテスターで測定を行なう場合には低い駆動能
力で動作させ、実機に組み込んだ時のように高い駆動能
力が必要な際には高駆動能力で動作させることが出来
る。
【0021】図3に本発明の別の実施例を示す。 図3
では、出力Pチャンネル型MOSトランジスタ10、1
1、12が並列に接続され、出力Nチャンネル型MOS
トランジスタ20、21、22が並列に接続されてい
る。 また1は入力端子、2は出力端子、3、4は制御
入力端子である。 30〜32はインバータで、35、
36はNANDゲート、40、41はNORゲートであ
る。 図3の回路では制御入力端子が2本になっている
ので図1の回路と比べてより細かく駆動能力を制御する
ことが出来る。
では、出力Pチャンネル型MOSトランジスタ10、1
1、12が並列に接続され、出力Nチャンネル型MOS
トランジスタ20、21、22が並列に接続されてい
る。 また1は入力端子、2は出力端子、3、4は制御
入力端子である。 30〜32はインバータで、35、
36はNANDゲート、40、41はNORゲートであ
る。 図3の回路では制御入力端子が2本になっている
ので図1の回路と比べてより細かく駆動能力を制御する
ことが出来る。
【0022】また図4に本発明の別の実施例を示す。
図4ではNチャンネル型MOSトランジスタ21と23
が並列になっており、Pチャンネル型MOSトランジス
タは並列接続されていない。 そのため、制御入力信号
5によってNチャンネル型MOSトランジスタ23がオ
ンオフするかどうか制御できるので、ロウレベル出力電
流のみを変えることが出来る。 TTLのICを駆動す
る場合にはハイレベル出力電流はさほど必要なく、ロウ
レベル出力電流が大きければ良いので図4の回路は非常
に有効である。以上、図1〜4の回路はすべて通常出力
のバッファの場合であるが、3ステートの出力バッファ
に応用することも容易に可能である。 例えば図1の回
路であればインバータ31、MOSトランジスタ11、
21を図7の従来の3ステート出力バッファ回路と入れ
替えることで実現できる。 同様にして、双方向出力の
ブロックに対しても適応可能である。
図4ではNチャンネル型MOSトランジスタ21と23
が並列になっており、Pチャンネル型MOSトランジス
タは並列接続されていない。 そのため、制御入力信号
5によってNチャンネル型MOSトランジスタ23がオ
ンオフするかどうか制御できるので、ロウレベル出力電
流のみを変えることが出来る。 TTLのICを駆動す
る場合にはハイレベル出力電流はさほど必要なく、ロウ
レベル出力電流が大きければ良いので図4の回路は非常
に有効である。以上、図1〜4の回路はすべて通常出力
のバッファの場合であるが、3ステートの出力バッファ
に応用することも容易に可能である。 例えば図1の回
路であればインバータ31、MOSトランジスタ11、
21を図7の従来の3ステート出力バッファ回路と入れ
替えることで実現できる。 同様にして、双方向出力の
ブロックに対しても適応可能である。
【0023】また、以上の説明はCMOSの場合の実施
例について説明したが、TTLやBi−CMOS、EC
Lの半導体集積回路においても適応可能であることは明
白である。
例について説明したが、TTLやBi−CMOS、EC
Lの半導体集積回路においても適応可能であることは明
白である。
【0024】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路を使用すれば、動作条件に合わせて駆動能力を
変えることが出来るので、LSIテスターでテストする
場合のには駆動能力を落とし発生するノイズを下げて安
定したテストが出来るようにし、実際に使用する際には
本来の高駆動能力で動作させることが出来る。
ファ回路を使用すれば、動作条件に合わせて駆動能力を
変えることが出来るので、LSIテスターでテストする
場合のには駆動能力を落とし発生するノイズを下げて安
定したテストが出来るようにし、実際に使用する際には
本来の高駆動能力で動作させることが出来る。
【図1】本発明の出力バッファ回路図。
【図2】本発明の出力バッファ回路を半導体集積回路に
応用した回路図。
応用した回路図。
【図3】本発明の出力バッファ回路の別の回路図。
【図4】本発明の出力バッファ回路の第3の実施例の回
路図。
路図。
【図5】従来の半導体集積回路の回路図。
【図6】従来の出力バッファ回路図。
【図7】従来の3ステート出力バッファ回路図。
【図8】半導体集積回路の等価回路図。
1:入力端子 2:出力端子 3〜5:制御入力端子 6:3ステートコントロール端子 8:電源(VDD) 9:グランド(GND) 10〜14:Pチャンネル型MOSトランジスタ 20〜25:Nチャンネル型MOSトランジスタ 30〜33:インバータ 35〜37:NANDゲート 40〜43:NORゲート 50 :内部回路 51〜54:入力端子 55 :制御入力端子 56 :入力端子 57、58:等価インダクタンス 59 :負荷容量 61〜65:出力端子 71〜76:入力バッファ 81〜85:出力バッファ 91〜94:本発明の出力バッファ
Claims (3)
- 【請求項1】半導体集積回路の出力回路において、出力
最終段のトランジスタが複数個並列に接続され、データ
入力端子と少なくとも1本以上の制御信号入力端子を設
け、前記複数個のトランジスタの一部は前記データ入力
端子の信号によって常に動作し、他のトランジスタは前
記制御入力端子の状態によって常にオフ状態となるかま
たは前記データ入力端子の信号によって動作するかを選
択できるようにしたことを特徴とする出力バッファ回
路。 - 【請求項2】複数の出力バッファ回路をもつ半導体集積
回路において、少なくとも2つ以上の請求項1記載の出
力バッファ回路を設け、かつ、駆動能力制御用の入力端
子を設け、この入力端子の状態によって前記出力バッフ
ァ回路の駆動能力を制御する事を特徴とする半導体集積
回路。 - 【請求項3】請求項2記載の半導体集積回路において、
LSIテスターにて機能テストを行なう際に、前記出力
バッファ回路の駆動能力を低くすることを特徴とするテ
スト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3229010A JPH0566241A (ja) | 1991-09-09 | 1991-09-09 | 出力バツフア回路、半導体集積回路及びテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3229010A JPH0566241A (ja) | 1991-09-09 | 1991-09-09 | 出力バツフア回路、半導体集積回路及びテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0566241A true JPH0566241A (ja) | 1993-03-19 |
Family
ID=16885346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3229010A Pending JPH0566241A (ja) | 1991-09-09 | 1991-09-09 | 出力バツフア回路、半導体集積回路及びテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0566241A (ja) |
-
1991
- 1991-09-09 JP JP3229010A patent/JPH0566241A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100309723B1 (ko) | 집적 회로 장치 | |
US5399915A (en) | Drive circuit including two level-shift circuits | |
US4709162A (en) | Off-chip driver circuits | |
US6323684B1 (en) | Voltage tolerant interface circuit | |
EP0845864B1 (en) | Level converter and semiconductor device | |
JPH0563555A (ja) | マルチモード入力回路 | |
US20060232320A1 (en) | Semiconductor integrated circuit | |
KR20060046363A (ko) | 반도체 집적회로 장치 | |
JPH0566241A (ja) | 出力バツフア回路、半導体集積回路及びテスト方法 | |
JPH09116416A (ja) | 入出力バッファ回路 | |
JP3595503B2 (ja) | 半導体集積回路及びその試験方法 | |
JP3593602B2 (ja) | 小振幅信号入力インタフェイス回路 | |
JP2001053599A (ja) | 半導体集積回路 | |
JPH0567961A (ja) | 出力バツフア回路 | |
JP3745144B2 (ja) | 出力バッファ回路 | |
JPH06224732A (ja) | イネーブル端子付き出力バッファ回路 | |
JPH05259879A (ja) | 入出力バッファ | |
JPH07297701A (ja) | 出力インタフェース回路 | |
JP2626915B2 (ja) | 出力バツフア回路 | |
JPH08274606A (ja) | 出力バッファ回路 | |
JPH04373310A (ja) | 出力バッファ回路 | |
JP2565297B2 (ja) | 3ステート・スルーレート出力回路 | |
JP3536442B2 (ja) | 半導体装置 | |
JPH01112815A (ja) | 半導体集積回路 | |
JPH1141090A (ja) | 信号レベル変換機能付き半導体装置 |