JP2669389B2 - 電圧電流変換回路 - Google Patents
電圧電流変換回路Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/561—Voltage to current converters
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Description
【０００１】
【産業上の利用分野】本発明は電圧電流変換回路に係
り、特にカレントミラー回路を使用して入力電圧を電流
に変換して出力する電圧電流変換回路に関する。
り、特にカレントミラー回路を使用して入力電圧を電流
に変換して出力する電圧電流変換回路に関する。
【０００２】
【従来の技術】従来より、複数のカレントミラー回路を
使用することにより、接地電位以上の入力電圧に対して
動作可能で、かつ、電圧電流変換誤差を小さくした電圧
電流変換回路が知られている（例えば、特開平５−２５
９７５５号公報）。図６はこの従来の電圧電流変換回路
の一例の回路図を示す。
使用することにより、接地電位以上の入力電圧に対して
動作可能で、かつ、電圧電流変換誤差を小さくした電圧
電流変換回路が知られている（例えば、特開平５−２５
９７５５号公報）。図６はこの従来の電圧電流変換回路
の一例の回路図を示す。
【０００３】同図に示すように、この従来の電圧電流変
換回路は、ベースが入力端子Ａに接続されたＰＮＰトラ
ンジスタＱ７と、このトランジスタＱ７に流れる電流と
同等の電流を抵抗Ｒ１の一端に供給する、ＮＰＮトラン
ジスタＱ８とＱ１１とからなる第１のカレントミラー回
路ＣＭ１と、抵抗Ｒ１の他端に接続され、この抵抗Ｒ１
に流れる電流と同等の電流を出力端子に流す、ＮＰＮト
ランジスタＱ９とＱ１０とによって構成された第２のカ
レントミラー回路ＣＭ２と、抵抗Ｒ１に流れる電流に比
例した電流をトランジスタＱ１１に流す、ＰＮＰトラン
ジスタＱ１２、Ｑ１３及びＱ１４からなる第３のカレン
トミラー回路ＣＭ３と、ＰＮＰトランジスタＱ１５及び
抵抗Ｒ７によるスタート回路ＳＴとから構成されてい
る。
換回路は、ベースが入力端子Ａに接続されたＰＮＰトラ
ンジスタＱ７と、このトランジスタＱ７に流れる電流と
同等の電流を抵抗Ｒ１の一端に供給する、ＮＰＮトラン
ジスタＱ８とＱ１１とからなる第１のカレントミラー回
路ＣＭ１と、抵抗Ｒ１の他端に接続され、この抵抗Ｒ１
に流れる電流と同等の電流を出力端子に流す、ＮＰＮト
ランジスタＱ９とＱ１０とによって構成された第２のカ
レントミラー回路ＣＭ２と、抵抗Ｒ１に流れる電流に比
例した電流をトランジスタＱ１１に流す、ＰＮＰトラン
ジスタＱ１２、Ｑ１３及びＱ１４からなる第３のカレン
トミラー回路ＣＭ３と、ＰＮＰトランジスタＱ１５及び
抵抗Ｒ７によるスタート回路ＳＴとから構成されてい
る。
【０００４】ＰＮＰトランジスタＱ７はベースに入力電
圧ＶINが供給され、またコレクタが接地され、エミッタ
がカレントミラー回路ＣＭ１を構成するＮＰＮトランジ
スタＱ１１のエミッタに接続されている。トランジスタ
Ｑ１１のベースはコレクタに接続されると共に、ＮＰＮ
トランジスタＱ８のベースに接続されている。トランジ
スタＱ８のエミッタは、抵抗Ｒ１を介してカレントミラ
ー回路ＣＭ２を構成するＮＰＮトランジスタＱ９のコレ
クタ、ベース及びＮＰＮトランジスタＱ１０のベースに
それぞれ接続されている。これらトランジスタＱ９及び
Ｑ１０の各エミッタは、それぞれ接地され、トランジス
タＱ１０のコレクタは出力端子Ｂに接続されている。
圧ＶINが供給され、またコレクタが接地され、エミッタ
がカレントミラー回路ＣＭ１を構成するＮＰＮトランジ
スタＱ１１のエミッタに接続されている。トランジスタ
Ｑ１１のベースはコレクタに接続されると共に、ＮＰＮ
トランジスタＱ８のベースに接続されている。トランジ
スタＱ８のエミッタは、抵抗Ｒ１を介してカレントミラ
ー回路ＣＭ２を構成するＮＰＮトランジスタＱ９のコレ
クタ、ベース及びＮＰＮトランジスタＱ１０のベースに
それぞれ接続されている。これらトランジスタＱ９及び
Ｑ１０の各エミッタは、それぞれ接地され、トランジス
タＱ１０のコレクタは出力端子Ｂに接続されている。
【０００５】一方、トランジスタＱ１１のコレクタに
は、電流源としての第３のカレントミラー回路ＣＭ３を
構成するＰＮＰトランジスタＱ１２のコレクタが接続さ
れている。このトランジスタＱ１２のベースは、ＰＮＰ
トランジスタＱ１３のベースに接続されると共に、コレ
クタが接地されているＰＮＰトランジスタＱ１４のエミ
ッタに接続されている。トランジスタＱ１４のベース
は、ＰＮＰトランジスタＱ１３及びＮＰＮトランジスタ
Ｑ８の各コレクタに接続されている。トランジスタＱ１
２及びＱ１３の各エミッタは、それぞれ電源Ｖｃｃに接
続されている。
は、電流源としての第３のカレントミラー回路ＣＭ３を
構成するＰＮＰトランジスタＱ１２のコレクタが接続さ
れている。このトランジスタＱ１２のベースは、ＰＮＰ
トランジスタＱ１３のベースに接続されると共に、コレ
クタが接地されているＰＮＰトランジスタＱ１４のエミ
ッタに接続されている。トランジスタＱ１４のベース
は、ＰＮＰトランジスタＱ１３及びＮＰＮトランジスタ
Ｑ８の各コレクタに接続されている。トランジスタＱ１
２及びＱ１３の各エミッタは、それぞれ電源Ｖｃｃに接
続されている。
【０００６】更に、トランジスタＱ１２のコレクタ及び
ベースとトランジスタＱ１２のコレクタとの共通接続点
には、スタート回路ＳＴを構成するＰＮＰトランジスタ
Ｑ１５のコレクタが接続されている。このトランジスタ
Ｑ１５は、ベースに基準電位Ｖｂが供給され、エミッタ
が抵抗Ｒ７を介して電源Ｖｃｃに接続されている。この
スタート回路ＳＴは、第３のカレントミラー回路ＣＭ３
がオフしているときに、トランジスタＱ７に微小電流を
流すための回路である。
ベースとトランジスタＱ１２のコレクタとの共通接続点
には、スタート回路ＳＴを構成するＰＮＰトランジスタ
Ｑ１５のコレクタが接続されている。このトランジスタ
Ｑ１５は、ベースに基準電位Ｖｂが供給され、エミッタ
が抵抗Ｒ７を介して電源Ｖｃｃに接続されている。この
スタート回路ＳＴは、第３のカレントミラー回路ＣＭ３
がオフしているときに、トランジスタＱ７に微小電流を
流すための回路である。
【０００７】かかる構成の従来の電圧電流変換回路にお
いて、トランジスタＱ１２、Ｑ１３及びＱ１４によって
構成された電流源としての第３のカレントミラー回路Ｃ
Ｍ３は、トランジスタＱ８に流れる電流と同等の電流を
トランジスタＱ１１に流している。このため、第１のカ
レントミラー回路ＣＭ１を構成するトランジスタＱ１１
とＱ８に流れる電流は等しく、抵抗Ｒ１の両端に生ずる
電圧は入力電圧ＶINとほぼ等しくなる。更に、トランジ
スタＱ８とトランジスタＱ９及びＱ１０に流れる電流が
等しく、出力端子Ｂに流れるトランジスタＱ１０のコレ
クタ電流ＩOUTは次式で表される。
いて、トランジスタＱ１２、Ｑ１３及びＱ１４によって
構成された電流源としての第３のカレントミラー回路Ｃ
Ｍ３は、トランジスタＱ８に流れる電流と同等の電流を
トランジスタＱ１１に流している。このため、第１のカ
レントミラー回路ＣＭ１を構成するトランジスタＱ１１
とＱ８に流れる電流は等しく、抵抗Ｒ１の両端に生ずる
電圧は入力電圧ＶINとほぼ等しくなる。更に、トランジ
スタＱ８とトランジスタＱ９及びＱ１０に流れる電流が
等しく、出力端子Ｂに流れるトランジスタＱ１０のコレ
クタ電流ＩOUTは次式で表される。
【０００８】 ＩOUT＝（ＶIN＋ＶBE7＋ＶBE11−ＶBE8−ＶBE9）／Ｒ１ （１） ただし、上式中、ＶBE7、ＶBE11、ＶBE8及びＶBE9は、
それぞれトランジスタＱ７、Ｑ１１、Ｑ８及びＱ９の各
ベース・エミッタ間電圧、Ｒ１は抵抗Ｒ１の抵抗値であ
る。
それぞれトランジスタＱ７、Ｑ１１、Ｑ８及びＱ９の各
ベース・エミッタ間電圧、Ｒ１は抵抗Ｒ１の抵抗値であ
る。
【０００９】ここで、トランジスタＱ７、Ｑ１１、Ｑ８
及びＱ９にそれぞれ流れる電流は等しいことから、ＰＮ
ＰトランジスタＱ７のベース・エミッタ間電圧Ｖ
BE7と、ＮＰＮトランジスタＱ１１、Ｑ８及びＱ９のベ
ース・エミッタ間電圧ＶBE11、ＶBE8及びＶBE9の差は約
０．１Ｖ程度である。従って、この電圧差が無視できる
レベルの入力電圧であれば、（１）式は ＩOUT≒ＶIN／Ｒ１ （２） となる。従って、出力端子Ｂには（２）式に示すよう
に、入力電圧ＶINを抵抗Ｒ１で電流に変換された出力が
得られる。
及びＱ９にそれぞれ流れる電流は等しいことから、ＰＮ
ＰトランジスタＱ７のベース・エミッタ間電圧Ｖ
BE7と、ＮＰＮトランジスタＱ１１、Ｑ８及びＱ９のベ
ース・エミッタ間電圧ＶBE11、ＶBE8及びＶBE9の差は約
０．１Ｖ程度である。従って、この電圧差が無視できる
レベルの入力電圧であれば、（１）式は ＩOUT≒ＶIN／Ｒ１ （２） となる。従って、出力端子Ｂには（２）式に示すよう
に、入力電圧ＶINを抵抗Ｒ１で電流に変換された出力が
得られる。
【００１０】
【発明が解決しようとする課題】しかるに、上記の従来
の電圧電流変換回路では、前述したように、ＰＮＰトラ
ンジスタＱ７のベース・エミッタ間電圧ＶBE7と、ＮＰ
ＮトランジスタＱ１１、Ｑ８及びＱ９のベース・エミッ
タ間電圧ＶBE11、ＶBE8及びＶBE9とは、同じコレクタ電
流でも若干異なっており、また、それらトランジスタＱ
７とＱ１１、Ｑ８及びＱ９の温度特性も若干異なってい
るため、実際には（１）式は次式で表される。
の電圧電流変換回路では、前述したように、ＰＮＰトラ
ンジスタＱ７のベース・エミッタ間電圧ＶBE7と、ＮＰ
ＮトランジスタＱ１１、Ｑ８及びＱ９のベース・エミッ
タ間電圧ＶBE11、ＶBE8及びＶBE9とは、同じコレクタ電
流でも若干異なっており、また、それらトランジスタＱ
７とＱ１１、Ｑ８及びＱ９の温度特性も若干異なってい
るため、実際には（１）式は次式で表される。
【００１１】 ＩOUT＝（ＶIN＋ＶBE(PNP)−ＶBE(NPN)）／Ｒ１ （３） ただし、上式中、ＶBE(PNP)、ＶBE(NPN)は、それぞれＮ
ＰＮトランジスタとＰＮＰトランジスタのエミッタ・ベ
ース間電圧である。従って、上記の従来の電圧電流変換
回路では、ＮＰＮトランジスタＱ７のベース・エミッタ
間電圧ＶBE7と、ＮＰＮトランジスタＱ１１、Ｑ８及び
Ｑ９のベース・エミッタ間電圧ＶBE11、ＶBE8及びＶBE9
の差が誤差成分として現われるという問題がある。
ＰＮトランジスタとＰＮＰトランジスタのエミッタ・ベ
ース間電圧である。従って、上記の従来の電圧電流変換
回路では、ＮＰＮトランジスタＱ７のベース・エミッタ
間電圧ＶBE7と、ＮＰＮトランジスタＱ１１、Ｑ８及び
Ｑ９のベース・エミッタ間電圧ＶBE11、ＶBE8及びＶBE9
の差が誤差成分として現われるという問題がある。
【００１２】また、入力電圧範囲も０ＶからＶ ｃｃ−２
ＶBE（ＶBEはトランジスタＱ１１、Ｑ１２のベース・エ
ミッタ間電圧）であるため、電源Ｖｃｃが５Ｖであるも
のとすると、最大電圧は約３．５Ｖまでしか入力でき
ず、変換できる入力電圧範囲が比較的狭いという問題も
ある。更に、上記の従来の電圧電流変換回路では、スタ
ート回路ＳＴ用のトランジスタＱ１５による電流がトラ
ンジスタＱ１１のベース・エミッタ間電圧の誤差要素と
なるという問題もある。
ＶBE（ＶBEはトランジスタＱ１１、Ｑ１２のベース・エ
ミッタ間電圧）であるため、電源Ｖｃｃが５Ｖであるも
のとすると、最大電圧は約３．５Ｖまでしか入力でき
ず、変換できる入力電圧範囲が比較的狭いという問題も
ある。更に、上記の従来の電圧電流変換回路では、スタ
ート回路ＳＴ用のトランジスタＱ１５による電流がトラ
ンジスタＱ１１のベース・エミッタ間電圧の誤差要素と
なるという問題もある。
【００１３】本発明は以上の点に鑑みなされたもので、
簡単な回路構成で高精度に電圧電流変換し得る電圧電流
変換回路を提供することを目的とする。
簡単な回路構成で高精度に電圧電流変換し得る電圧電流
変換回路を提供することを目的とする。
【００１４】また、本発明の他の目的は、動作可能な入
力電圧範囲を拡大し得る電圧電流変換回路を提供するこ
とにある。
力電圧範囲を拡大し得る電圧電流変換回路を提供するこ
とにある。
【００１５】更に、本発明の他の目的は、スタートアッ
プ回路による変換誤差に与える影響を除去した電圧電流
変換回路を提供することにある。
プ回路による変換誤差に与える影響を除去した電圧電流
変換回路を提供することにある。
【００１６】
【課題を解決するための手段】本発明は上記の目的を達
成するため、エミッタが電圧入力端子に接続された第１
のトランジスタと、出力端子が第１のトランジスタのベ
ース及びコレクタにそれぞれ接続されており、入力電流
と出力電流の比が１：２である第１のカレントミラー回
路と、一端が第１のカレントミラー回路の出力端子と第
１のトランジスタのコレクタ及びベースとの共通接続点
に接続された第１の抵抗と、入力端子が第１の抵抗の他
端に接続され、第１の出力端子が第１のカレントミラー
回路の入力端子に接続され、第２の出力端子が電流出力
端子に接続された第２のカレントミラー回路とを有する
構成としたものである。
成するため、エミッタが電圧入力端子に接続された第１
のトランジスタと、出力端子が第１のトランジスタのベ
ース及びコレクタにそれぞれ接続されており、入力電流
と出力電流の比が１：２である第１のカレントミラー回
路と、一端が第１のカレントミラー回路の出力端子と第
１のトランジスタのコレクタ及びベースとの共通接続点
に接続された第１の抵抗と、入力端子が第１の抵抗の他
端に接続され、第１の出力端子が第１のカレントミラー
回路の入力端子に接続され、第２の出力端子が電流出力
端子に接続された第２のカレントミラー回路とを有する
構成としたものである。
【００１７】また、本発明は、第１のカレントミラー回
路に代えて入力電流と出力電流との比が１：１である第
３のカレントミラー回路を有すると共に、第２のカレン
トミラー回路を、抵抗の一端にコレクタ及びベースがそ
れぞれ共通接続された第２のトランジスタと、ベースが
第２のトランジスタのベースに接続され、かつ、コレク
タが第１の出力端子として第３のカレントミラー回路の
入力端子に接続された、エミッタ面積が第２のトランジ
スタのそれの２倍とされた第６のトランジスタと、ベー
スが第２及び第６のトランジスタのベースにそれぞれ接
続され、コレクタが第２の出力端子として電流出力端子
に接続され、エミッタが第２及び第６のトランジスタの
各エミッタと共に基準電位に共通接続された、エミッタ
面積が第２のトランジスタのそれと同一とされた第４の
トランジスタとからなる構成としたものである。
路に代えて入力電流と出力電流との比が１：１である第
３のカレントミラー回路を有すると共に、第２のカレン
トミラー回路を、抵抗の一端にコレクタ及びベースがそ
れぞれ共通接続された第２のトランジスタと、ベースが
第２のトランジスタのベースに接続され、かつ、コレク
タが第１の出力端子として第３のカレントミラー回路の
入力端子に接続された、エミッタ面積が第２のトランジ
スタのそれの２倍とされた第６のトランジスタと、ベー
スが第２及び第６のトランジスタのベースにそれぞれ接
続され、コレクタが第２の出力端子として電流出力端子
に接続され、エミッタが第２及び第６のトランジスタの
各エミッタと共に基準電位に共通接続された、エミッタ
面積が第２のトランジスタのそれと同一とされた第４の
トランジスタとからなる構成としたものである。
【００１８】更に、本発明は、ベースが電圧入力端子に
接続され、コレクタが第１又は第３のカレントミラー回
路の入力端子と第２のカレントミラー回路の第１の出力
端子との共通接続点に接続され、エミッタが第１のトラ
ンジスタのベース及びコレクタと抵抗の一端との共通接
続点に接続された第５のトランジスタを起動回路として
有する構成としたものである。
接続され、コレクタが第１又は第３のカレントミラー回
路の入力端子と第２のカレントミラー回路の第１の出力
端子との共通接続点に接続され、エミッタが第１のトラ
ンジスタのベース及びコレクタと抵抗の一端との共通接
続点に接続された第５のトランジスタを起動回路として
有する構成としたものである。
【００１９】また、本発明は第１のトランジスタのエミ
ッタと電圧入力端子との間に第２の抵抗が接続され、第
２のカレントミラー回路は、３つのトランジスタの各エ
ミッタと基準電位との間に第３、第４及び第５の抵抗が
それぞれ接続されている構成としたものである。
ッタと電圧入力端子との間に第２の抵抗が接続され、第
２のカレントミラー回路は、３つのトランジスタの各エ
ミッタと基準電位との間に第３、第４及び第５の抵抗が
それぞれ接続されている構成としたものである。
【００２０】また、更に、電圧入力端子と基準電位との
間に第６の抵抗を接続するか、あるいはコレクタが電圧
入力端子に接続され、ベースが第２のカレントミラー回
路を構成する３つのトランジスタの各ベースに共通接続
され、エミッタが基準電位に接続された第７のトランジ
スタを有する構成としたものである。
間に第６の抵抗を接続するか、あるいはコレクタが電圧
入力端子に接続され、ベースが第２のカレントミラー回
路を構成する３つのトランジスタの各ベースに共通接続
され、エミッタが基準電位に接続された第７のトランジ
スタを有する構成としたものである。
【００２１】
【作用】本発明では、第１の抵抗に流れる電流が第２の
カレントミラー回路に入力されることにより、第２のカ
レントミラー回路の第１の出力端子から第１のカレント
ミラー回路の入力端子に第１の抵抗に流れる電流と同等
又はその２倍の電流が供給されるため、第１の抵抗に流
れる電流の２倍の値の電流が第１又は第３のカレントミ
ラー回路の出力端子より出力され、その結果、第１のト
ランジスタのコレクタ電流も第１の抵抗に流れる電流と
同等となる。ここで、第２のカレントミラー回路内のコ
レクタが入力端子に接続されたトランジスタと第１のト
ランジスタのコレクタ電流がそれぞれ第１の抵抗に流れ
る電流と同等であるから、両トランジスタのベース・エ
ミッタ間電圧が等しくなる。
カレントミラー回路に入力されることにより、第２のカ
レントミラー回路の第１の出力端子から第１のカレント
ミラー回路の入力端子に第１の抵抗に流れる電流と同等
又はその２倍の電流が供給されるため、第１の抵抗に流
れる電流の２倍の値の電流が第１又は第３のカレントミ
ラー回路の出力端子より出力され、その結果、第１のト
ランジスタのコレクタ電流も第１の抵抗に流れる電流と
同等となる。ここで、第２のカレントミラー回路内のコ
レクタが入力端子に接続されたトランジスタと第１のト
ランジスタのコレクタ電流がそれぞれ第１の抵抗に流れ
る電流と同等であるから、両トランジスタのベース・エ
ミッタ間電圧が等しくなる。
【００２２】従って、第１の抵抗にかかる電圧は第１の
トランジスタのベース・エミッタ間電圧と電圧入力端子
の入力電圧との和から第２のカレントミラー回路内の入
力端子に接続されたトランジスタ（第２のトランジス
タ）のベース・エミッタ間電圧を差し引いた電圧である
から、電圧入力端子の入力電圧と等しくなる。これによ
り、第２のカレントミラー回路の第２の出力端子からは
入力電圧を第１の抵抗で変換された電流が電流出力端子
へ出力される。すなわち、本発明では第１のトランジス
タと第２のカレントミラー回路の入力端子に接続された
第２のカレントミラー回路を構成するトランジスタ（第
２のトランジスタ）のそれぞれのベース・エミッタ間電
圧がキャンセルされる。
トランジスタのベース・エミッタ間電圧と電圧入力端子
の入力電圧との和から第２のカレントミラー回路内の入
力端子に接続されたトランジスタ（第２のトランジス
タ）のベース・エミッタ間電圧を差し引いた電圧である
から、電圧入力端子の入力電圧と等しくなる。これによ
り、第２のカレントミラー回路の第２の出力端子からは
入力電圧を第１の抵抗で変換された電流が電流出力端子
へ出力される。すなわち、本発明では第１のトランジス
タと第２のカレントミラー回路の入力端子に接続された
第２のカレントミラー回路を構成するトランジスタ（第
２のトランジスタ）のそれぞれのベース・エミッタ間電
圧がキャンセルされる。
【００２３】また、本発明ではベースに電圧入力端子の
入力電圧が供給される、電源投入時に導通状態となって
起動用トランジスタとして作用する第５のトランジスタ
が、定常状態時にはエミッタ電位がベース入力電圧より
も第１のトランジスタのベース・エミッタ間電圧分高く
なり、確実にカットオフ状態とされる。
入力電圧が供給される、電源投入時に導通状態となって
起動用トランジスタとして作用する第５のトランジスタ
が、定常状態時にはエミッタ電位がベース入力電圧より
も第１のトランジスタのベース・エミッタ間電圧分高く
なり、確実にカットオフ状態とされる。
【００２４】更に、本発明では第１又は第３のカレント
ミラー回路を構成するエミッタが出力端子となるトラン
ジスタの当該エミッタが、第１のトランジスタのコレク
タ及びベースに接続されているため、電圧入力端子の入
力電圧として基準電位から最大、正の電源電圧から第１
又は第３のカレントミラー回路を構成するトランジスタ
１個のベース・エミッタ間電圧分低い電圧まで入力でき
る。
ミラー回路を構成するエミッタが出力端子となるトラン
ジスタの当該エミッタが、第１のトランジスタのコレク
タ及びベースに接続されているため、電圧入力端子の入
力電圧として基準電位から最大、正の電源電圧から第１
又は第３のカレントミラー回路を構成するトランジスタ
１個のベース・エミッタ間電圧分低い電圧まで入力でき
る。
【００２５】更に、本発明では第１のトランジスタのエ
ミッタと電圧入力端子との間に第２の抵抗を接続し、第
２のカレントミラー回路を、３つのトランジスタの各エ
ミッタと基準電位との間に第３、第４及び第５の抵抗が
それぞれ接続された構成としたため、第２のカレントミ
ラー回路の出力抵抗を上げることができる。
ミッタと電圧入力端子との間に第２の抵抗を接続し、第
２のカレントミラー回路を、３つのトランジスタの各エ
ミッタと基準電位との間に第３、第４及び第５の抵抗が
それぞれ接続された構成としたため、第２のカレントミ
ラー回路の出力抵抗を上げることができる。
【００２６】また、更に、電圧入力端子と基準電位との
間に第６の抵抗を接続するか、あるいはコレクタが電圧
入力端子に接続され、ベースが第２のカレントミラー回
路を構成する３つのトランジスタの各ベースに共通接続
され、エミッタが基準電位に接続された第７のトランジ
スタを有する構成とすることにより、電圧入力端子に流
れる電流をゼロにすることができる。
間に第６の抵抗を接続するか、あるいはコレクタが電圧
入力端子に接続され、ベースが第２のカレントミラー回
路を構成する３つのトランジスタの各ベースに共通接続
され、エミッタが基準電位に接続された第７のトランジ
スタを有する構成とすることにより、電圧入力端子に流
れる電流をゼロにすることができる。
【００２７】
【実施例】次に、本発明の実施例について図面と共に説
明する。図１は本発明に係る電圧電流変換回路の第１実
施例の回路図を示す。同図に示すように、本実施例は、
電圧入力端子１にエミッタが接続されたＮＰＮトランジ
スタＱ４と、同じ電圧入力端子１にベースが接続された
ＮＰＮトランジスタＱ５と、トランジスタＱ４のベース
及びコレクタとトランジスタＱ５のエミッタに出力端子
が接続された第１のカレントミラー回路である１：２カ
レントミラー回路ＣＭ４と、トランジスタＱ４のベース
及びコレクタとトランジスタＱ５のエミッタと１：２カ
レントミラー回路ＣＭ４の出力端子の共通接続点に一端
が接続された抵抗Ｒ１と、この抵抗Ｒ１に流れる電流と
同等の電流を１：２カレントミラー回路ＣＭ４の入力端
子２と変換電流出力端子３に流す、ＮＰＮトランジスタ
Ｑ１、Ｑ２及びＱ３によって構成された第２のカレント
ミラー回路ＣＭ５とからなる。
明する。図１は本発明に係る電圧電流変換回路の第１実
施例の回路図を示す。同図に示すように、本実施例は、
電圧入力端子１にエミッタが接続されたＮＰＮトランジ
スタＱ４と、同じ電圧入力端子１にベースが接続された
ＮＰＮトランジスタＱ５と、トランジスタＱ４のベース
及びコレクタとトランジスタＱ５のエミッタに出力端子
が接続された第１のカレントミラー回路である１：２カ
レントミラー回路ＣＭ４と、トランジスタＱ４のベース
及びコレクタとトランジスタＱ５のエミッタと１：２カ
レントミラー回路ＣＭ４の出力端子の共通接続点に一端
が接続された抵抗Ｒ１と、この抵抗Ｒ１に流れる電流と
同等の電流を１：２カレントミラー回路ＣＭ４の入力端
子２と変換電流出力端子３に流す、ＮＰＮトランジスタ
Ｑ１、Ｑ２及びＱ３によって構成された第２のカレント
ミラー回路ＣＭ５とからなる。
【００２８】１：２カレントミラー回路ＣＭ４は、入力
端子２の入力電流と出力電流との比が１：２となるよう
にトランジスタのエミッタ面積が設定されたカレントミ
ラー回路で、例えば図６に示したカレントミラー回路Ｃ
Ｍ３と同様に複数のＰＮＰトランジスタからなる構成で
ある。ただし、図６のトランジスタＱ１２に相当するカ
レントミラー回路ＣＭ４内のトランジスタは、トランジ
スタＱ１３に相当するトランジスタのエミッタ面積の２
倍に設定されており、トランジスタＱ１２に相当するト
ランジスタのコレクタからトランジスタＱ１３に相当す
るカレントミラー回路入力電流の２倍の値の電流が出力
されるようにされており、その出力電流でトランジスタ
Ｑ４をバイアスしている。
端子２の入力電流と出力電流との比が１：２となるよう
にトランジスタのエミッタ面積が設定されたカレントミ
ラー回路で、例えば図６に示したカレントミラー回路Ｃ
Ｍ３と同様に複数のＰＮＰトランジスタからなる構成で
ある。ただし、図６のトランジスタＱ１２に相当するカ
レントミラー回路ＣＭ４内のトランジスタは、トランジ
スタＱ１３に相当するトランジスタのエミッタ面積の２
倍に設定されており、トランジスタＱ１２に相当するト
ランジスタのコレクタからトランジスタＱ１３に相当す
るカレントミラー回路入力電流の２倍の値の電流が出力
されるようにされており、その出力電流でトランジスタ
Ｑ４をバイアスしている。
【００２９】また、カレントミラー回路ＣＭ５はＮＰＮ
トランジスタＱ２のコレクタとＮＰＮトランジスタＱ３
のコレクタの２つの出力端子を持ち、電流が抵抗Ｒ１を
介して入力されるＮＰＮトランジスタＱ１のコレクタと
ベースは共通接続され、かつ、トランジスタＱ２及びＱ
３のそれぞれのベースに共通接続されている。また、ト
ランジスタＱ１、Ｑ２及びＱ３の各エミッタはそれぞれ
共通接続されて接地されている。
トランジスタＱ２のコレクタとＮＰＮトランジスタＱ３
のコレクタの２つの出力端子を持ち、電流が抵抗Ｒ１を
介して入力されるＮＰＮトランジスタＱ１のコレクタと
ベースは共通接続され、かつ、トランジスタＱ２及びＱ
３のそれぞれのベースに共通接続されている。また、ト
ランジスタＱ１、Ｑ２及びＱ３の各エミッタはそれぞれ
共通接続されて接地されている。
【００３０】トランジスタＱ２のコレクタはカレントミ
ラー回路ＣＭ４の入力端子２に接続されている。また、
トランジスタＱ３のコレクタは入力電圧を変換して得た
電流の出力端子３に接続されている。また、この回路の
起動回路として、コレクタがカレントミラー回路ＣＭ４
の入力端子に接続され、ベースが電圧入力端子１に接続
され、エミッタが抵抗Ｒ１の一端に接続されたＮＰＮト
ランジスタＱ５を備えている。
ラー回路ＣＭ４の入力端子２に接続されている。また、
トランジスタＱ３のコレクタは入力電圧を変換して得た
電流の出力端子３に接続されている。また、この回路の
起動回路として、コレクタがカレントミラー回路ＣＭ４
の入力端子に接続され、ベースが電圧入力端子１に接続
され、エミッタが抵抗Ｒ１の一端に接続されたＮＰＮト
ランジスタＱ５を備えている。
【００３１】次に、本実施例の動作について説明する。
電源投入時にトランジスタＱ５が能動状態になることに
より流れるトランジスタＱ５のコレクタ電流がカレント
ミラー回路ＣＭ４の入力電流となり、これによりトラン
ジスタＱ４をバイアスしている状態において、電圧入力
端子１に電圧ＶINが入力されると、トランジスタＱ４の
共通接続されたコレクタとベースに次式で表される電位
Ｖ１が生じる。ただし、次式中、ＶBE(Q4)はトランジス
タＱ４のベース・エミッタ間電圧である。
電源投入時にトランジスタＱ５が能動状態になることに
より流れるトランジスタＱ５のコレクタ電流がカレント
ミラー回路ＣＭ４の入力電流となり、これによりトラン
ジスタＱ４をバイアスしている状態において、電圧入力
端子１に電圧ＶINが入力されると、トランジスタＱ４の
共通接続されたコレクタとベースに次式で表される電位
Ｖ１が生じる。ただし、次式中、ＶBE(Q4)はトランジス
タＱ４のベース・エミッタ間電圧である。
【００３２】 Ｖ１＝ＶIN＋ＶBE(Q4) （４） 一方、カレントミラー回路ＣＭ５の入力端子電圧Ｖ２
は、ベースとコレクタが共通接続され、エミッタが接地
されたトランジスタＱ１のベース・エミッタ間電圧であ
るから Ｖ２＝ＶBE(Q1) （５） となる。よって、抵抗Ｒ１の両端にかかる電圧ＶRは ＶR＝Ｖ１−Ｖ２＝ＶIN＋ＶBE(Q4)−ＶBE(Q1) （６） となる。
は、ベースとコレクタが共通接続され、エミッタが接地
されたトランジスタＱ１のベース・エミッタ間電圧であ
るから Ｖ２＝ＶBE(Q1) （５） となる。よって、抵抗Ｒ１の両端にかかる電圧ＶRは ＶR＝Ｖ１−Ｖ２＝ＶIN＋ＶBE(Q4)−ＶBE(Q1) （６） となる。
【００３３】ここで、抵抗Ｒ１に流れる電流ＩRは、 ＩR＝ＶR／Ｒ１ （７） であり、これがカレントミラー回路ＣＭ５に入力される
から、カレントミラー回路ＣＭ５の出力電流となるトラ
ンジスタＱ２とＱ３のコレクタ電流もそれぞれＩRに等
しくなる。
から、カレントミラー回路ＣＭ５の出力電流となるトラ
ンジスタＱ２とＱ３のコレクタ電流もそれぞれＩRに等
しくなる。
【００３４】このトランジスタＱ２のコレクタ電流は入
力：出力の電流比が１：２であるカレントミラー回路Ｃ
Ｍ４の入力端子２に供給されるから、１：２カレントミ
ラー回路ＣＭ４の出力電流は２Ｉ Rとなる。ここで、ト
ランジスタＱ４のコレクタ電流ＩC(Q4)は、トランジス
タＱ４のエミッタ接地電流増幅率βが十分大きいと仮定
すると、１：２カレントミラー回路ＣＭ４の出力電流か
ら抵抗Ｒ１を流れる電流を差し引いた電流となるから次
式で表される。
力：出力の電流比が１：２であるカレントミラー回路Ｃ
Ｍ４の入力端子２に供給されるから、１：２カレントミ
ラー回路ＣＭ４の出力電流は２Ｉ Rとなる。ここで、ト
ランジスタＱ４のコレクタ電流ＩC(Q4)は、トランジス
タＱ４のエミッタ接地電流増幅率βが十分大きいと仮定
すると、１：２カレントミラー回路ＣＭ４の出力電流か
ら抵抗Ｒ１を流れる電流を差し引いた電流となるから次
式で表される。
【００３５】 ＩC(Q4)＝２ＩR−ＩR＝ＩR （８） 一方、トランジスタＱ１のコレクタ電流ＩC(Q1)は、同
様にトランジスタＱ１のエミッタ接地電流増幅率βが十
分大きいと仮定すると、抵抗Ｒ１を流れる電流となるか
ら次式で表される。
様にトランジスタＱ１のエミッタ接地電流増幅率βが十
分大きいと仮定すると、抵抗Ｒ１を流れる電流となるか
ら次式で表される。
【００３６】 ＩC(Q1)＝ＩR （９） 従って、（８）式及び（９）式から分かるように、トラ
ンジスタＱ４のコレクタ電流ＩC(Q4)とトランジスタＱ
１のコレクタ電流ＩC(Q1)は等しく、この結果、両トラ
ンジスタＱ４及びＱ１の各々のベース・エミッタ間電圧
ＶBE(Q4)とＶBE(Q1)は、 ＶBE(Q4)＝ＶBE(Q1) （１０） となる。従って、この（１０）式を（６）式に代入する
ことにより、次式が得られる。
ンジスタＱ４のコレクタ電流ＩC(Q4)とトランジスタＱ
１のコレクタ電流ＩC(Q1)は等しく、この結果、両トラ
ンジスタＱ４及びＱ１の各々のベース・エミッタ間電圧
ＶBE(Q4)とＶBE(Q1)は、 ＶBE(Q4)＝ＶBE(Q1) （１０） となる。従って、この（１０）式を（６）式に代入する
ことにより、次式が得られる。
【００３７】 ＶR＝ＶIN （１１） （１１）式は、抵抗Ｒ１の両端に入力電圧ＶINがかかる
ことを示している。前記したように、トランジスタＱ３
のコレクタ電流は（７）式で表される電流ＩRであり、
（７）式に（１１）式を代入してＶRを消去することに
より、トランジスタＱ３のコレクタから出力端子３へ
は、次式で表される電流ＩOが出力される。
ことを示している。前記したように、トランジスタＱ３
のコレクタ電流は（７）式で表される電流ＩRであり、
（７）式に（１１）式を代入してＶRを消去することに
より、トランジスタＱ３のコレクタから出力端子３へ
は、次式で表される電流ＩOが出力される。
【００３８】 ＩO＝ＩR＝ＶIN／Ｒ１ （１２） この（１２）式は出力電流ＩOが入力電圧ＶINを抵抗Ｒ
１により正確に電圧電流変換した電流であることを示し
ている。
１により正確に電圧電流変換した電流であることを示し
ている。
【００３９】次に、起動回路であるトランジスタＱ５の
動作説明を行う。電源投入時はトランジスタＱ５が能動
状態になり、このとき流れるトランジスタＱ５のコレク
タ電流ＩC(Q5)は次式で表される。
動作説明を行う。電源投入時はトランジスタＱ５が能動
状態になり、このとき流れるトランジスタＱ５のコレク
タ電流ＩC(Q5)は次式で表される。
【００４０】 ＩC(Q5)＝（ＶIN−ＶBE(Q5)−ＶBE(Q1)）／Ｒ１ （１３） このコレクタ電流ＩC(Q5)がカレントミラー回路ＣＭ４
の入力電流となり、トランジスタＱ４をバイアスする。
の入力電流となり、トランジスタＱ４をバイアスする。
【００４１】すると、各トランジスタのバイアス状態は
上記の（４）式〜（１２）式の関係になる。そして、ト
ランジスタＱ５のエミッタ電位ＶE(Q5)は（４）式のＶ
１に等しい（ＶIN＋ＶBE(Q4)）となり、トランジスタＱ
５のベース・エミッタ間はＶBE(Q4)の約０．７Ｖの逆バ
イアスでカットオフする。このように、トランジスタＱ
５は電源投入の起動時にのみ動作し、定常状態ではトラ
ンジスタＱ５はカットオフされるため、その他の回路に
悪影響を与えない。
上記の（４）式〜（１２）式の関係になる。そして、ト
ランジスタＱ５のエミッタ電位ＶE(Q5)は（４）式のＶ
１に等しい（ＶIN＋ＶBE(Q4)）となり、トランジスタＱ
５のベース・エミッタ間はＶBE(Q4)の約０．７Ｖの逆バ
イアスでカットオフする。このように、トランジスタＱ
５は電源投入の起動時にのみ動作し、定常状態ではトラ
ンジスタＱ５はカットオフされるため、その他の回路に
悪影響を与えない。
【００４２】また、本実施例では、カレントミラー回路
ＣＭ４として図６のカレントミラー回路ＣＭ３を使用し
た場合、入力電圧ＶINの入力可能な電圧範囲は０Ｖから
最大Ｖｃｃ−ＶBE（ただし、Ｖｃｃは正の電源電圧、Ｖ
BEはカレントミラー回路ＣＭ４内の出力側トランジスタ
のベース・エミッタ間電圧）まで入力できるため、図６
に示した従来回路に比べてＶBE（約０．７Ｖ）拡大でき
る。
ＣＭ４として図６のカレントミラー回路ＣＭ３を使用し
た場合、入力電圧ＶINの入力可能な電圧範囲は０Ｖから
最大Ｖｃｃ−ＶBE（ただし、Ｖｃｃは正の電源電圧、Ｖ
BEはカレントミラー回路ＣＭ４内の出力側トランジスタ
のベース・エミッタ間電圧）まで入力できるため、図６
に示した従来回路に比べてＶBE（約０．７Ｖ）拡大でき
る。
【００４３】次に、本発明の第２実施例について説明す
る。図２は本発明の第２実施例の回路図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。本実施例は図２に示すように、第１実施例
のカレントミラー回路ＣＭ４及びＣＭ５に代えてカレン
トミラー回路ＣＭ６及びＣＭ７を用いた点に特徴があ
る。
る。図２は本発明の第２実施例の回路図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。本実施例は図２に示すように、第１実施例
のカレントミラー回路ＣＭ４及びＣＭ５に代えてカレン
トミラー回路ＣＭ６及びＣＭ７を用いた点に特徴があ
る。
【００４４】カレントミラー回路ＣＭ６は入力と出力の
電流比が１：１であるカレントミラー回路である。ま
た、カレントミラー回路ＣＭ７は、ＮＰＮトランジスタ
Ｑ１、Ｑ６及びＱ３から構成されており、図１のトラン
ジスタＱ２の代わりに、トランジスタＱ２と同じ接続
で、かつ、エミッタ面積がトランジスタＱ１及びＱ３の
それの２倍であるトランジスタＱ６を用いたものであ
る。
電流比が１：１であるカレントミラー回路である。ま
た、カレントミラー回路ＣＭ７は、ＮＰＮトランジスタ
Ｑ１、Ｑ６及びＱ３から構成されており、図１のトラン
ジスタＱ２の代わりに、トランジスタＱ２と同じ接続
で、かつ、エミッタ面積がトランジスタＱ１及びＱ３の
それの２倍であるトランジスタＱ６を用いたものであ
る。
【００４５】本実施例では、トランジスタＱ６のエミッ
タ面積がトランジスタＱ１及びＱ３のそれの２倍である
から、トランジスタＱ１、Ｑ６及びＱ３からなるカレン
トミラー回路ＣＭ７の（入力）：（出力１）：（出力
２）（ただし、出力１はトランジスタＱ６のコレクタ出
力、出力２はトランジスタＱ３のコレクタ出力である）
の電流比は、１：２：１となる。従って、カレントミラ
ー回路ＣＭ６の入力端子４にトランジスタＱ６のコレク
タより入力される電流は（７）式で示された電流の２倍
にあたる２ＩRとなる。
タ面積がトランジスタＱ１及びＱ３のそれの２倍である
から、トランジスタＱ１、Ｑ６及びＱ３からなるカレン
トミラー回路ＣＭ７の（入力）：（出力１）：（出力
２）（ただし、出力１はトランジスタＱ６のコレクタ出
力、出力２はトランジスタＱ３のコレクタ出力である）
の電流比は、１：２：１となる。従って、カレントミラ
ー回路ＣＭ６の入力端子４にトランジスタＱ６のコレク
タより入力される電流は（７）式で示された電流の２倍
にあたる２ＩRとなる。
【００４６】従って、カレントミラー回路ＣＭ６の入力
と出力の電流比は１：１であるので、カレントミラー回
路ＣＭ６の出力電流も入力電流に等しい２ＩRとなり、
これにより本実施例は図１の第１実施例と同様の動作を
する。これにより、本実施例も第１実施例と同じ効果を
奏する。
と出力の電流比は１：１であるので、カレントミラー回
路ＣＭ６の出力電流も入力電流に等しい２ＩRとなり、
これにより本実施例は図１の第１実施例と同様の動作を
する。これにより、本実施例も第１実施例と同じ効果を
奏する。
【００４７】次に、本発明の第３実施例について説明す
る。図３は本発明の第３実施例の回路図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。本実施例は図３に示すように、第１実施例
のカレントミラー回路ＣＭ５に代えてカレントミラー回
路ＣＭ８を用いると共に、トランジスタＱ４のエミッタ
と電圧入力端子１及びトランジスタＱ５のベースとの間
に抵抗Ｒ５を接続した点に特徴がある。
る。図３は本発明の第３実施例の回路図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。本実施例は図３に示すように、第１実施例
のカレントミラー回路ＣＭ５に代えてカレントミラー回
路ＣＭ８を用いると共に、トランジスタＱ４のエミッタ
と電圧入力端子１及びトランジスタＱ５のベースとの間
に抵抗Ｒ５を接続した点に特徴がある。
【００４８】カレントミラー回路ＣＭ８は、図１のカレ
ントミラー回路ＣＭ５を構成するトランジスタＱ１、Ｑ
２及びＱ３の各エミッタと接地間に、抵抗Ｒ２、Ｒ３及
びＲ４をそれぞれ接続した構成であり、トランジスタＱ
１、Ｑ２及びＱ３の接続は第１実施例と同一である。
ントミラー回路ＣＭ５を構成するトランジスタＱ１、Ｑ
２及びＱ３の各エミッタと接地間に、抵抗Ｒ２、Ｒ３及
びＲ４をそれぞれ接続した構成であり、トランジスタＱ
１、Ｑ２及びＱ３の接続は第１実施例と同一である。
【００４９】本実施例では、トランジスタＱ４の共通接
続されたベースとコレクタの電位Ｖ１は、トランジスタ
Ｑ４のコレクタ電流をＩC(Q4)とし、抵抗Ｒ５の抵抗値
をＲ５とし、トランジスタＱ４のエミッタ接地電流増幅
率βが十分に大きいものとすると、 Ｖ１＝ＶIN＋ＶBE(Q4)＋Ｒ５・ＩC(Q4) （１４） となる。
続されたベースとコレクタの電位Ｖ１は、トランジスタ
Ｑ４のコレクタ電流をＩC(Q4)とし、抵抗Ｒ５の抵抗値
をＲ５とし、トランジスタＱ４のエミッタ接地電流増幅
率βが十分に大きいものとすると、 Ｖ１＝ＶIN＋ＶBE(Q4)＋Ｒ５・ＩC(Q4) （１４） となる。
【００５０】一方、カレントミラー回路ＣＭ８の入力端
子となるトランジスタＱ１の共通接続されたベースとコ
レクタの電位Ｖ２は、トランジスタＱ１のコレクタ電流
をＩC(Q1)とし、抵抗Ｒ２の抵抗値をＲ２とし、トラン
ジスタＱ１のエミッタ接地電流増幅率βが十分に大きい
ものとすると、 Ｖ２＝ＶBE(Q1)＋Ｒ２・ＩC(Q1) （１５） となる。よって、抵抗Ｒ１の両端にかかる電圧ＶRは、
上記の電位Ｖ１とＶ２の差電位であるから（１４）式及
び（１５）式より次式で表される。
子となるトランジスタＱ１の共通接続されたベースとコ
レクタの電位Ｖ２は、トランジスタＱ１のコレクタ電流
をＩC(Q1)とし、抵抗Ｒ２の抵抗値をＲ２とし、トラン
ジスタＱ１のエミッタ接地電流増幅率βが十分に大きい
ものとすると、 Ｖ２＝ＶBE(Q1)＋Ｒ２・ＩC(Q1) （１５） となる。よって、抵抗Ｒ１の両端にかかる電圧ＶRは、
上記の電位Ｖ１とＶ２の差電位であるから（１４）式及
び（１５）式より次式で表される。
【００５１】 ＶR＝Ｖ１−Ｖ２ ＝ＶIN＋R5・ＩC(Q4)＋ＶBE(Q4)−R2・ＩC(Q1)−ＶBE(Q1) （１６） また、抵抗Ｒ１に流れる電流ＩRは図１の第１実施例の
（７）式と同様に、 ＩR＝ＶR／Ｒ１ （１７） である。ここで、トランジスタＱ１〜Ｑ４のそれぞれの
エミッタに接続されている抵抗Ｒ２〜Ｒ５の抵抗値はす
べて等しいものとすると、トランジスタＱ１〜Ｑ３と抵
抗Ｒ２〜Ｒ４とで構成されるカレントミラー回路ＣＭ８
の入力と出力の電流比は図１の第１実施例と同様に１：
１である。従って、トランジスタＱ２のコレクタからカ
レントミラー回路ＣＭ４の出力電流までは第１実施例と
同様であるから、トランジスタＱ４のコレクタ電流Ｉ
C(Q4)は、次式で表される。
（７）式と同様に、 ＩR＝ＶR／Ｒ１ （１７） である。ここで、トランジスタＱ１〜Ｑ４のそれぞれの
エミッタに接続されている抵抗Ｒ２〜Ｒ５の抵抗値はす
べて等しいものとすると、トランジスタＱ１〜Ｑ３と抵
抗Ｒ２〜Ｒ４とで構成されるカレントミラー回路ＣＭ８
の入力と出力の電流比は図１の第１実施例と同様に１：
１である。従って、トランジスタＱ２のコレクタからカ
レントミラー回路ＣＭ４の出力電流までは第１実施例と
同様であるから、トランジスタＱ４のコレクタ電流Ｉ
C(Q4)は、次式で表される。
【００５２】 ＩC(Q4)＝２ＩR−ＩR＝ＩR （１８） 一方、トランジスタＱ１のコレクタ電流ＩC(Q1)は、ト
ランジスタＱ１のエミッタ接地電流増幅率βが十分大き
いと仮定すると、抵抗Ｒ１を流れる電流となるから次式
で表される。
ランジスタＱ１のエミッタ接地電流増幅率βが十分大き
いと仮定すると、抵抗Ｒ１を流れる電流となるから次式
で表される。
【００５３】 ＩC(Q1)＝ＩR （１９） 従って、（１０）式と同様に ＶBE(Q4)＝ＶBE(Q1) （２０） となる。また、前述したように、抵抗Ｒ２〜Ｒ５の各抵
抗値Ｒ２〜Ｒ５の間には、 Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５ （２１） の関係がある。従って、（１８）式、（１９）式、（２
０）式及び（２１）式を（１６）式に代入することによ
り、次式が得られる。
抗値Ｒ２〜Ｒ５の間には、 Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５ （２１） の関係がある。従って、（１８）式、（１９）式、（２
０）式及び（２１）式を（１６）式に代入することによ
り、次式が得られる。
【００５４】 ＶR＝ＶIN （２２） この（２２）式は第１実施例の（１１）式と同一である
ため、本実施例も第１実施例と同様に、入力電圧ＶINを
高精度に電圧電流変換した（１２）式で表される出力電
流ＩOを出力端子３へ出力することができる。
ため、本実施例も第１実施例と同様に、入力電圧ＶINを
高精度に電圧電流変換した（１２）式で表される出力電
流ＩOを出力端子３へ出力することができる。
【００５５】ここで、カレントミラー回路ＣＭ８の出力
であるトランジスタＱ２及びＱ３のコレクタから見た出
力抵抗ＲO(CM)は、トランジスタの出力抵抗をＲOとし、
トランジスタの相互コンダクタンスをｇmとすると次式
で表される。
であるトランジスタＱ２及びＱ３のコレクタから見た出
力抵抗ＲO(CM)は、トランジスタの出力抵抗をＲOとし、
トランジスタの相互コンダクタンスをｇmとすると次式
で表される。
【００５６】 ＲO(CM)＝ＲO（１＋ｇm・Ｒ２） （２３） この（２３）式は、トランジスタＱ２及びＱ３のエミッ
タに抵抗Ｒ２及びＲ３が接続されることにより、出力抵
抗ＲO(CM)が上がることを示している。
タに抵抗Ｒ２及びＲ３が接続されることにより、出力抵
抗ＲO(CM)が上がることを示している。
【００５７】本実施例の特徴は、上記の第１及び第２実
施例と比べて、カレントミラー回路ＣＭ８の出力抵抗が
上がり、結果としてカレントミラー回路としての精度を
上げることができるという効果がある。
施例と比べて、カレントミラー回路ＣＭ８の出力抵抗が
上がり、結果としてカレントミラー回路としての精度を
上げることができるという効果がある。
【００５８】次に、本発明の第４実施例について説明す
る。図４は本発明の第４実施例の回路図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。本実施例は図４に示すように、電圧入力端
子１、トランジスタＱ４のエミッタ及びトランジスタＱ
５のベースの共通接続点と接地間に抵抗Ｒ６を接続した
点に特徴がある。
る。図４は本発明の第４実施例の回路図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。本実施例は図４に示すように、電圧入力端
子１、トランジスタＱ４のエミッタ及びトランジスタＱ
５のベースの共通接続点と接地間に抵抗Ｒ６を接続した
点に特徴がある。
【００５９】抵抗Ｒ６に流れる電流Ｉ(R6)は抵抗Ｒ６の
抵抗値をＲ６で表すと、 Ｉ(R6)＝ＶIN／Ｒ６ （２４） である。仮に、この抵抗Ｒ６がないものとすると、電圧
入力端子１に流れ込む電流ＩVINはトランジスタＱ４の
エミッタ電流と等しく、前記（８）式で示すＩRであ
る。また、この電流ＩRは前記（７）式で示される。従
って、電圧入力端子１に流れ込む電流ＩRと抵抗Ｒ６を
設けることにより流れ出す電流Ｉ(R6)が等しければ、こ
の電圧入力端子１に流れる電流は”０”となり、電圧入
力端子１の負荷を軽くする効果がある。これは、電圧入
力端子１を駆動する能力が小さい場合に有効である。
抵抗値をＲ６で表すと、 Ｉ(R6)＝ＶIN／Ｒ６ （２４） である。仮に、この抵抗Ｒ６がないものとすると、電圧
入力端子１に流れ込む電流ＩVINはトランジスタＱ４の
エミッタ電流と等しく、前記（８）式で示すＩRであ
る。また、この電流ＩRは前記（７）式で示される。従
って、電圧入力端子１に流れ込む電流ＩRと抵抗Ｒ６を
設けることにより流れ出す電流Ｉ(R6)が等しければ、こ
の電圧入力端子１に流れる電流は”０”となり、電圧入
力端子１の負荷を軽くする効果がある。これは、電圧入
力端子１を駆動する能力が小さい場合に有効である。
【００６０】この電流ＩVINが”０”となる条件は、 Ｉ(R6)＝ＩR （２５） であることから、上記の（７）式、（１１）式及び（２
５）式より Ｒ ６＝Ｒ１ （２６） となる。
５）式より Ｒ ６＝Ｒ１ （２６） となる。
【００６１】次に、本発明の第５実施例について説明す
る。図５は本発明の第５実施例の回路図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。図５に示すように、本実施例は電圧入力端
子１、トランジスタＱ４のエミッタ及びトランジスタＱ
５のベースの共通接続点にコレクタが接続され、エミッ
タが接地され、ベースがカレントミラー回路ＣＭ５を構
成しているトランジスタＱ１、Ｑ２及びＱ３の各ベース
にそれぞれ共通接続されるＮＰＮトランジスタＱ７を設
けた点に特徴がある。
る。図５は本発明の第５実施例の回路図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。図５に示すように、本実施例は電圧入力端
子１、トランジスタＱ４のエミッタ及びトランジスタＱ
５のベースの共通接続点にコレクタが接続され、エミッ
タが接地され、ベースがカレントミラー回路ＣＭ５を構
成しているトランジスタＱ１、Ｑ２及びＱ３の各ベース
にそれぞれ共通接続されるＮＰＮトランジスタＱ７を設
けた点に特徴がある。
【００６２】図５において、トランジスタＱ７はそのベ
ースとエミッタとがトランジスタＱ１のベースとエミッ
タとに共通接続されていることから、トランジスタＱ７
とトランジスタＱ１のコレクタ電流はそれぞれ等しい。
従って、トランジスタＱ７とトランジスタＱ１の各々の
コレクタ電流をＩC(Q7) 、ＩC(Q1) とすると、 ＩC(Q7) ＝ＩC(Q1) ＝ＩR （２７） となる。従って、電圧入力端子１に流れる電流Ｉ(VIN)
は Ｉ(VIN) ＝ＩC(Q4) −ＩC(Q7) ＝ＩR −ＩR ＝０ （２８） となり、結果として図４と同じく電圧入力端子ＶINの負
荷を軽くする効果がある。
ースとエミッタとがトランジスタＱ１のベースとエミッ
タとに共通接続されていることから、トランジスタＱ７
とトランジスタＱ１のコレクタ電流はそれぞれ等しい。
従って、トランジスタＱ７とトランジスタＱ１の各々の
コレクタ電流をＩC(Q7) 、ＩC(Q1) とすると、 ＩC(Q7) ＝ＩC(Q1) ＝ＩR （２７） となる。従って、電圧入力端子１に流れる電流Ｉ(VIN)
は Ｉ(VIN) ＝ＩC(Q4) −ＩC(Q7) ＝ＩR −ＩR ＝０ （２８） となり、結果として図４と同じく電圧入力端子ＶINの負
荷を軽くする効果がある。
【００６３】なお、本発明は以上の実施例に限定される
ものではなく、例えば図２の第２実施例において、図３
の抵抗Ｒ５を電圧入力端子１とトランジスタＱ４のエミ
ッタ間に接続し、抵抗Ｒ２〜Ｒ４をカレントミラー回路
ＣＭ７内の各トランジスタＱ１、Ｑ６及びＱ３のエミッ
タと接地との間に接続してもよい。また、図４の抵抗Ｒ
６及び図５のトランジスタＱ７はそれぞれ図１の実施例
に設けているが、それぞれ図２の実施例に適用すること
もできる。
ものではなく、例えば図２の第２実施例において、図３
の抵抗Ｒ５を電圧入力端子１とトランジスタＱ４のエミ
ッタ間に接続し、抵抗Ｒ２〜Ｒ４をカレントミラー回路
ＣＭ７内の各トランジスタＱ１、Ｑ６及びＱ３のエミッ
タと接地との間に接続してもよい。また、図４の抵抗Ｒ
６及び図５のトランジスタＱ７はそれぞれ図１の実施例
に設けているが、それぞれ図２の実施例に適用すること
もできる。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
従来よりも少ない素子数で入力電圧を第１の抵抗により
電流に変換して出力するときの誤差要因となる、第１の
トランジスタと第２のカレントミラー回路の入力端子に
接続された第２のカレントミラー回路を構成するトラン
ジスタ（第２のトランジスタ）のそれぞれのベース・エ
ミッタ間電圧がキャンセルされるため、簡単な回路構成
で高精度に電圧電流変換することができる。
従来よりも少ない素子数で入力電圧を第１の抵抗により
電流に変換して出力するときの誤差要因となる、第１の
トランジスタと第２のカレントミラー回路の入力端子に
接続された第２のカレントミラー回路を構成するトラン
ジスタ（第２のトランジスタ）のそれぞれのベース・エ
ミッタ間電圧がキャンセルされるため、簡単な回路構成
で高精度に電圧電流変換することができる。
【００６５】また、本発明によれば、起動用トランジス
タとして作用する第５のトランジスタを、定常状態時に
は確実にカットオフ状態とすることができるため、第５
のトランジスタが電圧電流変換精度に悪影響を与えるこ
とを防止することができる。
タとして作用する第５のトランジスタを、定常状態時に
は確実にカットオフ状態とすることができるため、第５
のトランジスタが電圧電流変換精度に悪影響を与えるこ
とを防止することができる。
【００６６】更に、本発明によれば、電圧入力端子の入
力電圧として基準電位から最大、正の電源電圧から第１
又は第３のカレントミラー回路を構成するトランジスタ
１個のベース・エミッタ間電圧分低い電圧まで入力でき
るため、従来の電圧電流変換回路に比べて入力電圧範囲
をトランジスタ１個のベース・エミッタ間電圧分拡大す
ることができる。
力電圧として基準電位から最大、正の電源電圧から第１
又は第３のカレントミラー回路を構成するトランジスタ
１個のベース・エミッタ間電圧分低い電圧まで入力でき
るため、従来の電圧電流変換回路に比べて入力電圧範囲
をトランジスタ１個のベース・エミッタ間電圧分拡大す
ることができる。
【００６７】更に、本発明によれば、第１のトランジス
タのエミッタと電圧入力端子との間に第２の抵抗を接続
し、第２のカレントミラー回路を、３つのトランジスタ
の各エミッタと基準電位との間に第３、第４及び第５の
抵抗がそれぞれ接続された構成とすることで、第２のカ
レントミラー回路の出力抵抗を上げるようにしたため、
第２のカレントミラー回路の精度を上げることができ
る。
タのエミッタと電圧入力端子との間に第２の抵抗を接続
し、第２のカレントミラー回路を、３つのトランジスタ
の各エミッタと基準電位との間に第３、第４及び第５の
抵抗がそれぞれ接続された構成とすることで、第２のカ
レントミラー回路の出力抵抗を上げるようにしたため、
第２のカレントミラー回路の精度を上げることができ
る。
【００６８】また、更に本発明によれば、電圧入力端子
と基準電位との間に第６の抵抗を接続するか、あるいは
コレクタが電圧入力端子に接続され、ベースが第２のカ
レントミラー回路を構成する３つのトランジスタの各ベ
ースに共通接続され、エミッタが基準電位に接続された
第７のトランジスタを有する構成とすることにより、電
圧入力端子に流れる電流をゼロにするようにしため、電
圧入力端子の負荷を軽くすることができ、よって電圧入
力端子に接続される入力電圧源の駆動能力が小さくて済
む。
と基準電位との間に第６の抵抗を接続するか、あるいは
コレクタが電圧入力端子に接続され、ベースが第２のカ
レントミラー回路を構成する３つのトランジスタの各ベ
ースに共通接続され、エミッタが基準電位に接続された
第７のトランジスタを有する構成とすることにより、電
圧入力端子に流れる電流をゼロにするようにしため、電
圧入力端子の負荷を軽くすることができ、よって電圧入
力端子に接続される入力電圧源の駆動能力が小さくて済
む。
【図１】本発明の第１実施例の回路図である。
【図２】本発明の第２実施例の回路図である。
【図３】本発明の第３実施例の回路図である。
【図４】本発明の第４実施例の回路図である。
【図５】本発明の第５実施例の回路図である。
【図６】従来の一例の回路図である。
１ 電圧入力端子 ２、４ カレントミラー回路の入力端子 ３ 電流出力端子 Ｑ１ ＮＰＮトランジスタ（第２のトランジスタ） Ｑ２ ＮＰＮトランジスタ（第３のトランジスタ） Ｑ３ ＮＰＮトランジスタ（第４のトランジスタ） Ｑ４ ＮＰＮトランジスタ（第１のトランジスタ） Ｑ５ 起動回路用ＮＰＮトランジスタ（第５のトランジ
スタ） Ｑ６ ＮＰＮトランジスタ（第６のトランジスタ） Ｑ７ ＮＰＮトランジスタ（第７のトランジスタ） Ｒ１ 第１の抵抗 Ｒ２〜Ｒ４ 第３〜第５の抵抗 Ｒ５ 第２の抵抗 Ｒ６ 第６の抵抗 ＣＭ４ １：２カレントミラー回路（第１のカレントミ
ラー回路） ＣＭ５、ＣＭ７、ＣＭ８ カレントミラー回路（第２の
カレントミラー回路） ＣＭ６ １：１カレントミラー回路（第３のカレントミ
ラー回路）
スタ） Ｑ６ ＮＰＮトランジスタ（第６のトランジスタ） Ｑ７ ＮＰＮトランジスタ（第７のトランジスタ） Ｒ１ 第１の抵抗 Ｒ２〜Ｒ４ 第３〜第５の抵抗 Ｒ５ 第２の抵抗 Ｒ６ 第６の抵抗 ＣＭ４ １：２カレントミラー回路（第１のカレントミ
ラー回路） ＣＭ５、ＣＭ７、ＣＭ８ カレントミラー回路（第２の
カレントミラー回路） ＣＭ６ １：１カレントミラー回路（第３のカレントミ
ラー回路）
Claims (10)
- 【請求項１】 エミッタが電圧入力端子に接続された第
１のトランジスタと、 出力端子が該第１のトランジスタのベース及びコレクタ
にそれぞれ接続された第１のカレントミラー回路と、 一端が該第１のカレントミラー回路の出力端子と前記第
１のトランジスタのコレクタ及びベースとの共通接続点
に接続された第１の抵抗と、 入力端子が該第１の抵抗の他端に接続され、第１の出力
端子が前記第１のカレントミラー回路の入力端子に接続
され、第２の出力端子が電流出力端子に接続された第２
のカレントミラー回路とを有し、前記第１のカレントミ
ラー回路は入力電流と出力電流の比が１：２であること
を特徴とする電圧電流変換回路。 - 【請求項２】 前記第２のカレントミラー回路は、前記
抵抗の一端にコレクタ及びベースがそれぞれ共通接続さ
れた第２のトランジスタと、ベースが該第２のトランジ
スタのベースに接続され、かつ、コレクタが前記第１の
出力端子として前記第１のカレントミラー回路の入力端
子に接続された第３のトランジスタと、ベースが該第２
及び第３のトランジスタのベースにそれぞれ接続され、
コレクタが前記第２の出力端子として前記電流出力端子
に接続され、エミッタが該第２及び第３のトランジスタ
の各エミッタと共に基準電位に共通接続されている第４
のトランジスタとからなることを特徴とする請求項１記
載の電圧電流変換回路。 - 【請求項３】 ベースが前記電圧入力端子に接続され、
コレクタが前記第１のカレントミラー回路の入力端子と
前記第２のカレントミラー回路の第１の出力端子との共
通接続点に接続され、エミッタが前記第１のトランジス
タのベース及びコレクタと前記抵抗の一端との共通接続
点に接続された第５のトランジスタを起動回路として有
することを特徴とする請求項１記載の電圧電流変換回
路。 - 【請求項４】 前記第１のトランジスタのエミッタと前
記電圧入力端子との間に第２の抵抗が接続され、前記第
２のカレントミラー回路は、前記第２、第３及び第４の
トランジスタの各エミッタと基準電位との間に第３、第
４及び第５の抵抗がそれぞれ接続されていることを特徴
とする請求項２又は３記載の電圧電流変換回路。 - 【請求項５】 前記第１のカレントミラー回路に代えて
入力電流と出力電流との比が１：１である第３のカレン
トミラー回路を有すると共に、前記第２のカレントミラ
ー回路を、前記抵抗の一端にコレクタ及びベースがそれ
ぞれ共通接続された第２のトランジスタと、ベースが該
第２のトランジスタのベースに接続され、かつ、コレク
タが前記第１の出力端子として前記第３のカレントミラ
ー回路の入力端子に接続された、エミッタ面積が該第２
のトランジスタのそれの２倍とされた第６のトランジス
タと、ベースが該第２及び第６のトランジスタのベース
にそれぞれ接続され、コレクタが前記第２の出力端子と
して前記電流出力端子に接続され、エミッタが該第２及
び第６のトランジスタの各エミッタと共に基準電位に共
通接続された、エミッタ面積が該第２のトランジスタの
それと同一とされた第４のトランジスタとからなること
を特徴とする請求項１記載の電圧電流変換回路。 - 【請求項６】 ベースが前記電圧入力端子に接続され、
コレクタが前記第３のカレントミラー回路の入力端子と
前記第２のカレントミラー回路の第１の出力端子との共
通接続点に接続され、エミッタが前記第１のトランジス
タのベース及びコレクタと前記抵抗の一端との共通接続
点に接続された第５のトランジスタを起動回路として有
することを特徴とする請求項５記載の電圧電流変換回
路。 - 【請求項７】 前記第１のトランジスタのエミッタと前
記電圧入力端子との間に第２の抵抗が接続され、前記第
２のカレントミラー回路は、前記第２、第６及び第３の
トランジスタの各エミッタと基準電位との間に第３、第
４及び第５の抵抗がそれぞれ接続されていることを特徴
とする請求項５又は６記載の電圧電流変換回路。 - 【請求項８】 前記電圧入力端子と前記基準電位との間
に、第６の抵抗を接続したことを特徴とする請求項１乃
至７のうちいずれか一項記載の電圧電流変換回路。 - 【請求項９】 コレクタが前記電圧入力端子に接続さ
れ、ベースが前記第２のカレントミラー回路を構成する
前記第２、第３及び第４のトランジスタ、又は前記第
２、第６及び第４のトランジスタの各ベースに共通接続
され、エミッタが前記基準電位に接続された第７のトラ
ンジスタを有することを特徴とする請求項１乃至７のう
ちいずれか一項記載の電圧電流変換回路。 - 【請求項１０】 前記第１のトランジスタ及び前記第２
のカレントミラー回路を構成するトランジスタ並びに前
記第５のトランジスタは、それぞれ同一導電型であるこ
とを特徴とする請求項３又は６記載の電圧電流変換回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7065580A JP2669389B2 (ja) | 1995-03-24 | 1995-03-24 | 電圧電流変換回路 |
| US08/619,317 US5754039A (en) | 1995-03-24 | 1996-03-21 | Voltage-to-current converter using current mirror circuits |
| CN96105946A CN1058820C (zh) | 1995-03-24 | 1996-03-23 | 利用电流镜象电路的电压－电流变换器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7065580A JP2669389B2 (ja) | 1995-03-24 | 1995-03-24 | 電圧電流変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08265060A JPH08265060A (ja) | 1996-10-11 |
| JP2669389B2 true JP2669389B2 (ja) | 1997-10-27 |
Family
ID=13291097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7065580A Expired - Fee Related JP2669389B2 (ja) | 1995-03-24 | 1995-03-24 | 電圧電流変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5754039A (ja) |
| JP (1) | JP2669389B2 (ja) |
| CN (1) | CN1058820C (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2767976B1 (fr) * | 1997-08-28 | 1999-11-12 | Sgs Thomson Microelectronics | Dispositif d'aide au demarrage pour une pluralite de sources de courant |
| EP0911978B1 (en) * | 1997-10-23 | 2002-02-13 | STMicroelectronics S.r.l. | Generation of temperature compensated low noise symmetrical reference voltages |
| AU4883197A (en) * | 1997-10-23 | 1999-05-17 | Telefonaktiebolaget Lm Ericsson (Publ) | Differential voltage-to-current converter |
| US6058033A (en) * | 1998-10-08 | 2000-05-02 | Cadence Design Systems, Inc. | Voltage to current converter with minimal noise sensitivity |
| DE50012856D1 (de) * | 2000-02-15 | 2006-07-06 | Infineon Technologies Ag | Spannungs-Strom-Wandler |
| US6528980B1 (en) * | 2001-03-22 | 2003-03-04 | National Semiconductor Corporation | Method and system for multiple bias current generator circuits that start each other |
| US6940318B1 (en) | 2003-10-06 | 2005-09-06 | Pericom Semiconductor Corp. | Accurate voltage comparator with voltage-to-current converters for both reference and input voltages |
| CN1890876B (zh) * | 2003-12-04 | 2010-11-10 | 日本电气株式会社 | 具有电流补偿电路的可变增益电压/电流转换器电路 |
| US7626461B2 (en) * | 2005-10-20 | 2009-12-01 | Telefonaktiebolaget L M Ericsson (Publ) | Transconductance stage arrangement |
| JP4781889B2 (ja) * | 2006-04-11 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | 電源回路 |
| GB201105400D0 (en) * | 2011-03-30 | 2011-05-11 | Power Electronic Measurements Ltd | Apparatus for current measurement |
| EP3562019B1 (en) * | 2018-04-26 | 2021-03-03 | ams AG | Inverter circuit arrangement |
| KR102645784B1 (ko) * | 2018-12-11 | 2024-03-07 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 반도체 시스템 |
| US11323085B2 (en) * | 2019-09-04 | 2022-05-03 | Analog Devices International Unlimited Company | Voltage-to-current converter with complementary current mirrors |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3342735A1 (de) * | 1982-11-26 | 1984-05-30 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Impedanzwandlerschaltung |
| DE3402006C2 (de) * | 1984-01-21 | 1986-06-26 | Günter Horst 7927 Sontheim Röhm | Sicherungseinrichtung an einer Schußwaffe |
| JPS6369306A (ja) * | 1986-09-11 | 1988-03-29 | Seikosha Co Ltd | 電流ミラ−回路 |
| US5451859A (en) * | 1991-09-30 | 1995-09-19 | Sgs-Thomson Microelectronics, Inc. | Linear transconductors |
| JP2830578B2 (ja) * | 1992-02-19 | 1998-12-02 | 日本電気株式会社 | 定電流発生回路 |
| JPH05259755A (ja) * | 1992-03-16 | 1993-10-08 | Toshiba Corp | 電圧電流変換回路 |
| US5329747A (en) * | 1992-11-04 | 1994-07-19 | W. R. Grace & Co.-Conn. | Method to access carrying handle on bundle wrapped prepackaged items |
| US5386200A (en) * | 1993-12-14 | 1995-01-31 | Samsung Electronics Co., Ltd. | IGFET current mirror amplifiers with nested-cascode input and output stages |
-
1995
- 1995-03-24 JP JP7065580A patent/JP2669389B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-21 US US08/619,317 patent/US5754039A/en not_active Expired - Lifetime
- 1996-03-23 CN CN96105946A patent/CN1058820C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1138246A (zh) | 1996-12-18 |
| US5754039A (en) | 1998-05-19 |
| CN1058820C (zh) | 2000-11-22 |
| JPH08265060A (ja) | 1996-10-11 |
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| JPS6222485B2 (ja) |
Legal Events
| Date | Code | Title | Description |
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Free format text: PAYMENT UNTIL: 20070704 Year of fee payment: 10 |
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|
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