JPS60212023A

JPS60212023A - ヒステリシスコンパレ−タ

Info

Publication number: JPS60212023A
Application number: JP59067390A
Authority: JP
Inventors: Hiroshi Meguro; 目黒　洋; Juichi Yoneyama; 米山　寿一
Original assignee: Nikon Corp; Nippon Kogaku KK
Current assignee: Nikon Corp
Priority date: 1984-04-06
Filing date: 1984-04-06
Publication date: 1985-10-24
Also published as: JPH0564486B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の属する技術分野〕本発明は、ヒステリシス特性をもったヒステリシスコン
パレータに関するものである。更に詳しく鉱、本発明は
素子点数が少なく、従って構成が簡単でＩＣ化するのに
好適なヒステリシスコンパレータに関するものである。

〔従来技術〕

第１図（ａ）は、従来のヒステリシスコンパレータの一
例を示す接続図、第１図（ｂ）はこのコンパレータによ
って実現されるヒステリシス特性の線図である。

このコンパレータは、電源端子１、コモン端子２、比較
すべき２つの入力信号が印加される入力端子６，４．出
力端子５を有しておシ、トランジスタＱ１〜Ｑ、及びダ
イオードＤ１よ構成る差動増巾器と、ダイオードＤｌ、
’Ｄａ、）ランリスタＱ？、Ｑ・よ構成る２組のカレン
トはラー回路及び出力トランジスタＱ、及び定電流回路
工、〜工、で構成されている。

同図（ｂ）に示す線図において、横軸に端子３の電位ｖ
１を取ｊｊｔ　、Ｖ、が端子４の電位と等しくなる点を
ｖ４としている。また、縦軸には、出力トランジスタＱ
８のオン、オフ状態をとっている。

入力端子６の電位ｖ３が、入力端子４の電位ｖ４より低
い電位の時、出力端子５（出力トランジスタＱｓ　）が
オフ状態となシ、また、ｖ３がｖ４よシ高くなると、Ｂ
点へ移シ、出力端子５がオン状態になる。

同図（ａ）において、抵抗Ｒ２には、カレントミラー回
路によって、定電流源工２　＋　Ｉ３からの定電流１２
＊１３が流れており、トランジスタＱ３のペース電位Ｖ
Ｂ、３は、（１）式の通シとなる。

ｖ、、３＝　Ｖ、　＋ＶＢｌ、４＋Ｒ，（１，十ｉ、　
＞−（ｉ）ただしＶ□、４はトランジスタＱ４のペース
・エミッタ間電圧一方、トランジスタＱ２のペース電位ｖａＱ２は、（２
）式の通シとなる。

ｖ、Ｑ！＝ｖ３＋ｖ□９□十Ｒ１１４・・曲（２）ただ
しＶ□Ｑ１はトランジスタＱ１のペース・エミッタ間電
圧１４は定電流源Ｉ４からの定電流ｖ３がｖ４の電位よシ高くな、！ｔ、（ｂ）のＢ点へ移
ると、トランジスタＱ８がオン状態となる。このことは
、通常のコンパレータと同様に（１）式、（２）式よυ
、ｖ＝ｖ！ｌ、２となった点で、トランジスタＱ８がＱ
３オフからオン状態に変化する。

との時第１図（ｂ）　において、ヒステリシス巾２は、
（１）　、　（２）式よｌ：＞　ＶＲｏ、　＝　ｖ、Ｑ
、　ｏ条件を用い、Ｖａ　Ｖａ　＝　Ｖａｇｑ４＋　Ｒ
ｇ　（ｈ　＋　ｉｓ　）　ＶｌｚｑｌＲｌ　Ｉ４・・・
・・・　（３）となる。（３）式において、ｖ□Ｑ４＝ｖＩＩＩＱｌト
スルト、Ｖ３　Ｖ４　：　Ｒｔ　（ｉｓ　＋ｉｎ　）　
Ｒ１Ｉ４　・・・・”　（４）となシ、ヒステリシス巾
２は、抵抗Ｒ１＋　Ｒ２及び定電流源Ｉ２．ｌｌｌｌＩ
４の定電流ｌ鵞＊　１３　＊　１４によシ決定される。

同様に、ｖ３が再びｖ４よシ低い電位にな、９、（ｂ）
のＢ点へ移る時、トランジスタＱ８がオン状態からオフ
状態になる時（この状態ではトランジスタＱ６もオンで
、定電流１３は抵抗Ｒ２に流れない）は、ｖｊｌＱ３　
”　ＩＩＱ２は（５）　、　（６）式の通シとなる。

Ｖ、Ｑｓ＝　Ｖ４．　＋　Ｖ北ｑ４＋　ａｔ　１．　・
・・・・−（５）Ｖ　＝Ｖ３　＋Ｖ□ｑ１＋　Ｒｇ　ｍ
　１４　”””　（６）ｃｔ２（５）　、　（６）式よシヒステリシス巾１は、ｖ、Ｑ
３＝ｖ、Ｑ！の条件を用い、ｖ４−ｖ３　＝ｖＩＩＱ　１＋Ｒ１１４−ｖＩｌｌＩＱ
４　ｋ　’２　””（７）となシ、Ｖ□Ｑ１＝ｖ工。４
とすると、（７）式は（８）式の通シとなる。

Ｖ４−　Ｖａ　＝　Ｒｔ　ｉｎ　ｕｓ　ｈ　−”　（８
）従って、ヒステリシス巾１は、抵抗Ｒ１＊　Ｒｇ　、
定電流１２’＋　１４によシ決定される。

よって、この回路全体でのヒステリシス巾は、ヒステリ
シス巾１とヒステリシス巾２の合計、すなわち、（３）
式及び（４）式から、（９）式で表わされる。

ヒステリシス巾１＋ヒステリシス巾２　＝　Ｒ２・Ｉ３
　・・・（９１この様な回路構成の従来例においては、
（９）式で表わされるヒステリシス巾をもったヒステリ
シス特性を得るのに、抵抗２本、カレントミラー回路２
組、ヒステリシス巾決定のための電流源３個、電流１３
を制御するためのトランジスタＱ６が必要で、回路を構
成するための素子点数が多くなシ、構成が複雑であった
。

〔本発明の目的〕

本発明は、この様な従来回路における欠点を解決するた
めになさ五たもので、素子点数が少なく、構成の簡単な
ヒステリシスコンパレータを実現しようとするものであ
る。

〔本発明の概要〕本発明に係る回路は、ヒステリシス巾を決めるための回
路を、電源端子とコモン端子間に互いに直列接続した第
１の定電流源、ダイオード、第２の定電流源、及び第１
の定電流源とダイオードとの接続点とコモン端子間に接
続したトランジスタ、及びダイオードと第２の定電流源
の接続点と入力端子間に接続した抵抗とで構成したもの
である。

〔実施例〕

第２図（ａ）は本発明に係るヒステリシスコンパレータ
の一例を示す接続図、第２図（ｂ）はこのコンパレータ
によって実現されるヒステリシス特性の線図である。

この図において、１は電源Ｅ、が接続される電源端子、
２はコモン端子、３は比較すべき一方の入力信号Ｅ、が
印加される入力端子、４は他方の入力信号Ｅ１が印加さ
れる入力端子、５は比較結果が出力される出力端子であ
る。

トランジスタＱ！ｔ　−Ｑｔｓは差動増巾器を構成し、
電流源１１２　＃　１１３　）ランジスタＱ皇４、ダイ
オードＩ）ｔｔ及び抵抗Ｒがヒステリシス巾を決定する
ための回路を構成している。このヒステリシス巾決定の
ための回路において、定電流源■１３、ダイオードＩ）
ｉｉ及び定電流源１１２　は、互いに直列に接続され電
源端子１とコモン端子２間に接続されている。

また、トランジスタＱ１４のコレクタは定電流源ｆｉ１
１とダイオードＤｌｌ　の接続点に、エミッタはコモン
端子２に、ペースは差動増巾器の出力端に相当するトラ
ンジスタＱ１３のコレクタ及び出力トランジスタＱ１ｇ
のペースにそれぞれ接続されている。

ダイオード０口と、定電流源■１２の接続点は、抵抗Ｒ
を介して一方の入力端子４に接続されるとともに、差動
増巾器を構成している一方のトランジスタＱ１ｇのペー
スに接続されている。

この様な接続において、端子６に印加される入力信号Ｅ
２が、端子４に印加される入力信号（基準電圧）　Ｅｌ
よシ低いＡ点（第２図（ｂ）参照）にある時。

出力トランジスタＱｘｓはオフ状態となっている。との
時、トランジスタＱ１４もオフ状態であって、定電流源
１１３からの定電流電は、ダイオードＤｌｌを経て、抵
抗Ｒ側と定電流源１１！側に分流する。それ故に、トラ
ンジスタＱ１２のペース電位ｖ８Ｑｌｌｌは、６１式の
通りとなる。

Ｖ　＝Ｅ１　＋　Ｒ（ｉｔｓ　＝　ｂ２）　”　α１”
Ｑｌｍ入力信号Ｅ２がＡ点より、基準電圧Ｅ１と同じになる点
を経て更に高い電圧Ｂ点へ移る時、出力トランジスタＱ
、ｓは、オフ状態からオン状態に変化する。この変化点
のＲ２の電圧とＥｌの電圧差がヒステリシス巾２となる
。この様な変化は、トランジスタＱ１□とＱ□のベース
電位ＶＩＩＱ、１＋ＶＢｑ□２が等しくなった時生じる
。

トランジスタＱｌｌのｖＩｌ’ａｔｔは、入力端子３に
印加される入力信号Ｅ３に等しく、（１υ式で表わされ
るＯｖ＝ｇ＊　・・・・・・　αυ １Ｑ１１０１式、０１）式から、ｖ　＝ｖ　の条件を用いる”Ｑ
ｌｌ　１ｌＱ１２と６４式が得られる。

Ｒ２−Ｅｌ　＝　Ｒ（Ｉ１３−５２　）　・・・・・・
（１カよって、ヒステリシス巾２の値は、（１の式から
明らかなように、抵抗Ｒと電流ｉ１ａ　＊　ｉｎ　の差
（ｉｌａ−ｉｔ□）の積になる。

出力トランジスタＱ１Ｂがオン状態に変化すると、トラ
ンジスタＱ１４もオンとなり、これによシ定電流源１１
３からの電流１１３は、トランジスタＱ１４側に流れ、
ダイオードＤｌｌ側へは流れなくなる。また、トランジ
スタＱ１ａがオンすることによシ、ダイオードＤ１１は
逆バイアスされるため、オフ状態となυ、ダイオードＤ
ｌｌのカソード側の電位、すなわち、トランジスタＱ１
２のベース電位ｖＢＱ１．は、６１式で示される値から
更に低い、＋１３ｊ式で示される電位ＶＢＱ□２Ｉに変
化する。

Ｖ　’　＝　Ｅｔ　Ｒ１ｔ２−”　Ｑ３Ｑ１２この状態から、再び入力信号Ｅ２がＡ点に向けて低くな
ると、トランジスタＱＣｓがオンからオフに変化する。

この変化する点のＥｌとＲ２の差がヒ　。

ステリシス巾１となる。このヒステリシス巾１は、測成
、（１３１式から、ｖ＝ｖ’　の条件を用いるＩＩＱｌ
ｌ　”Ｑｌｍと、（」４式の通りとなる。

Ｅｌ−Ｅ２＝Ｒ１１２・・・・・・■ これよシ、回路全体のヒステリシス巾は、α４式、０４
）式から、ヒステリシス巾１＋ヒステリシス巾２　＝　Ｒ（ｉｓｓ
　−１１２）十Ｒｉｌｌ　＝Ｒ１１３”＝　Ｑ！９となシ、抵抗Ｒと定電流ｉｔｓの積で決定され、第１図
従来回路と同様の特性を得ることができる。

特に無調整のヒステリシスコンバレータラＩｃで構成す
る場合、従来回路によるとヒステリシス巾に大きく影響
を与える素子はトランジスタ等で構成する定電流源Ｉ！
＃　Ｉ３　＋　Ｉ４　＊抵抗Ｒ１＊　Ｒ２の５素子であ
るのに比べ、本発明による回路では′定電流源１１２＊
　Ｉｌｍ　、抵抗Ｒの３素子であシ、ヒステリシス巾に
大きな影響を与える素子が少ない為歩留シが向上する。

第６図は、本発明に係る回路の他の接続図である。この
実施例では、差動増巾器をＮＰＮ型トランリスタＱｚｔ
　＋　（ｈｔで構成したもので、他の構成は第２図（ａ
）のものと大きく変らない。つまシ、第２図（ａ）のダ
イオードＤ１２はダイオード接続されたトランジスタＱ
２４に対応し、同図（ａ）のトランジスタＱ１３はトラ
ンジスタＱ２３・Ｑ２３′に対応するＯそして、トラン
ジスタＱ−３′のコレクタはトランジスタＱ１４のベー
スに接続され、トランジスタＱｓｓを介して出力が得ら
れる。なお、第２図（ａ）及び第６図の回路はいずれも
ＩＣ化が可能であることはいうまでもない。

〔本発明の効果〕

以上説明したように、本発明によれば、従来回路に比べ
て、カレントミラー回路を不要とするとともに、定電流
源の数やトランジスタ等を減らすことができ、従って素
子点数が少なく構成の簡単なヒステリシスコンパレータ
が実現できる。本発明の回路は、素子点数が少ないこと
から、ＩＣ化する場合、ＩＣの面積の縮少化、歩留りの
向上、コストの低減という効果が期待できるので、ＩＣ
化する場合に特に有効である。

【図面の簡単な説明】

第１図は従来回路の接続図及び特性線図、第２図は本発
明に係る回路の接続図及び特性線図、第３図線本発明の
他の実施例を示す接続図である。１・・・電源端子、２・・・コモン端子、６．４・・・
入力端子、５・・・出力端子、Ｑｌｌ〜Ｑｌ！ｌ　・・
・トランジスタ、Ｉｌｌ〜Ｉ１ｍ　・・・定電流源、Ｄ
Ｉビ・・ダイオード、Ｒ・・・抵抗。代理人弁理士　木　村　三　朗

Claims

【特許請求の範囲】

（１）　差動増巾器を含んで構成されるコンパレータで
あって、電源端子とコモン端子との間に、第１の定電流源とダイ
オードと第２の定電流源とを互いに直列に接続するとと
もに、ベースが前記差動増巾器の出力段に接続されたト
ランジスタのコレクタを第１の定電流源とダイオードの
接続点に、エミッタをコモン端子にそれぞれ接続し、前
記ダイオードと第２の定電流源の接続点を前記差動増巾
器の一方の入力端子に接続するとともに、抵抗を介して
コンパレータの一方の入力端子に接続し、前記差動増巾
器の他方の入力端子をコンパレータの他方の入力端子に
接続したことを特徴とするヒステリシスコンパレータ。