JPH0563672A - Demultiplexer circuit - Google Patents
Demultiplexer circuitInfo
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- JPH0563672A JPH0563672A JP22315491A JP22315491A JPH0563672A JP H0563672 A JPH0563672 A JP H0563672A JP 22315491 A JP22315491 A JP 22315491A JP 22315491 A JP22315491 A JP 22315491A JP H0563672 A JPH0563672 A JP H0563672A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、時分割多重化された信
号を分離するデマルチプレクサ回路（ＤＭＵＸ）に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a demultiplexer circuit (DMUX) for separating time division multiplexed signals.
【０００２】[0002]
【従来の技術】図５は、デマルチプレクサ回路の基本構
成として、従来の１対２デマルチプレクサ回路の構成を
示すブロック図である。2. Description of the Related Art FIG. 5 is a block diagram showing a structure of a conventional 1: 2 demultiplexer circuit as a basic structure of a demultiplexer circuit.
【０００３】図において、時分割多重化信号Ｄは入力端
子５１から、マスタ−スレーブ−ベガーの３段のＤフリ
ップフロップ（ＭＳＴ）５２およびマスタ−スレーブの
２段のＤフリップフロップ（ＤＦ１）５３の各データ入
力端子Ｄに入力される。クロックＣＫはクロック端子５
４から、Ｔフリップフロップ（ＴＦ１）５５のクロック
端子ＣＫに入力され、出力信号のクロック信号となる時
分割多重分離制御信号Ｃ２が出力される。時分割多重分
離制御信号Ｃ２は、Ｄフリップフロップ５２の非反転ク
ロック端子ＣＫおよびＤフリップフロップ５３の反転ク
ロック端子ＣＫに入力される。Ｄフリップフロップ５
２、５３の各出力端子Ｑには、それぞれ時分割多重分離
信号Ｏ１、Ｏ２が出力され、出力端子５６1 、５６2 に
取り出される。In the figure, a time-division multiplexed signal D is input from an input terminal 51 to a master-slave-Begger three-stage D flip-flop (MST) 52 and a master-slave two-stage D flip-flop (DF1) 53. It is input to each data input terminal D. Clock CK is clock terminal 5
4 outputs the time division demultiplexing control signal C2 which is input to the clock terminal CK of the T flip-flop (TF1) 55 and serves as a clock signal of the output signal. The time division demultiplexing control signal C2 is input to the non-inverted clock terminal CK of the D flip-flop 52 and the inverted clock terminal CK of the D flip-flop 53. D flip-flop 5
Time-division demultiplexing signals O1 and O2 are output to output terminals Q of 2 and 53, respectively, and are taken out to output terminals 56 1 and 56 2 .
【０００４】以下、図６に示すタイミング図を参照し、
従来の１対２デマルチプレクサ回路の動作について説明
する。なお、時分割多重化信号Ｄは、データＤ１とデー
タＤ２が交互に時分割多重化され、入力端子５１からＤ
１n ，Ｄ２n ，Ｄ１n+1 ，Ｄ２n+1 ，Ｄ１n+2 ，Ｄ２
n+2 ，…の状態で順次入力されるものとする。また、本
デマルチプレクサ回路では、時分割多重化信号Ｄのう
ち、データＤ１（Ｄ１n ，Ｄ１n+1 ，Ｄ１n+2 ，…）が
出力端子５６1 に取り出すデータとし、データＤ２（Ｄ
２n ，Ｄ２n+1 ，Ｄ２n+2 ，…）が出力端子５６2 に取
り出すデータとする。Hereinafter, referring to the timing chart shown in FIG.
Describes the operation of the conventional 1: 2 demultiplexer circuit
To do. The time division multiplexed signal D includes the data D1 and the data D1.
Data from the input terminal 51 to D
1n, D2n, D1n + 1, D2n + 1, D1n + 2, D2
n + 2It is assumed that they are sequentially input in the state of, .... Also books
In the demultiplexer circuit, the time division multiplexed signal D
Data D1 (D1n, D1n + 1, D1n + 2,…)But
Output terminal 561Data to be extracted to the data D2 (D
Twon, D2n + 1, D2n + 2,…) Are output terminals 562Nitori
Data to be output.
【０００５】図６(a) に示すタイミング図では、Ｄフリ
ップフロップ５２は、時分割多重分離制御信号Ｃ２の立
ち下がりタイミングで時分割多重化信号Ｄを取り込むの
で、出力端子５６1 に取り出される時分割多重分離信号
Ｏ１はＤ１n ，Ｄ１n+1 ，Ｄ１n+2 ，…となる。また、
Ｄフリップフロップ５３は、時分割多重分離制御信号Ｃ
２の立ち上がりタイミングで時分割多重化信号Ｄを取り
込むので、出力端子５６2 に取り出される時分割多重分
離信号Ｏ２はＤ２n ，Ｄ２n+1 ，Ｄ２n+2 ，…となる。[0005] In the timing diagram shown in FIG. 6 (a), D flip-flop 52, since taking the time division multiplexed signal D at the falling timing of the time division demultiplexing control signal C2, when obtained from an output terminal 56 1 The division demultiplexed signal O1 becomes D1 n , D1 n + 1 , D1 n + 2 , .... Also,
The D flip-flop 53 is a time division demultiplexing control signal C.
Since the time-division multiplexed signal D is taken in at the rising timing of 2 , the time-division demultiplexed signal O2 taken out to the output terminal 56 2 becomes D2 n , D2 n + 1 , D2 n + 2 , ....
【０００６】一方、図６(b) のタイミング図は、図６
(a) のタイミング図に対して、時分割多重化信号Ｄと時
分割多重分離制御信号Ｃ２の位相関係が反転している
（Ｔフリップフロップ５５の動作がＣＫ一周期遅れてい
る）場合であり、時分割多重分離信号Ｏ１がＤ２n-1 ，
Ｄ２n ，Ｄ２n+1 ，…となり、時分割多重分離信号Ｏ２
がＤ１n ，Ｄ１n+1 ，Ｄ１n+2 ，…となる様子が示され
ている。On the other hand, the timing chart of FIG. 6B is as shown in FIG.
It is a case where the phase relationship between the time division multiplexed signal D and the time division multiplexed / demultiplexed control signal C2 is inverted (the operation of the T flip-flop 55 is delayed by one CK cycle) with respect to the timing chart of (a). , The time division demultiplexing signal O1 is D2 n-1 ,
D2 n , D2 n + 1 , ...
Are D1 n , D1 n + 1 , D1 n + 2 , ...
【０００７】[0007]
【発明が解決しようとする課題】このように、時分割多
重化信号Ｄと時分割多重分離制御信号Ｃ２の位相関係に
応じて、出力端子５６1 ，５６2に取り出される時分割
多重分離信号Ｏ１、Ｏ２のデータが入れ替わってしま
う。As described above, according to the phase relationship between the time division multiplexed signal D and the time division multiplexed / demultiplexed control signal C2, the time division multiplexed / demultiplexed signal O1 extracted at the output terminals 56 1 and 56 2. , O2 data is exchanged.
【０００８】ところで、時分割多重分離制御信号Ｃ２は
Ｔフリップフロップ５５の初期状態で決定されるので、
時分割多重分離されたデータの出力端子位置は不確定で
あった。したがって、従来の１対２デマルチプレクサ回
路では、時分割多重分離されたデータの出力端子位置が
所定の位置と反対になった場合には、Ｔフリップフロッ
プ５５を制御して時分割多重分離制御信号Ｃ２の位相を
変更しなければならなかった。By the way, since the time division demultiplexing control signal C2 is determined in the initial state of the T flip-flop 55,
The position of the output terminal of the time-division demultiplexed data was uncertain. Therefore, in the conventional 1 to 2 demultiplexer circuit, when the output terminal position of the time-division demultiplexed data is opposite to the predetermined position, the T flip-flop 55 is controlled to control the time-division demultiplexing control signal. I had to change the phase of C2.
【０００９】しかし、この制御にはデータ速度と同等の
高速制御信号が必要となり、簡単な構成での実現は困難
であった。なお、１対Ｍ（Ｍは２以上の整数）のデマル
チプレクサ回路についても同様のことがいえる。However, this control requires a high-speed control signal equivalent to the data rate, which is difficult to realize with a simple structure. The same applies to the demultiplexer circuit of 1 to M (M is an integer of 2 or more).
【００１０】本発明は、簡単な構成で時分割多重分離さ
れたデータの出力端子位置を制御することができるデマ
ルチプレクサ回路を提供することを目的とする。It is an object of the present invention to provide a demultiplexer circuit capable of controlling the output terminal position of data which has been time-division demultiplexed with a simple structure.
【００１１】[0011]
【課題を解決するための手段】本発明は、Ｍビットの時
分割多重化信号（Ｍは２以上の整数）をＭ個の出力端子
に１ビットずつ分離出力する１対Ｍデマルチプレクサ回
路において、１ビットずつ分離出力されたＭ個のデータ
のうち、（Ｍ−１）個のデータに対して出力信号のクロ
ック周波数で１ビット遅延させる遅延手段と、前記時分
割多重化信号の位相と前記出力信号のクロック位相との
ずれに応じて、前記Ｍ個のデータの出力端子位置を制御
するとともに、前記Ｍ個のデータのうち対応するデータ
を前記遅延手段を介して得られた遅延データに置き換え
て出力データの位相を調整する制御手段とを備えたこと
を特徴とする。The present invention provides a 1-to-M demultiplexer circuit that separates and outputs M-bit time division multiplexed signals (M is an integer of 2 or more) to M output terminals bit by bit. Delay means for delaying (M-1) pieces of data out of M pieces of data separated and output by 1 bit at a clock frequency of an output signal, a phase of the time division multiplexed signal, and the output. The output terminal position of the M pieces of data is controlled according to the deviation from the clock phase of the signal, and the corresponding data of the M pieces of data is replaced with the delay data obtained through the delay means. And a control means for adjusting the phase of the output data.
【００１２】[0012]
【作用】本発明のデマルチプレクサ回路は、Ｍビットの
時分割多重化信号をＭ個の出力端子に分離出力する出力
段に遅延手段および制御手段を備えることにより、時分
割多重化信号の位相と出力信号のクロック位相とのずれ
に応じて、多重分離したデータの出力端子位置を調整す
るとともに、多重分離しただけのデータと遅延手段を介
して遅延させたデータとを組み合わせて出力データの位
相補正を行うことができる。すなわち、制御手段におけ
る選択パターンを制御することにより各出力端子に所定
のデータを分離出力させることができる。In the demultiplexer circuit of the present invention, the output stage for separating and outputting the M-bit time division multiplexed signal to the M output terminals is provided with the delay means and the control means so that the phase of the time division multiplexed signal can be improved. The output terminal position of the demultiplexed data is adjusted according to the deviation from the clock phase of the output signal, and the phase correction of the output data is performed by combining the demultiplexed data and the data delayed by the delay means. It can be performed. That is, predetermined data can be separately output to each output terminal by controlling the selection pattern in the control means.
【００１３】[0013]
【実施例】図１は、本発明の第一実施例構成を示すブロ
ック図である。なお、本実施例はＭ＝２の場合であり、
１対２デマルチプレクサ回路の構成例について示すが、
図５に示す従来の１対２デマルチプレクサ回路と同等の
ものについては同一符号を付して説明に代える。ここ
で、破線で囲む部分が従来の１対２デマルチプレクサ回
路であり、本実施例では１対２データ分離部という。1 is a block diagram showing the configuration of a first embodiment of the present invention. In this embodiment, M = 2,
A configuration example of the 1-to-2 demultiplexer circuit is shown below.
Components equivalent to those of the conventional 1: 2 demultiplexer circuit shown in FIG. 5 are designated by the same reference numerals and will not be described. Here, a portion surrounded by a broken line is a conventional 1: 2 demultiplexer circuit, and is called a 1: 2 data separating unit in this embodiment.
【００１４】図において、本実施例の特徴は、１対２デ
ータ分離部１０の出力段に出力信号の位相を調整する１
ビットシフトレジスタ１１および２対１セレクタ１
２1 ，１２2 を設けるところにある。In the figure, the feature of this embodiment is that the phase of the output signal is adjusted to the output stage of the 1/2 data separation unit 1
Bit shift register 11 and 2-to-1 selector 1
There are 2 1 and 12 2 .
【００１５】すなわち、１対２データ分離部１０は、入
力端子５１から時分割多重化信号Ｄが入力され、クロッ
ク端子５４からクロックＣＫが入力され、時分割多重分
離信号Ｏ１ａ，Ｏ２ａを出力する。時分割多重分離信号
Ｏ１ａは、２対１セレクタ（ＳＬ２）１２1 のデータ入
力端子Ｄ1 および２対１セレクタ（ＳＬ２）１２2 のデ
ータ入力端子Ｄ2 に入力され、時分割多重分離信号Ｏ２
ａは、１ビットシフトレジスタ（ＤＦ１）１１のデータ
入力端子Ｄおよび２対１セレクタ１２2 のデータ入力端
子Ｄ1 に入力される。１ビットシフトレジスタ１１の端
子Ｑからは、時分割多重分離信号Ｏ２ａに対して１ビッ
ト遅延した時分割多重分離信号Ｏ２ｂが出力され、２対
１セレクタ１２1 のデータ入力端子Ｄ2 に入力される。
２対１セレクタ１２1 ，１２2 は、制御端子１３から端
子Ｓに入力される選択制御信号Ｓに応じてデータ入力端
子Ｄ1 ，Ｄ2 のいずれかを選択し、各端子Ｑから時分割
多重分離信号Ｏ１、Ｏ２を出力端子５６1 、５６2 に出
力する。That is, the 1-to-2 data demultiplexing section 10 receives the time division multiplexed signal D from the input terminal 51 and the clock CK from the clock terminal 54 and outputs the time division demultiplexed signals O1a and O2a. Time division demultiplexing signal O1a is input to the 2-to-1 selector (SL2) 12 1 of the data input terminals D 1 and 2: 1 selector (SL2) 12 2 of the data input terminal D 2, time division demultiplexing signal O2
a is input to a 1-bit shift register (DF1) 11 the data input terminal D 1 of the data input terminal D and 2-to-1 selectors 12 2. The terminal Q of the 1-bit shift register 11 outputs the time division demultiplexing signal O2b delayed by 1 bit with respect to the time division demultiplexing signal O2a, and is input to the data input terminal D 2 of the 2-to-1 selector 12 1. ..
The 2-to-1 selectors 12 1 and 12 2 select one of the data input terminals D 1 and D 2 according to the selection control signal S input from the control terminal 13 to the terminal S, and time-division multiplex from each terminal Q. The separation signals O1 and O2 are output to the output terminals 56 1 and 56 2 .
【００１６】ここで、２対１セレクタ１２1 ，１２
2 は、選択制御信号Ｓが論理「０」の場合にデータ入力
端子Ｄ1 の入力信号を端子Ｑに選択出力し、論理「１」
の場合にデータ入力端子Ｄ2 の入力信号を端子Ｑに選択
出力するものとする。また、本実施例においても、時分
割多重化信号Ｄのうち、データＤ１（Ｄ１n ，Ｄ
１n+1 ，Ｄ１n+2 ，…）が出力端子５６1 に取り出すデ
ータとし、データＤ２（Ｄ２n ，Ｄ２n+1 ，Ｄ２n+2，
…）が出力端子５６2 に取り出すデータとする。Here, the 2-to-1 selectors 12 1 and 12
2 outputs the input signal of the data input terminal D 1 to the terminal Q when the selection control signal S is logic "0", and outputs logic "1".
In this case, the input signal of the data input terminal D 2 is selectively output to the terminal Q. Also in this embodiment, the data D1 (D1 n , D) of the time division multiplexed signal D is also used.
1 n + 1 , D1 n + 2 , ...) As data to be taken out to the output terminal 56 1 , data D2 (D2 n , D2 n + 1 , D2 n + 2 ,
...) is data to be taken out to the output terminal 56 2 .
【００１７】以下、図２に示すタイミング図を参照し、
本実施例の動作について説明する。なお、図２(a),(b)
における時分割多重化信号Ｄと時分割多重分離制御信号
Ｃ２の位相関係は、図６(a),(b) にそれぞれ対応する。
したがって、図２(a) の場合はＳ＝０とし、図２(b) の
場合はＳ＝１とするが、これは出力端子５６1 、５６2
に取り出される時分割多重分離信号Ｏ１、Ｏ２のデータ
を判別して設定される。Below, referring to the timing diagram shown in FIG.
The operation of this embodiment will be described. 2 (a), (b)
The phase relationship between the time-division multiplexed signal D and the time-division multiplexed demultiplexing control signal C2 in (1) corresponds to FIGS. 6 (a) and 6 (b), respectively.
Therefore, in the case of FIG. 2 (a), S = 0 and in the case of FIG. 2 (b), S = 1, which is the output terminals 56 1 and 56 2
It is set by discriminating the data of the time division demultiplexed signals O1 and O2 taken out at.
【００１８】図２(a) の場合は、１対２分離部１０から
時分割多重分離信号Ｏ１ａとしてデータＤ１（Ｄ１n ，
Ｄ１n+1 ，Ｄ１n+2 ，…）が出力され、時分割多重分離
信号Ｏ２ａとしてデータＤ２（Ｄ２n ，Ｄ２n+1 ，Ｄ２
n+2 ，…）が出力される。したがって、Ｓ＝０として２
対１セレクタ１２1 で時分割多重分離信号Ｏ１ａを選択
させ、２対１セレクタ１２2 で時分割多重分離信号Ｏ２
ａを選択させれば、出力端子５６1 に時分割多重分離信
号Ｏ１としてデータＤ１（Ｄ１n ，Ｄ１n+1 ，Ｄ
１n+2 ，…）が出力され、出力端子５６2 に時分割多重
分離信号Ｏ２としてデータＤ２（Ｄ２n ，Ｄ２n+1 ，Ｄ
２n+2 ，…）が出力され、希望する動作となる。In the case of FIG. 2 (a), the data D1 (D1 n , D1 n ,
D1 n + 1 , D1 n + 2 , ...) Is output and the data D2 (D2 n , D2 n + 1 , D2) is output as the time division demultiplexing signal O2a.
n + 2 , ...) is output. Therefore, if S = 0, then 2
To select the time-division demultiplexed signal O1a in-one selectors 12 1, time division demultiplexed signal O2 at 2-to-1 selectors 12 2
If a is selected, the data D1 (D1 n , D1 n + 1 , D) is output to the output terminal 56 1 as the time division demultiplexing signal O1.
1 n + 2 , ...) Is output and the data D2 (D2 n , D2 n + 1 , D) is output to the output terminal 56 2 as the time division demultiplexing signal O2.
2 n + 2 , ...) Is output, and the desired operation is performed.
【００１９】図２(b) の場合は、１対２分離部１０から
時分割多重分離信号Ｏ１ａとしてデータＤ２（Ｄ
２n-1 ，Ｄ２n ，Ｄ２n+1 ，…）が出力され、時分割多
重分離信号Ｏ２ａとしてデータＤ１（Ｄ１n ，Ｄ
１n+1 ，Ｄ１n+2 ，…）が出力される。したがって、ま
ず１ビットシフトレジスタ１１を介して時分割多重分離
信号Ｏ２ａから１ビット遅延させた時分割多重分離信号
Ｏ２ｂ（Ｄ１n-1,Ｄ１n, Ｄ１n+1，…）を生成する。そ
こで、Ｓ＝１として２対１セレクタ１２1 で時分割多重
分離信号Ｏ２ｂを選択させ、２対１セレクタ１２2 で時
分割多重分離信号Ｏ１ａを選択させれば、出力端子５６
1 に時分割多重分離信号Ｏ１としてデータＤ１（Ｄ１
n-1 ，Ｄ１n ，Ｄ１n+1 ，…）が出力され、出力端子５
６2 に時分割多重分離信号Ｏ２としてデータＤ２（Ｄ２
n-1 ，Ｄ２n ，Ｄ２n+1 ，…）が出力され、希望する動
作となる。In the case of FIG. 2 (b), from the one-to-two separation section 10
Data D2 (D
Twon-1, D2n, D2n + 1,…) Is output and many time division
The data D1 (D1n, D
1n + 1, D1n + 2, ...) is output. Therefore,
Without 1-bit shift register 11 time division demultiplexing
Time division demultiplexing signal delayed by 1 bit from signal O2a
O2b (D1n-1, D1n, D1n + 1, ...) is generated. So
Here, when S = 1, the 2-to-1 selector 121With time division multiplexing
The separation signal O2b is selected, and the 2-to-1 selector 12 is selected.2At
If the division demultiplexing signal O1a is selected, the output terminal 56
1Data D1 (D1
n-1, D1n, D1n + 1,…) Is output and output terminal 5
62Data D2 (D2
n-1, D2n, D2n + 1,…) Is output and the desired motion is output.
It will be a work.
【００２０】このように、１ビットシフトレジスタ１１
と２対１セレクタ１２1 ，１２2 を用い、選択制御信号
Ｓで１対２分離部１０から出力される時分割多重分離信
号Ｏ１ａ，Ｏ２ａの位相関係およびその出力端子を調整
することにより、時分割多重化信号Ｄと時分割多重分離
制御信号Ｃ２の位相関係に応じて、時分割多重分離した
データの出力端子位置を設定することができる。In this way, the 1-bit shift register 11
And the 2-to-1 selectors 12 1 and 12 2 are used to adjust the phase relationship of the time division demultiplexing signals O1a and O2a output from the 1 to 2 demultiplexing unit 10 by the selection control signal S and its output terminal. The output terminal position of the data subjected to the time division demultiplexing can be set according to the phase relationship between the division multiplexing signal D and the time division demultiplexing control signal C2.
【００２１】図３は、本発明の第二実施例構成を示すブ
ロック図である。図において、本実施例の特徴は、１対
Ｍデータ分離部２０の出力段に出力信号の位相を調整す
る１ビットシフトレジスタ２１およびＭ個のＭ対１セレ
クタ２２ 1 〜２２M を設けるところにある。FIG. 3 is a block diagram showing the configuration of the second embodiment of the present invention.
It is a lock figure. In the figure, the feature of this embodiment is that
The phase of the output signal is adjusted to the output stage of the M data separation unit 20.
1-bit shift register 21 and M M-to-1 selectors
Kuta 22 1~ 22MIs in place.
【００２２】すなわち、１対Ｍデータ分離部２０は、入
力端子５１から入力された時分割多重化信号Ｄを時分割
多重分離信号Ｏ１ａ〜ＯＭａに分離して出力する。１ビ
ットシフトレジスタ２１は、時分割多重分離信号Ｏ２ａ
〜ＯＭａを１ビット遅延させた時分割多重分離信号Ｏ２
ｂ〜ＯＭｂを出力する。Ｍ対１セレクタ２２1 のデータ
入力端子Ｄ1 〜ＤM には、時分割多重分離信号Ｏ１ａ，
Ｏ２ｂ，Ｏ３ｂ，…，ＯＭｂが入力され、Ｍ対１セレク
タ２２2 のデータ入力端子Ｄ1 〜ＤM には、時分割多重
分離信号Ｏ２ａ，Ｏ３ｂ，Ｏ４ｂ，…，ＯＭｂ，Ｏ１ａ
が入力され、Ｍ対１セレクタ２２M のデータ入力端子Ｄ
1 〜ＤM には、時分割多重分離信号ＯＭａ，Ｏ１ａ，Ｏ
２ａ，…，Ｏ(Ｍ−１)ａが入力される。That is, the 1-to-M data demultiplexing section 20 demultiplexes the time division multiplexed signal D input from the input terminal 51 into the time division demultiplexed signals O1a to OMa and outputs them. The 1-bit shift register 21 receives the time division demultiplexing signal O2a.
~ Time-division demultiplexing signal O2 obtained by delaying OMa by 1 bit
b to OMb are output. The data input terminals D 1 to D M of the M: 1 selector 22 1 are connected to the time division demultiplexing signals O1a,
, OMb are input to the data input terminals D 1 to D M of the M-to-1 selector 22 2 and time division demultiplexed signals O2a, O3b, O4b, ..., OMb, O1a.
Is input, and the data input terminal D of the M to 1 selector 22 M
1 to D M are time division demultiplexed signals OMa, O1a, O
2a, ..., O (M-1) a are input.
【００２３】一般にｆ番目（ｆ＝１，２，…，Ｍ）のＭ
対１セレクタ２２fのデータ入力端子Ｄ1 〜ＤM には、
時分割多重分離信号Ｏｆａ，Ｏ(ｆ＋１)ｂ，…，Ｏ(ｆ
−１)ａが入力される。なお、ｋ番目（ｋ＝２，３，
…，Ｍ）のデータ入力端子Ｄk には、ｆ＋ｋ≦Ｍ＋１
の場合に、時分割多重分離信号Ｏ(ｆ＋ｋ−１)ｂが入力
され、ｆ＋ｋ＞Ｍ＋１の場合に、時分割多重分離信号
Ｏ(ｆ＋ｋ−Ｍ−１)ａが入力される。Generally, the f-th (f = 1, 2, ..., M) M
The data input terminals D 1 to D M of the pair-1 selector 22 f are
Time division demultiplexed signals Ofa, O (f + 1) b, ..., O (f
-1) a is input. The k-th (k = 2, 3,
, M) has a data input terminal D k with f + k ≦ M + 1
In the case of, the time division demultiplexing signal O (f + k-1) b is input, and in the case of f + k> M + 1, the time division demultiplexing signal O (f + k-M-1) a is input.
【００２４】Ｍ対１セレクタ２２1 〜２２M は、制御端
子２３から入力されるＭ通りの選択制御信号Ｓ１〜ＳＭ
により制御され、選択制御信号Ｓｆによってそれぞれの
ｆ番目のデータ入力端子Ｄf の入力信号を端子Ｑに選択
出力し、時分割多重分離信号Ｏ１〜ＯＭとして出力端子
５６1 〜５６M に出力する。The M-to-1 selectors 22 1 to 22 M are provided with M selection control signals S 1 to SM input from the control terminal 23.
The input signal of each f-th data input terminal D f is selectively output to the terminal Q by the selection control signal Sf and output to the output terminals 56 1 to 56 M as the time division demultiplexing signals O1 to OM.
【００２５】なお、本実施例では、時分割多重化信号Ｄ
のうち、一般にデータＤｆ（Ｄｆn ，Ｄｆn+1 ，Ｄｆ
n+2 ，…）が出力端子５６f に取り出すデータとする。
以下、図４に示すタイミング図を参照し、本実施例の動
作について説明する。In this embodiment, the time division multiplexed signal D
Of the data Df (Df n , Df n + 1 , Df
n + 2 , ...) Is the data to be taken out to the output terminal 56 f .
The operation of this embodiment will be described below with reference to the timing chart shown in FIG.
【００２６】なお、図４(a) に対して図４(b) は、時分
割多重化信号Ｄに対する時分割多重分離制御信号が入力
クロックレートでｅビット分の進みがあるものとする。
したがって、図４(a) の場合は選択制御信号Ｓ１を用
い、図４(b) の場合は選択制御信号Ｓ(ｅ＋１)を用いる
が、これは出力端子５６1 〜５６M に取り出される時分
割多重分離信号Ｏ１〜ＯＭのデータを判別して設定され
る。4 (b), it is assumed that the time-division demultiplexing control signal for the time-division multiplexed signal D is advanced by e bits at the input clock rate in FIG. 4 (a).
Therefore, the selection control signal S1 is used in the case of FIG. 4 (a) and the selection control signal S (e + 1) is used in the case of FIG. 4 (b), which is time-divisionally taken out to the output terminals 56 1 to 56 M. It is set by discriminating the data of the demultiplexed signals O1 to OM.
【００２７】図４(a) の場合は、１対Ｍ分離部２０から
時分割多重分離信号ＯｆａとしてデータＤｆ（Ｄｆn ，
Ｄｆn+1 ，Ｄｆn+2 ，…）が出力される。したがって、
選択制御信号Ｓ１により各Ｍ対１セレクタ２２1 〜２２
M でそれぞれ時分割多重分離信号Ｏ１ａ〜ＯＭａを選択
させれば、出力端子５６f に時分割多重分離信号Ｏｆと
してデータＤｆ（Ｄｆn ，Ｄｆn+1 ，Ｄｆn+2 ，…）が
出力され、希望する動作となる。In the case of FIG. 4A, the data Df (Df n , Df n ,
Df n + 1 , Df n + 2 , ...) Are output. Therefore,
According to the selection control signal S1, each M-to-1 selector 22 1 to 22
If the time division demultiplexing signals O1a to OMa are selected by M , the data Df (Df n , Df n + 1 , Df n + 2 , ...) Is output to the output terminal 56 f as the time division demultiplexing signal Of. , Desired behavior.
【００２８】図４(b) の場合は、１対Ｍ分離部２０から
時分割多重分離信号Ｏ１ａとしてデータＤ(１＋Ｍ−ｅ)
（Ｄ(１＋Ｍ−ｅ)n-2 ，Ｄ(１＋Ｍ−ｅ)n-1 ，Ｄ(１＋
Ｍ−ｅ)n ，Ｄ(１＋Ｍ−ｅ)n+1，…）が出力され、時分
割多重分離信号ＯｅａとしてデータＤＭ（ＤＭn-2 ，Ｄ
Ｍn-1 ，ＤＭn ，ＤＭn+1 ，…）が出力され、時分割多
重分離信号Ｏ(ｅ＋１)ａとしてデータＤ１（Ｄ１n-1 ，
Ｄ１n ，Ｄ１n+1 ，Ｄ１n+2 ，…）が出力され、時分割
多重分離信号ＯＭａとしてデータＤ(Ｍ−ｅ)（Ｄ(Ｍ−
ｅ)n-1 ，Ｄ(Ｍ−ｅ)n ，Ｄ(Ｍ−ｅ)n+1 ，Ｄ(Ｍ−ｅ)
n+2 ，…）が出力される。In the case of FIG. 4 (b), the data D (1 + M-e) is output from the 1-to-M demultiplexing unit 20 as the time division demultiplexing signal O1a.
(D (1 + M−e) n−2 , D (1 + M−e) n−1 , D (1+
M−e) n , D (1 + M−e) n + 1 , ...) Is output, and the data DM (DM n−2 , D) is output as the time division demultiplexing signal Oea.
M n-1 , DM n , DM n + 1 , ...) Is output, and data D1 (D1 n-1 ,
D1 n , D1 n + 1 , D1 n + 2 , ...) Are output, and the data D (M−e) (D (M−) is output as the time division demultiplexing signal OMa.
e) n-1 , D (M-e) n , D (M-e) n + 1 , D (M-e)
n + 2 , ...) is output.
【００２９】すなわち、時分割多重分離信号Ｏｆａとし
て、ｆ≦ｅでは、データＤｊ（Ｄｊn-2 ，Ｄｊn-1 ，
Ｄｊn ，Ｄｊn+1 ，…）（ｊ＝ｆ＋Ｍ−ｅ）が出力さ
れ、ｆ＞ｅでは、データＤｊ（Ｄｊn-1 ，Ｄｊn ，Ｄ
ｊn+1 ，Ｄｊn+2 ，…）（ｊ＝ｆ−ｅ）が出力される。That is, when f ≦ e as the time division demultiplexing signal Ofa, the data Dj (Dj n-2 , Dj n-1 ,
Dj n , Dj n + 1 , ...) (j = f + M−e) is output, and when f> e, the data Dj (Dj n−1 , Dj n , D) is output.
j n + 1 , Dj n + 2 , ...) (j = fe) are output.
【００３０】また、１ビットシフトレジスタ２１から時
分割多重分離信号Ｏｆｂとして、２≦ｆ≦ｅでは、デ
ータＤｊ（Ｄｊn-3 ，Ｄｊn-2 ，Ｄｊn-1 ，Ｄｊn ，
…）（ｊ＝ｆ＋Ｍ−ｅ）が出力され、ｆ＞ｅでは、デ
ータＤｊ（Ｄｊn-2 ，Ｄｊn-1 ，Ｄｊn ，Ｄｊn+1 ，
…）（ｊ＝ｆ−ｅ）が出力される。Further, when 2 ≦ f ≦ e, the data Dj (Dj n-3 , Dj n-2 , Dj n-1 , Dj n , Dj n ,
...) (j = f + M−e) is output, and when f> e, the data Dj (Dj n−2 , Dj n−1 , Dj n , Dj n + 1 ,
...) (j = fe) is output.
【００３１】一方、ｆ番目のＭ対１セレクタ２２f の１
番目のデータ入力端子Ｄ1 には、時分割多重分離信号Ｏ
ｆａが入力され、ｋ番目のデータ入力端子Ｄk には、時
分割多重分離信号Ｏ(ｆ＋ｋ−１)ｂ（ｆ＋ｋ≦Ｍ＋１）
あるいは時分割多重分離信号Ｏ(ｆ＋ｋ−Ｍ−１)ａ（ｆ
＋ｋ＞Ｍ＋１）が入力される構成になっているので、Ｍ
対１セレクタ２２f では、選択制御信号Ｓ(ｅ＋１)に応
じて、ｆ≦ｅでは、データＤｊ（Ｄｊn-2 ，Ｄ
ｊn-1 ，Ｄｊn ，Ｄｊn+1 ，…）（ｊ＝ｆ＋Ｍ−ｅ）を
選択出力させ、ｆ＞ｅでは、データＤｊ（Ｄｊn-2 ，
Ｄｊn-1 ，Ｄｊn ，Ｄｊn+1 ，…）（ｊ＝ｆ−ｅ）を選
択出力させることにより、出力端子５６f に時分割多重
分離信号ＯｆとしてデータＤｆ（Ｄｆn-1 ，Ｄｆn ，Ｄ
ｆn+1 ，…）が出力され、希望する動作となる。On the other hand, 1 of the f-th M-to-1 selector 22 f
At the th data input terminal D 1 , the time division demultiplexing signal O
fa is input, and the time-division demultiplexed signal O (f + k−1) b (f + k ≦ M + 1) is input to the k-th data input terminal D k.
Alternatively, the time division demultiplexed signal O (f + k−M−1) a (f
+ K> M + 1) is input, so M
In the pair-to-1 selector 22 f , the data Dj (Dj n−2 , D) is obtained in the case of f ≦ e according to the selection control signal S (e + 1).
j n-1 , Dj n , Dj n + 1 , ...) (j = f + M−e) are selectively output, and when f> e, the data Dj (Dj n-2 ,
Dj n-1 , Dj n , Dj n + 1 , ...) (j = f−e) are selectively output to output the data Df (Df n−1 , Df) as the time division demultiplexing signal Of at the output terminal 56 f. n , D
f n + 1 , ...) Is output, and the desired operation is performed.
【００３２】このように、１ビットシフトレジスタ２１
とＭ対１セレクタ２２1 〜２２M を用い、選択制御信号
Ｓ１〜ＳＭで１対Ｍ分離部２０から出力される時分割多
重分離信号Ｏ１ａ〜ＯＭａの位相関係およびその出力端
子を調整することにより、時分割多重化信号Ｄと時分割
多重分離制御信号Ｃ２の位相関係に応じて、時分割多重
分離したデータの出力端子位置を設定することができ
る。In this way, the 1-bit shift register 21
And M-to-1 selectors 22 1 to 22 M to adjust the phase relationship of the time-division demultiplexing signals O1a to OMa output from the 1-to-M demultiplexing unit 20 and the output terminals thereof by the selection control signals S1 to SM. The output terminal position of the data subjected to the time division demultiplexing can be set according to the phase relationship between the time division multiplexing signal D and the time division demultiplexing control signal C2.
【００３３】[0033]
【発明の効果】以上説明したように本発明は、遅延手段
および制御手段を従来のデマルチプレクサ回路の出力段
に付加することにより、時分割多重分離された各データ
の出力端子位置を任意に設定することができる。As described above, according to the present invention, by adding the delay means and the control means to the output stage of the conventional demultiplexer circuit, the output terminal position of each time-division demultiplexed data can be arbitrarily set. can do.
【図１】本発明の第一実施例構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of a first embodiment of the present invention.
【図２】第一実施例回路の動作を説明するタイミング図
である。FIG. 2 is a timing diagram illustrating the operation of the first embodiment circuit.
【図３】本発明の第二実施例構成を示すブロック図であ
る。FIG. 3 is a block diagram showing the configuration of a second embodiment of the present invention.
【図４】第二実施例回路の動作を説明するタイミング図
である。FIG. 4 is a timing diagram illustrating the operation of the second embodiment circuit.
【図５】従来の１対２デマルチプレクサ回路の構成を示
すブロック図である。FIG. 5 is a block diagram showing a configuration of a conventional 1: 2 demultiplexer circuit.
【図６】従来回路の動作を説明するタイミング図であ
る。FIG. 6 is a timing diagram illustrating the operation of a conventional circuit.
１０ １対２データ分離部 １１ １ビットシフトレジスタ（ＤＦ１） １２1 ，１２2 ２対１セレクタ（ＳＬ２） １３ 制御端子 ２０ １対Ｍデータ分離部 ２１ １ビットシフトレジスタ ２２1 〜２２M Ｍ対１セレクタ ２３ 制御端子 ５１ 入力端子 ５２ Ｄフリップフロップ（ＭＳＴ） ５３ Ｄフリップフロップ（ＤＦ１） ５４ クロック端子 ５５ Ｔフリップフロップ（ＴＦ１） ５６1 〜５６M 出力端子10 1-to-2 Data Separation Section 11 1-bit Shift Register (DF1) 12 1 and 12 2 2-to-1 Selector (SL2) 13 Control Terminal 20 1-to-M Data Separation Section 21 1-bit Shift Register 22 1 to 22 M M-1 Selector 23 Control terminal 51 Input terminal 52 D flip-flop (MST) 53 D flip-flop (DF1) 54 Clock terminal 55 T flip-flop (TF1) 56 1 to 56 M Output terminal
Claims (1)
上の整数）をＭ個の出力端子に１ビットずつ分離出力す
る１対Ｍデマルチプレクサ回路において、 １ビットずつ分離出力されたＭ個のデータのうち、（Ｍ
−１）個のデータに対して出力信号のクロック周波数で
１ビット遅延させる遅延手段と、 前記時分割多重化信号の位相と前記出力信号のクロック
位相とのずれに応じて、前記Ｍ個のデータの出力端子位
置を制御するとともに、前記Ｍ個のデータのうち対応す
るデータを前記遅延手段を介して得られた遅延データに
置き換えて出力データの位相を調整する制御手段とを備
えたことを特徴とするデマルチプレクサ回路。1. A 1-to-M demultiplexer circuit for separating and outputting an M-bit time-division multiplexed signal (M is an integer of 2 or more) to M output terminals bit by bit, and M being output bit by bit. Of the data, (M
-1) Delay means for delaying 1 bit at a clock frequency of the output signal with respect to the data, and the M data according to a deviation between the phase of the time division multiplexed signal and the clock phase of the output signal. Control means for controlling the position of the output terminal and replacing the corresponding data of the M data with the delay data obtained through the delay means to adjust the phase of the output data. Demultiplexer circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22315491A JPH0563672A (en) | 1991-09-03 | 1991-09-03 | Demultiplexer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22315491A JPH0563672A (en) | 1991-09-03 | 1991-09-03 | Demultiplexer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563672A true JPH0563672A (en) | 1993-03-12 |
Family
ID=16793641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22315491A Pending JPH0563672A (en) | 1991-09-03 | 1991-09-03 | Demultiplexer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563672A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014116894A (en) * | 2012-12-12 | 2014-06-26 | Hitachi Ltd | Data transmission device, data reception device and bus system |
-
1991
- 1991-09-03 JP JP22315491A patent/JPH0563672A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014116894A (en) * | 2012-12-12 | 2014-06-26 | Hitachi Ltd | Data transmission device, data reception device and bus system |
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