JPH0563608A - Training system for jitter compensation device - Google Patents
Training system for jitter compensation deviceInfo
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- JPH0563608A JPH0563608A JP21957791A JP21957791A JPH0563608A JP H0563608 A JPH0563608 A JP H0563608A JP 21957791 A JP21957791 A JP 21957791A JP 21957791 A JP21957791 A JP 21957791A JP H0563608 A JPH0563608 A JP H0563608A
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、送信側から受信側に回
り込むエコー成分を除去するエコーキャンセラを備えた
伝送装置に係り、更に詳しくは、ディジタル・フェーズ
・ロックド・ループ回路（ＤＰＬＬ、以下同じ）を用い
て受信信号からのタイミング再生を行い、そのＤＰＬＬ
で発生する位相ジャンプ（ジッタ）がエコーキャンセラ
に及ぼす影響を補償するジッタ補償装置を備えた伝送装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transmission device provided with an echo canceller for removing an echo component sneaking around from a transmission side to a reception side, and more specifically, a digital phase locked loop circuit (DPLL, the same applies hereinafter). ) Is used to recover the timing from the received signal, and the DPLL
The present invention relates to a transmission device equipped with a jitter compensating device that compensates for the effect of a phase jump (jitter) generated in 1) on an echo canceller.
【０００２】[0002]
【従来の技術】ディジタル加入者線伝送装置の１構成例
として、ハイブリッド回路を使用した２線式ディジタル
加入者線伝送装置がある。2. Description of the Related Art As one example of the configuration of a digital subscriber line transmission device, there is a two-line digital subscriber line transmission device using a hybrid circuit.
【０００３】図３に、上記ディジタル加入者線伝送装置
が局側に設けられる場合の構成例を示す。送信部（Ｔ
Ｘ）３０１は、２値のディジタル送信データを伝送符号
（例えば２Ｂ１Ｑ符号）に変換し、線路３０４を駆動し
伝送符号を送信する。この場合、送信部３０１は、局内
の特には図示しない局部発振器からの送信クロックに同
期して送信動作を行う。FIG. 3 shows a configuration example in which the above-mentioned digital subscriber line transmission device is provided on the station side. Transmitter (T
X) 301 converts binary digital transmission data into a transmission code (for example, 2B1Q code), drives line 304, and transmits the transmission code. In this case, the transmission unit 301 performs a transmission operation in synchronization with a transmission clock from a local oscillator (not shown) in the station.
【０００４】ハイブリッド回路（ＨＹＢ）３０３は、２
線の線路（加入者線）３０４と、２線の送信線３０２及
び２線の受信線３０５との間で２線／４線変換を行う。
Ａ／Ｄ変換器（ＡＤＣ）３０６は、ハイブリッド回路３
０３を経由して回り込む自装置からの送信信号のエコー
と、相手装置から送信され線路３０４上で減衰した受信
信号（アナログ信号）とが混合された信号を、ディジタ
ル信号に変換する。The hybrid circuit (HYB) 303 has two
Two-line / four-line conversion is performed between the line (subscriber line) 304 of the line and the transmission line 302 of the two lines and the reception line 305 of the two lines.
The A / D converter (ADC) 306 is the hybrid circuit 3
A signal obtained by mixing the echo of the transmission signal from the own device that goes around via 03 and the reception signal (analog signal) transmitted from the other device and attenuated on the line 304 is converted into a digital signal.
【０００５】エコーキャンセラ（ＥＣ）３０８及び減算
器３０７は、上記エコーをキャンセルする。等化器（Ｅ
ＱＬ）３１０は、相手装置から送信され線路３０４上で
減衰した受信信号を等化する。An echo canceller (EC) 308 and a subtractor 307 cancel the echo. Equalizer (E
QL) 310 equalizes the received signal transmitted from the partner device and attenuated on line 304.
【０００６】タイミング再生回路（ＴＩＭ）３１１は、
受信信号からＡ／Ｄ変換器３０６における最適なサンプ
リング位相を抽出する。ＤＰＬＬ３１２は、このサンプ
リング位相に同期したサンプリングクロックを発生し、
Ａ／Ｄ変換器３０６に供給する。The timing reproduction circuit (TIM) 311 is
The optimum sampling phase in the A / D converter 306 is extracted from the received signal. The DPLL 312 generates a sampling clock synchronized with this sampling phase,
It is supplied to the A / D converter 306.
【０００７】ジッタ補償回路（ＪＴＣ）３０９は、ＤＰ
ＬＬ３１２がサンプリングクロックにおいて位相のジャ
ンプ、即ちジッタを発生させた場合に、エコーキャンセ
ラ３０８に対してジッタの発生に対応する補償を行う。The jitter compensation circuit (JTC) 309 is a DP
When the LL 312 causes a phase jump in the sampling clock, that is, jitter, the echo canceller 308 is compensated for the occurrence of jitter.
【０００８】以上のような構成を有するハイブリッド回
路を使用した２線式ディジタル加入者線伝送装置では、
送信側から受信側にハイブリッド回路３０３を経由して
エコーが漏れ込み、一方、線路３０４上を伝送されてき
た受信信号はかなり減衰している。このため、エコーと
受信信号との強度比は数十デシベルにも達することがあ
る。従って、上述のような伝送装置では、エコーキャン
セラ３０８及びジッタ補償回路３０９によるエコーキャ
ンセルの処理が不可欠となる。In the two-wire digital subscriber line transmission device using the hybrid circuit having the above structure,
The echo leaks from the transmitting side to the receiving side via the hybrid circuit 303, while the received signal transmitted on the line 304 is considerably attenuated. Therefore, the intensity ratio between the echo and the received signal may reach several tens of decibels. Therefore, in the transmission device as described above, the echo canceling process by the echo canceller 308 and the jitter compensation circuit 309 is indispensable.
【０００９】ここで、受信信号に含まれるエコーのイン
パルス応答波形は、例えば図４に示されるような形状を
有する。従って、エコーキャンセラ３０８は、サンプル
リングタイミング毎に図４のＣ1 、Ｃ2 、Ｃ3、・・・
で示されるタップ係数からなるインパルス応答を有する
ようなフィルタとして構成されればよい。そして、エコ
ーキャンセラ３０８は、各送信タイミング毎の送信シン
ボルａj を順次遅延させた信号と上記各タップ係数
Ｃ1 、Ｃ2 、Ｃ3 、・・・とをたたみ込み、その結果、
エコーレプリカＥＲj を出力する。そして、減算器３０
７が、Ａ／Ｄ変換器３０６の出力からエコーレプリカＥ
Ｒj を減算することにより、各送信タイミング毎に受信
側に回り込んでくるエコーをキャンセルすることができ
る。Here, the impulse response waveform of the echo included in the received signal has a shape as shown in FIG. 4, for example. Therefore, the echo canceller 308 receives C 1 , C 2 , C 3 , ... Of FIG.
It may be configured as a filter having an impulse response composed of tap coefficients shown by. Then, the echo canceller 308 convolves the signal obtained by sequentially delaying the transmission symbols a j for each transmission timing and the tap coefficients C 1 , C 2 , C 3 , ..., As a result,
Output echo replica ER j . And the subtractor 30
7 is an echo replica E from the output of the A / D converter 306.
By subtracting R j , it is possible to cancel the echo that wraps around to the receiving side at each transmission timing.
【００１０】ここで、ＤＰＬＬ３１２は、タイミング再
生回路３１１で抽出されたサンプリング位相に同期した
サンプリングクロックを発生する場合に、そのクロック
の位相制御を行う過程で同クロックの位相をジャンプさ
せジッタを発生させ得る。Here, when the sampling clock synchronized with the sampling phase extracted by the timing reproduction circuit 311 is generated, the DPLL 312 jumps the phase of the clock in the process of controlling the phase of the sampling clock to generate jitter. obtain.
【００１１】ここで、任意のサンプリングタイミングに
おいて、ＤＰＬＬ３１２がサンプリングクロックの位相
を図５のように±Δθだけジャンプさせた場合、そのタ
イミング以後の任意のタイミングにおいては、エコーキ
ャンセラ３０８からの各タイミングにおけるタップ係数
Ｃn の値を図５のように±Ｊn だけ補正した値Ｃn '又
はＣn " によって、エコー成分をキャンセルできる。Here, when the DPLL 312 jumps the phase of the sampling clock by ± Δθ at any sampling timing as shown in FIG. 5, at any timing after that timing, at each timing from the echo canceller 308. The echo component can be canceled by the value C n 'or C n "which is obtained by correcting the value of the tap coefficient C n by ± J n as shown in FIG.
【００１２】従って、図３のジッタ補償回路３０９が、
上述のジッタ補償値±Ｊn を発生して、この補償値をエ
コーキャンセラ３０８における各タップ係数Ｃn に加算
することにより、ＤＰＬＬ３１２が発生させるジッタを
補償することができる。Therefore, the jitter compensation circuit 309 of FIG.
By generating the above-mentioned jitter compensation value ± J n and adding this compensation value to each tap coefficient C n in the echo canceller 308, the jitter generated by the DPLL 312 can be compensated.
【００１３】図６は、エコーキャンセラ（ＥＣ）３０８
とジッタ補償回路（ＪＴＣ）３０９の構成図である。図
６で、ＥＲj は任意の時刻ｊにおいて生成されるエコー
レプリカ、ａj は時刻ｊにおける送信シンボル、Ｃ0 〜
ＣN はエコーキャンセラ３０８におけるタップ係数、ε
j は、ＤＰＬＬ３１２（図３）においてジッタが発生し
ていない通常の場合に、時刻ｊにおいて等化器３１０
（図３）から得られる入力エコーとエコーレプリカＥＲ
j との誤差信号、εj ′は、ＤＰＬＬ３１２においてジ
ッタが発生している場合における誤差信号である。FIG. 6 shows an echo canceller (EC) 308.
3 is a configuration diagram of a jitter compensation circuit (JTC) 309. FIG. In FIG. 6, ER j is an echo replica generated at an arbitrary time j, a j is a transmission symbol at the time j, and C 0 to
C N is a tap coefficient in the echo canceller 308, ε
j is equalizer 310 at time j in the normal case where no jitter occurs in DPLL 312 (FIG. 3).
Input echo and echo replica ER obtained from (Fig. 3)
error signal between j, epsilon j 'is an error signal when the jitter occurs in DPLL312.
【００１４】まず、エコーレプリカＥＲj は、信号を１
サンプリングタイミングＴだけ遅延させる各遅延回路６
０１からの送信シンボルａj-Nと各メモリ６０４からの
各タップ係数Ｃ0 〜ＣN とが各乗算器６０２でそれぞれ
乗算され、これら各乗算結果が加算器６０３で加算され
ることにより、次式で示されるように演算される。な
お、“＊”は、乗算を表わす。First, the echo replica ER j converts the signal to 1
Each delay circuit 6 that delays by the sampling timing T
The transmission symbols a jN from 01 and the tap coefficients C 0 to C N from each memory 604 are respectively multiplied by the multipliers 602, and the respective multiplication results are added by the adder 603. Calculated as shown. In addition, "*" represents multiplication.
【００１５】[0015]
【数１】 ここで、ＤＰＬＬ３１２（図３）においてジッタが発生
していない場合には、各メモリ６０４に記憶された各タ
ップ係数Ｃ0 〜ＣN は、次式で示されるアルゴリズムに
従って更新される。[Equation 1] Here, when no jitter is generated in the DPLL 312 (FIG. 3), each tap coefficient C 0 to C N stored in each memory 604 is updated according to the algorithm shown by the following equation.
【００１６】[0016]
【数２】 即ち、各乗算器６０５において定数αと各遅延回路６０
１からの送信シンボルａj-N と誤差信号εj とが乗算さ
れ、各乗算結果は各セレクタ６０６を介して各加算器６
０７に入力する。各加算器６０７は、上記各乗算結果を
各メモリ６０４に記憶されている各タップ係数Ｃ0 〜Ｃ
Nに加算する。そして、各加算結果として得られる新た
なタップ係数Ｃ0〜ＣN によって、各メモリ６０４の内
容が更新される。このようにして、誤差信号εj が減少
するように、各メモリ６０４に記憶された各タップ係数
Ｃ0 〜ＣN が更新される。[Equation 2] That is, in each multiplier 605, the constant α and each delay circuit 60
The transmission symbol a jN from 1 is multiplied by the error signal ε j, and each multiplication result is passed through each selector 606 to each adder 6
Enter in 07. Each adder 607 outputs the above multiplication result to each tap coefficient C 0 to C stored in each memory 604.
Add to N. Then, the contents of each memory 604 are updated with the new tap coefficients C 0 to C N obtained as each addition result. In this way, the tap coefficients C 0 to C N stored in the memories 604 are updated so that the error signal ε j decreases.
【００１７】一方、ＤＰＬＬ３１２（図３）においてジ
ッタが発生した場合には、各メモリ６０４に記憶された
各タップ係数Ｃ0 〜ＣN は、次式で示されるアルゴリズ
ムに従って更新される。On the other hand, when jitter occurs in the DPLL 312 (FIG. 3), the tap coefficients C 0 to C N stored in the memories 604 are updated according to the algorithm shown by the following equation.
【００１８】[0018]
【数３】 即ち、各乗算器６０９において各メモリ６０８に記憶さ
れたジッタ補償値Ｊ0 〜ＪN にＤＰＬＬ３１２からのジ
ッタ方向データＤが乗算され、各乗算結果は各セレクタ
６０６を介して各加算器６０７に入力する。ここで、ジ
ッタ方向データＤは、ＤＰＬＬ３１２がＡ／Ｄ変換器３
０６に出力するサンプリングクロックの位相を前後のど
ちらにジャンプさせたかを示すデータであり（図５参
照）、＋１又は−１の値を有する。各加算器６０７は、
上記ジッタの方向が付加された各ジッタ補償値を各メモ
リ６０４に記憶されている各タップ係数Ｃ0 〜ＣN に加
算する。そして、各加算結果として得られる新たなタッ
プ係数Ｃ0 〜ＣN により、各メモリ６０４の内容が更新
される。このようにして、ジッタの方向が付加された各
ジッタ補償値によって、各メモリ６０４に記憶された各
タップ係数Ｃ0 〜ＣNが更新される。[Equation 3] That is, in each multiplier 609, the jitter compensation values J 0 to J N stored in each memory 608 are multiplied by the jitter direction data D from the DPLL 312, and each multiplication result is input to each adder 607 via each selector 606. To do. Here, in the jitter direction data D, the DPLL 312 is the A / D converter 3
Data indicating whether the phase of the sampling clock output to 06 is jumped forward or backward (see FIG. 5), and has a value of +1 or -1. Each adder 607 is
Each jitter compensation value to which the direction of the jitter is added is added to each tap coefficient C 0 to C N stored in each memory 604. Then, the contents of each memory 604 are updated with the new tap coefficients C 0 to C N obtained as each addition result. In this way, the respective tap coefficients C 0 to C N stored in the respective memories 604 are updated by the respective jitter compensation values to which the jitter directions are added.
【００１９】ここで、ＤＰＬＬ３１２（図３）において
ジッタが発生した場合には、上述のジッタ補償動作と共
に、各メモリ６０８に記憶された各ジッタ補償値Ｊ0 〜
ＪN が、次式で示されるアルゴリズムに従って更新され
る。Here, when jitter occurs in the DPLL 312 (FIG. 3), each jitter compensation value J 0 to J 0 to J stored in each memory 608 is executed together with the above-mentioned jitter compensation operation.
J N is updated according to the algorithm shown in the following equation.
【００２０】[0020]
【数４】 即ち、各乗算器６１０において定数βと各遅延回路６０
１からの送信シンボルａj-N とＤＰＬＬ３１２からのジ
ッタ方向データＤと誤差信号εj ′とが乗算され、各乗
算結果は各加算器６０７において各メモリ６０８に記憶
されている各ジッタ補償値Ｊ0 〜ＪN に加算する。そし
て、各加算結果として得られる新たなジッタ補償値Ｊ0
〜ＪN によって、各メモリ６０８の内容が更新される。
このようにして、誤差信号εj ′が減少するように、各
メモリ６０８に記憶された各ジッタ補償値Ｊ0 〜ＪN が
更新される。[Equation 4] That is, in each multiplier 610, the constant β and each delay circuit 60
Jitter direction data D and the error signal epsilon j from transmitted symbol a jN and DPLL312 from 1 'and are multiplied, the multiplication result is the jitter compensation value J 0 stored in the memory 608 in each of the adders 607 ~ Add to J N. Then, a new jitter compensation value J 0 obtained as each addition result is obtained.
~ J N updates the contents of each memory 608.
In this way, the respective jitter compensation values J 0 to J N stored in the respective memories 608 are updated so that the error signal ε j ′ decreases.
【００２１】[0021]
【発明が解決しようとする課題】ここで、上述したよう
に、エコーキャンセラ３０８内の各メモリ６０４に記憶
された各タップ係数Ｃ0 〜ＣN と、ジッタ補償回路３０
９内の各メモリ６０８に記憶された各ジッタ補償値Ｊ0
〜ＪN は、それぞれ適当な初期値から最適値に収束する
ように更新される。As described above, the tap compensation coefficients C 0 to C N stored in the memories 604 in the echo canceller 308 and the jitter compensation circuit 30 are as described above.
9 each jitter compensation value J 0 stored in each memory 608.
˜J N are updated so that each converges from an appropriate initial value to an optimum value.
【００２２】この場合に、エコーキャンセラ３０８にお
ける各タップ係数Ｃ0 〜ＣN は、各サンプリングタイミ
ング毎に等化器３１０（図３）から得られる誤差信号ε
j に基づいて各サンプリングタイミング毎に更新され、
図３のディジタル伝送装置の運用開始時から合理的な短
い時間が経過した後に最適値に収束する。In this case, the tap coefficients C 0 to C N in the echo canceller 308 are the error signals ε obtained from the equalizer 310 (FIG. 3) at each sampling timing.
updated every sampling timing based on j ,
The value converges to the optimum value after a reasonable short time has passed from the start of operation of the digital transmission device in FIG.
【００２３】一方、ジッタ補償回路３０９における各ジ
ッタ補償値Ｊ0 〜ＪN は、ＤＰＬＬ３１２（図３）にお
いてジッタが発生した場合のみ、等化器３１０（図３）
から得られる誤差信号εj ′に基づいて更新される。そ
して、ＤＰＬＬ３１２がＡ／Ｄ変換器３０６（図３）に
出力するサンプリングクロックにおいてジッタを発生さ
せる時間間隔は、各サンプリングタイミングの時間間隔
に比較すると非常に長い。On the other hand, the respective jitter compensation values J 0 to J N in the jitter compensation circuit 309 are equalized by the equalizer 310 (FIG. 3) only when the jitter occurs in the DPLL 312 (FIG. 3).
Is updated based on the error signal ε j ′ obtained from The time interval at which the DPLL 312 causes jitter in the sampling clock output to the A / D converter 306 (FIG. 3) is extremely long as compared with the time interval at each sampling timing.
【００２４】ここで、図３のディジタル伝送装置の運用
開始時のトレーニング期間中に、ＤＰＬＬ３１２がＡ／
Ｄ変換器３０６（図３）に出力するサンプリングクロッ
クの位相を偶然に速やかに最適値に引き込んでしまった
ような場合、各メモリ６０８には、最適値に収束してい
ない各ジッタ補償値Ｊ0 〜ＪN が記憶されることにな
る。そして、トレーニング期間の終了後の実際の運用時
には、上述したように各ジッタ補償値Ｊ0 〜ＪN が更新
される時間間隔は長いため、それらが最適値に収束する
までには非常に長い時間を要してしまう。この結果、各
ジッタ補償値Ｊ0 〜ＪN が最適値に収束するまでの長時
間において最適なジッタ補償動作が行われないことにな
り、受信データからエコー成分を適切に除去できない事
態となってしまうという問題点を有している。Here, during the training period at the start of operation of the digital transmission apparatus of FIG.
If D converter 306 (FIG. 3) in such had retracted rapidly to the optimum value by chance the phase of the sampling clock to be output, each memory 608, the jitter compensation values does not converge to the optimal value J 0 ~ J N will be stored. Then, during the actual operation after the end of the training period, the time intervals at which the respective jitter compensation values J 0 to J N are updated are long as described above, so it takes a very long time until they converge to the optimum values. Will be required. As a result, the optimum jitter compensation operation is not performed for a long time until each of the jitter compensation values J 0 to J N converges to the optimal value, and the echo component cannot be appropriately removed from the received data. There is a problem that it ends up.
【００２５】本発明は、ジッタ補償装置におけるジッタ
補償値の最適値への収束時間の短縮化を可能とすること
を目的とする。An object of the present invention is to make it possible to shorten the convergence time of the jitter compensation value to the optimum value in the jitter compensation device.
【００２６】[0026]
【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、線路１１０における送信信号１
０１と受信信号１０２を混合、分離する信号変換装置１
０３と、そこで分離された信号をＡ／Ｄ変換するＡ／Ｄ
変換装置１０４と、その出力信号からエコーを除去する
エコーキャンセラ１０５と、受信信号からＡ／Ｄ変換装
置１０４におけるサンプリングタイミング位相を再生す
るタイミング再生装置１０６と、そのサンプリングタイ
ミング位相を制御するディジタル・フェーズ・ロックド
・ループ回路（ＤＰＬＬ）１０７と、同回路がサンプリ
ングタイミング位相を制御する過程で発生させるジッタ
を補償するジッタ補償装置１０８とを備えたディジタル
加入者線伝送装置等の伝送装置を前提とする。FIG. 1 is a block diagram of the present invention. The present invention relates to the transmission signal 1 on the line 110.
Signal converter 1 for mixing and separating 01 and received signal 102
03 and the A / D that A / D converts the signals separated there
A converter 104, an echo canceller 105 for removing an echo from its output signal, a timing reproducing device 106 for reproducing a sampling timing phase in the A / D converter 104 from a received signal, and a digital phase for controlling the sampling timing phase. A transmission device such as a digital subscriber line transmission device provided with a locked loop circuit (DPLL) 107 and a jitter compensating device 108 for compensating the jitter generated in the process of controlling the sampling timing phase by the circuit. ..
【００２７】そして、ディジタル・フェーズ・ロックド
・ループ回路１０７に、適当な時間間隔で強制的にダミ
ーのジッタを起こさせるカウンタ回路等で構成されるダ
ミージッタ発生制御手段１０９を有する。Then, the digital phase locked loop circuit 107 has a dummy jitter generation control means 109 composed of a counter circuit for forcibly causing dummy jitter at appropriate time intervals.
【００２８】[0028]
【作用】ダミージッタ発生制御手段１０９は、例えば一
定時間間隔で、ディジタル・フェーズ・ロックド・ルー
プ回路１０７に、例えばジッタ方向が前後に交互に変化
するダミーのジッタを強制的に発生させる。The dummy jitter generation control means 109 forcibly causes the digital phase locked loop circuit 107 to generate, for example, dummy jitter in which the jitter direction alternately changes back and forth at fixed time intervals.
【００２９】この動作に基づいて、ジッタ補償装置１０
８では、例えば上記一定時間毎に、同装置１０８内の各
ジッタ補償値を更新する。従って、図１の伝送装置の運
用開始後、ディジタル・フェーズ・ロックド・ループ回
路１０７において真のジッタが発生するまでに、ジッタ
補償装置１０８における各ジッタ補償値を最適値に速や
かに収束させることが可能となる。Based on this operation, the jitter compensation device 10
In 8, the jitter compensation values in the device 108 are updated, for example, every fixed time. Therefore, after the operation of the transmission apparatus of FIG. 1 is started, each jitter compensation value in the jitter compensation apparatus 108 can be promptly converged to the optimum value before the true jitter occurs in the digital phase locked loop circuit 107. It will be possible.
【００３０】[0030]
【実施例】以下、図面を参照しながら本発明の実施例に
つき説明する。図２は、本発明によるディジタル加入者
線伝送装置の実施例の全体構成図である。図２におい
て、図３の従来例の場合と同じ番号を付した部分は同じ
機能を有する。エコーキャンセラ３０８及びジッタ補償
回路３０９は、前述した図６の構成と同じ構成を有す
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 is an overall configuration diagram of an embodiment of a digital subscriber line transmission device according to the present invention. In FIG. 2, the parts with the same numbers as in the conventional example of FIG. 3 have the same functions. The echo canceller 308 and the jitter compensation circuit 309 have the same configuration as that of FIG. 6 described above.
【００３１】図２の実施例の構成が図３の従来例の構成
と異なる点は、ＤＰＬＬ３１２に強制的にダミーのジッ
タを起こさせるためのカウンタ回路（ＣＮＴ）２０１を
有する点である。The configuration of the embodiment of FIG. 2 differs from the configuration of the conventional example of FIG. 3 in that it has a counter circuit (CNT) 201 for forcibly causing dummy jitter in the DPLL 312.
【００３２】構成としては、従来例に比較して単純なカ
ウンタ回路２０１が付加されただけだが、効果としては
大きな効果を有する。即ち、カウンタ回路２０１は、所
定のカウント値を繰り返しカウントすることにより、一
定時間毎にＤＰＬＬ３１２に対して指示信号を送る。As a configuration, a simple counter circuit 201 is added as compared with the conventional example, but it has a great effect. That is, the counter circuit 201 sends an instruction signal to the DPLL 312 at regular time intervals by repeatedly counting a predetermined count value.
【００３３】これにより、ＤＰＬＬ３１２は、ジッタ方
向が前後に交互に変化するダミーのジッタを強制的に発
生する。ここで、ジッタ方向を前後に交互に変化させる
ためには、ＤＰＬＬ３１２内に±１の値をとり得るジッ
タ方向データを記憶するフラグメモリを設け、ダミーの
ジッタを発生させる毎に、そのフラグメモリの値を＋１
又は−１に交互に書き換えればよい。As a result, the DPLL 312 forcibly generates dummy jitter in which the jitter direction alternately changes back and forth. Here, in order to alternately change the jitter direction back and forth, a flag memory that stores jitter direction data that can take a value of ± 1 is provided in the DPLL 312, and each time a dummy jitter is generated, the flag memory is stored. Value +1
Alternatively, it may be alternately rewritten to -1.
【００３４】以上のカウンタ回路２０１及びＤＰＬＬ３
１２の動作によって、一定時間毎にジッタが発生する。
従って、ジッタ補償回路３０９では、一定時間毎に、等
化器３１０から発生する誤差信号εj ′によって図６の
メモリ６０８に記憶されている各ジッタ補償値Ｊ0 〜Ｊ
N が更新されることになる。The above counter circuit 201 and DPLL3
The operation of 12 causes jitter to occur at regular intervals.
Therefore, in the jitter compensation circuit 309, each of the jitter compensation values J 0 to J stored in the memory 608 of FIG. 6 by the error signal ε j ′ generated from the equalizer 310 at regular time intervals.
N will be updated.
【００３５】従って、図２のディジタル加入者線伝送装
置の運用開始後、ＤＰＬＬ３１２において真のジッタが
発生するまでに、ジッタ補償回路３０９における各ジッ
タ補償値Ｊ0 〜ＪN を最適値に速やかに収束させること
が可能となる。Therefore, after the operation of the digital subscriber line transmission apparatus of FIG. 2 is started and before the true jitter occurs in the DPLL 312, the jitter compensation values J 0 to J N in the jitter compensation circuit 309 are promptly set to the optimum values. It becomes possible to converge.
【００３６】なお、ＤＰＬＬ３１２がＡ／Ｄ変換器３０
６に出力されるサンプリングクロックに対して上述のよ
うなダミーのジッタを発生させたとしても、正規の位相
を中心に前後に１単位分交互に位相がジャンプするだけ
なので、受信データには悪影響は現れない。The DPLL 312 is the A / D converter 30.
Even if the above-mentioned dummy jitter is generated with respect to the sampling clock output to 6, the phase will only jump alternately by one unit forward and backward around the normal phase, so that the received data will not be adversely affected. It does not appear.
【００３７】[0037]
【発明の効果】本発明によれば、伝送装置の運用開始
後、ディジタル・フェーズ・ロックド・ループ回路にお
いて真のジッタが発生するまでに、ジッタ補償装置にお
ける各ジッタ補償値を最適値に速やかに収束させること
が可能となる。According to the present invention, each jitter compensation value in the jitter compensation device can be promptly set to the optimum value after the transmission device is started and before the true jitter occurs in the digital phase locked loop circuit. It becomes possible to converge.
【図１】本発明のブロック図である。FIG. 1 is a block diagram of the present invention.
【図２】本発明によるディジタル加入者線伝送装置の実
施例の構成図である。FIG. 2 is a configuration diagram of an embodiment of a digital subscriber line transmission device according to the present invention.
【図３】従来のディジタル加入者線伝送装置の構成図で
ある。FIG. 3 is a configuration diagram of a conventional digital subscriber line transmission device.
【図４】エコーのインパルス応答波形とエコーキャンセ
ラのタップ係数との関係を示した図である。FIG. 4 is a diagram showing a relationship between an echo impulse response waveform and an echo canceller tap coefficient.
【図５】サンプリング位相の変化に基づくタップ係数の
変化を説明するための図である。FIG. 5 is a diagram for explaining a change in tap coefficient based on a change in sampling phase.
【図６】エコーキャンセラとジッタ補償回路の構成図で
ある。FIG. 6 is a configuration diagram of an echo canceller and a jitter compensation circuit.
１０１ 送信信号 １０２ 受信信号 １０３ 信号変換装置 １０４ Ａ／Ｄ変換装置 １０５ エコーキャンセラ １０６ タイミング再生装置 １０７ ディジタル・フェーズ・ロックド・ループ
回路（ＤＰＬＬ） １０８ ジッタ補償装置 １０９ ダミージッタ発生制御手段 １１０ 線路101 Transmitted Signal 102 Received Signal 103 Signal Converter 104 A / D Converter 105 Echo Canceller 106 Timing Recovery Device 107 Digital Phase Locked Loop Circuit (DPLL) 108 Jitter Compensator 109 Dummy Jitter Generation Control Means 110 Line
Claims (1)
２）を混合、分離する信号変換装置（１０３）と、該信
号変換装置で分離された信号をＡ／Ｄ変換するＡ／Ｄ変
換装置（１０４）と、その出力信号からエコーを除去す
るエコーキャンセラ（１０５）と、受信信号から前記Ａ
／Ｄ変換装置（１０４）におけるサンプリングタイミン
グ位相を再生するタイミング再生装置（１０６）と、該
サンプリングタイミング位相を制御するディジタル・フ
ェーズ・ロックド・ループ回路（１０７）と、該ディジ
タル・フェーズ・ロックド・ループ回路が前記サンプリ
ングタイミング位相を制御する過程で発生させるジッタ
を補償するジッタ補償装置（１０８）とを備えた伝送装
置において、 前記ディジタル・フェーズ・ロックド・ループ回路（１
０７）に、適当な時間間隔で強制的にダミーのジッタを
起こさせるダミージッタ発生制御手段（１０９）を有す
る、 ことを特徴とするジッタ補償装置のトレーニング方式。1. A transmission signal (101) and a reception signal (10)
A signal converter (103) for mixing and separating 2), an A / D converter (104) for A / D converting the signal separated by the signal converter, and an echo canceller for removing echo from its output signal. (105) and the received signal from the above A
Timing reproduction device (106) for reproducing the sampling timing phase in the D / D conversion device (104), a digital phase locked loop circuit (107) for controlling the sampling timing phase, and the digital phase locked loop A digital phase locked loop circuit (1) comprising a jitter compensating device (108) for compensating for jitter generated in the process of controlling the sampling timing phase.
07) has a dummy jitter generation control means (109) for forcibly causing dummy jitter at an appropriate time interval.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03219577A JP3110091B2 (en) | 1991-08-30 | 1991-08-30 | Jitter Compensator Training Method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03219577A JP3110091B2 (en) | 1991-08-30 | 1991-08-30 | Jitter Compensator Training Method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563608A true JPH0563608A (en) | 1993-03-12 |
| JP3110091B2 JP3110091B2 (en) | 2000-11-20 |
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ID=16737708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03219577A Expired - Fee Related JP3110091B2 (en) | 1991-08-30 | 1991-08-30 | Jitter Compensator Training Method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110091B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9108130B2 (en) | 2009-07-22 | 2015-08-18 | Donaldson Company, Inc. | Filter media construction using PTFE film and carbon web for HEPA efficiency and odor control |
-
1991
- 1991-08-30 JP JP03219577A patent/JP3110091B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9108130B2 (en) | 2009-07-22 | 2015-08-18 | Donaldson Company, Inc. | Filter media construction using PTFE film and carbon web for HEPA efficiency and odor control |
| US9849415B2 (en) | 2009-07-22 | 2017-12-26 | Donaldson Company, Inc. | Filter media construction with nanofiber and carbon web |
| US10322363B2 (en) | 2009-07-22 | 2019-06-18 | Donaldson Company, Inc. | Filter media construction |
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| Publication number | Publication date |
|---|---|
| JP3110091B2 (en) | 2000-11-20 |
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