JP3110091B2 - Jitter Compensator Training Method - Google Patents
Jitter Compensator Training MethodInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、送信側から受信側に回
り込むエコー成分を除去するエコーキャンセラを備えた
伝送装置に係り、更に詳しくは、ディジタル・フェーズ
・ロックド・ループ回路(DPLL、以下同じ)を用い
て受信信号からのタイミング再生を行い、そのDPLL
で発生する位相ジャンプ(ジッタ)がエコーキャンセラ
に及ぼす影響を補償するジッタ補償装置を備えた伝送装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transmission apparatus provided with an echo canceller for removing an echo component circulating from a transmission side to a reception side, and more particularly to a digital phase locked loop circuit (DPLL). ) Is used to recover the timing from the received signal, and the DPLL
The present invention relates to a transmission device provided with a jitter compensating device for compensating for the effect of a phase jump (jitter) occurring in a signal on an echo canceller.
【0002】[0002]
【従来の技術】ディジタル加入者線伝送装置の1構成例
として、ハイブリッド回路を使用した2線式ディジタル
加入者線伝送装置がある。2. Description of the Related Art One example of a digital subscriber line transmission apparatus is a two-wire digital subscriber line transmission apparatus using a hybrid circuit.
【0003】図3に、上記ディジタル加入者線伝送装置
が局側に設けられる場合の構成例を示す。送信部(T
X)301は、2値のディジタル送信データを伝送符号
(例えば2B1Q符号)に変換し、線路304を駆動し
伝送符号を送信する。この場合、送信部301は、局内
の特には図示しない局部発振器からの送信クロックに同
期して送信動作を行う。FIG. 3 shows an example of a configuration in which the digital subscriber line transmission device is provided on the station side. Transmitter (T
X) 301 converts binary digital transmission data into a transmission code (for example, 2B1Q code), drives line 304, and transmits the transmission code. In this case, the transmission unit 301 performs a transmission operation in synchronization with a transmission clock from a local oscillator (not shown) in the station.
【0004】ハイブリッド回路(HYB)303は、2
線の線路(加入者線)304と、2線の送信線302及
び2線の受信線305との間で2線/4線変換を行う。
A/D変換器(ADC)306は、ハイブリッド回路3
03を経由して回り込む自装置からの送信信号のエコー
と、相手装置から送信され線路304上で減衰した受信
信号(アナログ信号)とが混合された信号を、ディジタ
ル信号に変換する。The hybrid circuit (HYB) 303 has two
Two-to-four-wire conversion is performed between a line line (subscriber line) 304, two transmission lines 302, and two reception lines 305.
The A / D converter (ADC) 306 is a hybrid circuit 3
A signal obtained by mixing an echo of a transmission signal from the own device that wraps around via 03 and a reception signal (analog signal) transmitted from the other device and attenuated on the line 304 is converted into a digital signal.
【0005】エコーキャンセラ(EC)308及び減算
器307は、上記エコーをキャンセルする。等化器(E
QL)310は、相手装置から送信され線路304上で
減衰した受信信号を等化する。[0005] An echo canceller (EC) 308 and a subtractor 307 cancel the echo. Equalizer (E
QL) 310 equalizes the received signal transmitted from the partner device and attenuated on the line 304.
【0006】タイミング再生回路(TIM)311は、
受信信号からA/D変換器306における最適なサンプ
リング位相を抽出する。DPLL312は、このサンプ
リング位相に同期したサンプリングクロックを発生し、
A/D変換器306に供給する。The timing recovery circuit (TIM) 311
The optimum sampling phase in the A / D converter 306 is extracted from the received signal. The DPLL 312 generates a sampling clock synchronized with the sampling phase,
The signal is supplied to the A / D converter 306.
【0007】ジッタ補償回路(JTC)309は、DP
LL312がサンプリングクロックにおいて位相のジャ
ンプ、即ちジッタを発生させた場合に、エコーキャンセ
ラ308に対してジッタの発生に対応する補償を行う。The jitter compensation circuit (JTC) 309 has a DP
When the LL 312 generates a phase jump in the sampling clock, that is, generates a jitter, the LL 312 performs compensation corresponding to the generation of the jitter on the echo canceller 308.
【0008】以上のような構成を有するハイブリッド回
路を使用した2線式ディジタル加入者線伝送装置では、
送信側から受信側にハイブリッド回路303を経由して
エコーが漏れ込み、一方、線路304上を伝送されてき
た受信信号はかなり減衰している。このため、エコーと
受信信号との強度比は数十デシベルにも達することがあ
る。従って、上述のような伝送装置では、エコーキャン
セラ308及びジッタ補償回路309によるエコーキャ
ンセルの処理が不可欠となる。In a two-wire digital subscriber line transmission apparatus using a hybrid circuit having the above configuration,
The echo leaks from the transmission side to the reception side via the hybrid circuit 303, while the reception signal transmitted on the line 304 is considerably attenuated. For this reason, the intensity ratio between the echo and the received signal may reach several tens of decibels. Therefore, in the above-described transmission device, the echo cancellation processing by the echo canceller 308 and the jitter compensation circuit 309 is indispensable.
【0009】ここで、受信信号に含まれるエコーのイン
パルス応答波形は、例えば図4に示されるような形状を
有する。従って、エコーキャンセラ308は、サンプル
リングタイミング毎に図4のC1 、C2 、C3、・・・
で示されるタップ係数からなるインパルス応答を有する
ようなフィルタとして構成されればよい。そして、エコ
ーキャンセラ308は、各送信タイミング毎の送信シン
ボルaj を順次遅延させた信号と上記各タップ係数
C1 、C2 、C3 、・・・とをたたみ込み、その結果、
エコーレプリカERj を出力する。そして、減算器30
7が、A/D変換器306の出力からエコーレプリカE
Rj を減算することにより、各送信タイミング毎に受信
側に回り込んでくるエコーをキャンセルすることができ
る。Here, the impulse response waveform of the echo included in the received signal has, for example, a shape as shown in FIG. Therefore, the echo canceller 308 outputs C 1 , C 2 , C 3 ,... In FIG.
What is necessary is just to comprise as a filter which has an impulse response which consists of a tap coefficient shown by this. Then, the echo canceller 308 convolves the signal obtained by sequentially delaying the transmission symbol a j at each transmission timing with the above tap coefficients C 1 , C 2 , C 3 ,.
Output echo replica ER j . And the subtractor 30
7 is the echo replica E from the output of the A / D converter 306.
By subtracting R j , it is possible to cancel the echo that wraps around to the receiving side at each transmission timing.
【0010】ここで、DPLL312は、タイミング再
生回路311で抽出されたサンプリング位相に同期した
サンプリングクロックを発生する場合に、そのクロック
の位相制御を行う過程で同クロックの位相をジャンプさ
せジッタを発生させ得る。Here, when a sampling clock synchronized with the sampling phase extracted by the timing recovery circuit 311 is generated, the DPLL 312 jumps the phase of the clock in the process of controlling the phase of the clock to generate jitter. obtain.
【0011】ここで、任意のサンプリングタイミングに
おいて、DPLL312がサンプリングクロックの位相
を図5のように±Δθだけジャンプさせた場合、そのタ
イミング以後の任意のタイミングにおいては、エコーキ
ャンセラ308からの各タイミングにおけるタップ係数
Cn の値を図5のように±Jn だけ補正した値Cn '又
はCn " によって、エコー成分をキャンセルできる。Here, when the DPLL 312 jumps the phase of the sampling clock by ± Δθ as shown in FIG. 5 at an arbitrary sampling timing, at an arbitrary timing after that timing, the timing from the echo canceller 308 at each arbitrary timing is set. The echo component can be canceled by the value C n ′ or C n ″ obtained by correcting the value of the tap coefficient C n by ± J n as shown in FIG.
【0012】従って、図3のジッタ補償回路309が、
上述のジッタ補償値±Jn を発生して、この補償値をエ
コーキャンセラ308における各タップ係数Cn に加算
することにより、DPLL312が発生させるジッタを
補償することができる。Therefore, the jitter compensation circuit 309 of FIG.
By generating the above-described jitter compensation value ± J n and adding this compensation value to each tap coefficient C n in the echo canceller 308, the jitter generated by the DPLL 312 can be compensated.
【0013】図6は、エコーキャンセラ(EC)308
とジッタ補償回路(JTC)309の構成図である。図
6で、ERj は任意の時刻jにおいて生成されるエコー
レプリカ、aj は時刻jにおける送信シンボル、C0 〜
CN はエコーキャンセラ308におけるタップ係数、ε
j は、DPLL312(図3)においてジッタが発生し
ていない通常の場合に、時刻jにおいて等化器310
(図3)から得られる入力エコーとエコーレプリカER
j との誤差信号、εj ′は、DPLL312においてジ
ッタが発生している場合における誤差信号である。FIG. 6 shows an echo canceller (EC) 308.
FIG. 3 is a configuration diagram of a jitter compensation circuit (JTC) 309. In FIG. 6, ER j is an echo replica generated at an arbitrary time j, a j is a transmission symbol at the time j, C 0 to
C N is a tap coefficient in the echo canceller 308, ε
j is the equalizer 310 at time j in the normal case where no jitter occurs in the DPLL 312 (FIG. 3).
Input echo and echo replica ER obtained from Fig. 3
error signal between j, epsilon j 'is an error signal when the jitter occurs in DPLL312.
【0014】まず、エコーレプリカERj は、信号を1
サンプリングタイミングTだけ遅延させる各遅延回路6
01からの送信シンボルaj-Nと各メモリ604からの
各タップ係数C0 〜CN とが各乗算器602でそれぞれ
乗算され、これら各乗算結果が加算器603で加算され
ることにより、次式で示されるように演算される。な
お、“*”は、乗算を表わす。[0014] First of all, the echo replica ER j, the signal 1
Each delay circuit 6 that delays by the sampling timing T
A transmitted symbol a jN from 01 and the tap coefficients C 0 -C N from the memory 604 is multiplied by the respective multipliers 602, by respective multiplication results are added by the adder 603, the following equation The operation is performed as shown. Note that “*” represents multiplication.
【0015】[0015]
【数1】 ここで、DPLL312(図3)においてジッタが発生
していない場合には、各メモリ604に記憶された各タ
ップ係数C0 〜CN は、次式で示されるアルゴリズムに
従って更新される。(Equation 1) Here, when no jitter occurs in the DPLL 312 (FIG. 3), each of the tap coefficients C 0 to C N stored in each of the memories 604 is updated according to an algorithm expressed by the following equation.
【0016】[0016]
【数2】 即ち、各乗算器605において定数αと各遅延回路60
1からの送信シンボルaj-N と誤差信号εj とが乗算さ
れ、各乗算結果は各セレクタ606を介して各加算器6
07に入力する。各加算器607は、上記各乗算結果を
各メモリ604に記憶されている各タップ係数C0 〜C
Nに加算する。そして、各加算結果として得られる新た
なタップ係数C0〜CN によって、各メモリ604の内
容が更新される。このようにして、誤差信号εj が減少
するように、各メモリ604に記憶された各タップ係数
C0 〜CN が更新される。(Equation 2) That is, in each multiplier 605, the constant α and each delay circuit 60
A transmitted symbol a jN and the error signal epsilon j from 1 are multiplied, the multiplication result is the adders through each selector 606 6
07. Each adder 607 converts the multiplication result into each of the tap coefficients C 0 -C stored in each memory 604.
Add to N. Then, the contents of each memory 604 are updated with new tap coefficients C 0 to C N obtained as the respective addition results. In this way, the tap coefficients C 0 to C N stored in the memories 604 are updated so that the error signal ε j decreases.
【0017】一方、DPLL312(図3)においてジ
ッタが発生した場合には、各メモリ604に記憶された
各タップ係数C0 〜CN は、次式で示されるアルゴリズ
ムに従って更新される。On the other hand, when jitter occurs in the DPLL 312 (FIG. 3), each of the tap coefficients C 0 to C N stored in each of the memories 604 is updated in accordance with the following equation.
【0018】[0018]
【数3】 即ち、各乗算器609において各メモリ608に記憶さ
れたジッタ補償値J0 〜JN にDPLL312からのジ
ッタ方向データDが乗算され、各乗算結果は各セレクタ
606を介して各加算器607に入力する。ここで、ジ
ッタ方向データDは、DPLL312がA/D変換器3
06に出力するサンプリングクロックの位相を前後のど
ちらにジャンプさせたかを示すデータであり(図5参
照)、+1又は−1の値を有する。各加算器607は、
上記ジッタの方向が付加された各ジッタ補償値を各メモ
リ604に記憶されている各タップ係数C0 〜CN に加
算する。そして、各加算結果として得られる新たなタッ
プ係数C0 〜CN により、各メモリ604の内容が更新
される。このようにして、ジッタの方向が付加された各
ジッタ補償値によって、各メモリ604に記憶された各
タップ係数C0 〜CNが更新される。(Equation 3) That is, in each multiplier 609, the jitter compensation values J 0 to J N stored in each memory 608 are multiplied by the jitter direction data D from the DPLL 312, and each multiplication result is input to each adder 607 via each selector 606. I do. Here, the jitter direction data D is obtained by the DPLL 312 by the A / D converter 3.
06 is data indicating whether the phase of the sampling clock output is jumped forward or backward (see FIG. 5), and has a value of +1 or -1. Each adder 607 is
Each jitter compensation value to which the direction of the jitter is added is added to each of the tap coefficients C 0 to C N stored in each memory 604. Then, the contents of each memory 604 are updated with new tap coefficients C 0 to C N obtained as respective addition results. In this way, each tap coefficient C 0 to C N stored in each memory 604 is updated by each jitter compensation value to which the direction of the jitter is added.
【0019】ここで、DPLL312(図3)において
ジッタが発生した場合には、上述のジッタ補償動作と共
に、各メモリ608に記憶された各ジッタ補償値J0 〜
JN が、次式で示されるアルゴリズムに従って更新され
る。Here, when jitter occurs in the DPLL 312 (FIG. 3), the jitter compensation values J 0 to J 0 stored in the memories 608 are used together with the above-described jitter compensation operation.
J N is updated according to the algorithm shown in the following equation.
【0020】[0020]
【数4】 即ち、各乗算器610において定数βと各遅延回路60
1からの送信シンボルaj-N とDPLL312からのジ
ッタ方向データDと誤差信号εj ′とが乗算され、各乗
算結果は各加算器607において各メモリ608に記憶
されている各ジッタ補償値J0 〜JN に加算する。そし
て、各加算結果として得られる新たなジッタ補償値J0
〜JN によって、各メモリ608の内容が更新される。
このようにして、誤差信号εj ′が減少するように、各
メモリ608に記憶された各ジッタ補償値J0 〜JN が
更新される。(Equation 4) That is, in each multiplier 610, the constant β and each delay circuit 60
1 is multiplied by the jitter direction data D from the DPLL 312 and the error signal ε j ′, and the result of each multiplication is calculated in each adder 607 by each jitter compensation value J 0- stored in each memory 608. Add to J N. Then, a new jitter compensation value J 0 obtained as a result of each addition.
The through J N, the content of each memory 608 is updated.
Thus, the jitter compensation values J 0 to J N stored in the memories 608 are updated so that the error signal ε j ′ decreases.
【0021】[0021]
【発明が解決しようとする課題】ここで、上述したよう
に、エコーキャンセラ308内の各メモリ604に記憶
された各タップ係数C0 〜CN と、ジッタ補償回路30
9内の各メモリ608に記憶された各ジッタ補償値J0
〜JN は、それぞれ適当な初期値から最適値に収束する
ように更新される。Here, as described above, each of the tap coefficients C 0 to C N stored in each of the memories 604 in the echo canceller 308 and the jitter compensation circuit 30
9, each jitter compensation value J 0 stored in each memory 608.
JJ N are updated so as to converge from an appropriate initial value to an optimum value.
【0022】この場合に、エコーキャンセラ308にお
ける各タップ係数C0 〜CN は、各サンプリングタイミ
ング毎に等化器310(図3)から得られる誤差信号ε
j に基づいて各サンプリングタイミング毎に更新され、
図3のディジタル伝送装置の運用開始時から合理的な短
い時間が経過した後に最適値に収束する。In this case, each of the tap coefficients C 0 to C N in the echo canceller 308 is an error signal ε obtained from the equalizer 310 (FIG. 3) at each sampling timing.
Updated at each sampling timing based on j ,
The optimum value is converged after a reasonable short time has elapsed from the start of the operation of the digital transmission apparatus of FIG.
【0023】一方、ジッタ補償回路309における各ジ
ッタ補償値J0 〜JN は、DPLL312(図3)にお
いてジッタが発生した場合のみ、等化器310(図3)
から得られる誤差信号εj ′に基づいて更新される。そ
して、DPLL312がA/D変換器306(図3)に
出力するサンプリングクロックにおいてジッタを発生さ
せる時間間隔は、各サンプリングタイミングの時間間隔
に比較すると非常に長い。On the other hand, each of the jitter compensation values J 0 to J N in the jitter compensation circuit 309 is determined by the equalizer 310 (FIG. 3) only when jitter occurs in the DPLL 312 (FIG. 3).
Is updated based on the error signal ε j ′ obtained from The time interval at which jitter occurs in the sampling clock output from the DPLL 312 to the A / D converter 306 (FIG. 3) is much longer than the time interval of each sampling timing.
【0024】ここで、図3のディジタル伝送装置の運用
開始時のトレーニング期間中に、DPLL312がA/
D変換器306(図3)に出力するサンプリングクロッ
クの位相を偶然に速やかに最適値に引き込んでしまった
ような場合、各メモリ608には、最適値に収束してい
ない各ジッタ補償値J0 〜JN が記憶されることにな
る。そして、トレーニング期間の終了後の実際の運用時
には、上述したように各ジッタ補償値J0 〜JN が更新
される時間間隔は長いため、それらが最適値に収束する
までには非常に長い時間を要してしまう。この結果、各
ジッタ補償値J0 〜JN が最適値に収束するまでの長時
間において最適なジッタ補償動作が行われないことにな
り、受信データからエコー成分を適切に除去できない事
態となってしまうという問題点を有している。Here, during the training period at the start of operation of the digital transmission apparatus of FIG.
If the phase of the sampling clock output to the D converter 306 (FIG. 3) is accidentally pulled into the optimum value by accident, each memory 608 stores each jitter compensation value J 0 that has not converged to the optimum value. ~ J N will be stored. At the time of actual operation after the end of the training period, as described above, the time interval at which each of the jitter compensation values J 0 to J N is updated is long, so that it takes a very long time until they converge to the optimum value. I need it. As a result, the optimum jitter compensation operation is not performed for a long time until each of the jitter compensation values J 0 to J N converges to the optimal value, and the echo component cannot be appropriately removed from the received data. There is a problem that it is.
【0025】本発明は、ジッタ補償装置におけるジッタ
補償値の最適値への収束時間の短縮化を可能とすること
を目的とする。An object of the present invention is to make it possible to shorten the convergence time of the jitter compensation value to the optimum value in the jitter compensation device.
【0026】[0026]
【課題を解決するための手段】図1は、本発明のブロッ
ク図である。本発明は、線路110における送信信号1
01と受信信号102を混合、分離する信号変換装置1
03と、そこで分離された信号をA/D変換するA/D
変換装置104と、その出力信号からエコーを除去する
エコーキャンセラ105と、受信信号からA/D変換装
置104におけるサンプリングタイミング位相を再生す
るタイミング再生装置106と、そのサンプリングタイ
ミング位相を制御するディジタル・フェーズ・ロックド
・ループ回路(DPLL)107と、同回路がサンプリ
ングタイミング位相を制御する過程で発生させるジッタ
を補償するジッタ補償装置108とを備えたディジタル
加入者線伝送装置等の伝送装置を前提とする。FIG. 1 is a block diagram of the present invention. The present invention relates to transmission signal 1 on line 110.
Signal converter 1 for mixing and separating received signal 102 and received signal 102
03 and A / D for A / D converting the separated signal therefrom
A conversion device 104, an echo canceller 105 for removing an echo from the output signal, a timing reproduction device 106 for reproducing a sampling timing phase in the A / D conversion device 104 from a received signal, and a digital phase for controlling the sampling timing phase A transmission device such as a digital subscriber line transmission device including a locked loop circuit (DPLL) 107 and a jitter compensating device 108 for compensating jitter generated in the process of controlling the sampling timing phase by the circuit is assumed. .
【0027】そして、ディジタル・フェーズ・ロックド
・ループ回路107に、適当な時間間隔で強制的にダミ
ーのジッタを起こさせるカウンタ回路等で構成されるダ
ミージッタ発生制御手段109を有する。The digital phase locked loop circuit 107 has a dummy jitter generation control means 109 composed of a counter circuit or the like for forcibly generating dummy jitter at appropriate time intervals.
【0028】[0028]
【作用】ダミージッタ発生制御手段109は、例えば一
定時間間隔で、ディジタル・フェーズ・ロックド・ルー
プ回路107に、例えばジッタ方向が前後に交互に変化
するダミーのジッタを強制的に発生させる。The dummy jitter generation control means 109 forcibly causes the digital phase locked loop circuit 107 to generate, for example, dummy jitter in which the jitter direction changes alternately back and forth at regular time intervals, for example.
【0029】この動作に基づいて、ジッタ補償装置10
8では、例えば上記一定時間毎に、同装置108内の各
ジッタ補償値を更新する。従って、図1の伝送装置の運
用開始後、ディジタル・フェーズ・ロックド・ループ回
路107において真のジッタが発生するまでに、ジッタ
補償装置108における各ジッタ補償値を最適値に速や
かに収束させることが可能となる。Based on this operation, the jitter compensator 10
In step 8, each jitter compensation value in the device 108 is updated, for example, at the above-mentioned fixed time. Therefore, after the operation of the transmission apparatus in FIG. 1 starts, the jitter compensation values in the jitter compensator 108 can be quickly converged to the optimum values before the true jitter occurs in the digital phase locked loop circuit 107. It becomes possible.
【0030】[0030]
【実施例】以下、図面を参照しながら本発明の実施例に
つき説明する。図2は、本発明によるディジタル加入者
線伝送装置の実施例の全体構成図である。図2におい
て、図3の従来例の場合と同じ番号を付した部分は同じ
機能を有する。エコーキャンセラ308及びジッタ補償
回路309は、前述した図6の構成と同じ構成を有す
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 is an overall configuration diagram of a digital subscriber line transmission apparatus according to an embodiment of the present invention. In FIG. 2, portions denoted by the same reference numerals as those of the conventional example in FIG. 3 have the same functions. The echo canceller 308 and the jitter compensation circuit 309 have the same configuration as the configuration shown in FIG.
【0031】図2の実施例の構成が図3の従来例の構成
と異なる点は、DPLL312に強制的にダミーのジッ
タを起こさせるためのカウンタ回路(CNT)201を
有する点である。The configuration of the embodiment of FIG. 2 differs from the configuration of the conventional example of FIG. 3 in that a counter circuit (CNT) 201 for forcibly causing a dummy jitter in the DPLL 312 is provided.
【0032】構成としては、従来例に比較して単純なカ
ウンタ回路201が付加されただけだが、効果としては
大きな効果を有する。即ち、カウンタ回路201は、所
定のカウント値を繰り返しカウントすることにより、一
定時間毎にDPLL312に対して指示信号を送る。As a configuration, a simple counter circuit 201 is added as compared with the conventional example, but the effect is great. That is, the counter circuit 201 sends an instruction signal to the DPLL 312 at regular time intervals by repeatedly counting a predetermined count value.
【0033】これにより、DPLL312は、ジッタ方
向が前後に交互に変化するダミーのジッタを強制的に発
生する。ここで、ジッタ方向を前後に交互に変化させる
ためには、DPLL312内に±1の値をとり得るジッ
タ方向データを記憶するフラグメモリを設け、ダミーの
ジッタを発生させる毎に、そのフラグメモリの値を+1
又は−1に交互に書き換えればよい。As a result, the DPLL 312 forcibly generates dummy jitter in which the direction of the jitter alternately changes back and forth. Here, in order to alternately change the jitter direction back and forth, a flag memory for storing jitter direction data that can take a value of ± 1 is provided in the DPLL 312, and every time a dummy jitter is generated, the flag memory is stored in the flag memory. Value +1
Alternatively, it may be rewritten alternately to -1.
【0034】以上のカウンタ回路201及びDPLL3
12の動作によって、一定時間毎にジッタが発生する。
従って、ジッタ補償回路309では、一定時間毎に、等
化器310から発生する誤差信号εj ′によって図6の
メモリ608に記憶されている各ジッタ補償値J0 〜J
N が更新されることになる。The above counter circuit 201 and DPLL3
By the operation of No. 12, jitter occurs at regular intervals.
Accordingly, the jitter compensation circuit 309, every predetermined time, equalizer 310 each jitter compensation value J stored in the memory 608 0 in FIG. 6 by the error signal epsilon j 'generated from ~J
N will be updated.
【0035】従って、図2のディジタル加入者線伝送装
置の運用開始後、DPLL312において真のジッタが
発生するまでに、ジッタ補償回路309における各ジッ
タ補償値J0 〜JN を最適値に速やかに収束させること
が可能となる。Therefore, after the operation of the digital subscriber line transmission apparatus of FIG. 2 is started, the respective jitter compensation values J 0 to J N in the jitter compensation circuit 309 are promptly adjusted to the optimum values until the true jitter occurs in the DPLL 312. It is possible to converge.
【0036】なお、DPLL312がA/D変換器30
6に出力されるサンプリングクロックに対して上述のよ
うなダミーのジッタを発生させたとしても、正規の位相
を中心に前後に1単位分交互に位相がジャンプするだけ
なので、受信データには悪影響は現れない。The DPLL 312 is connected to the A / D converter 30
Even if the above-described dummy jitter is generated with respect to the sampling clock output to the counter 6, the received data is adversely affected because the phase jumps one unit alternately back and forth around the normal phase. It does not appear.
【0037】[0037]
【発明の効果】本発明によれば、伝送装置の運用開始
後、ディジタル・フェーズ・ロックド・ループ回路にお
いて真のジッタが発生するまでに、ジッタ補償装置にお
ける各ジッタ補償値を最適値に速やかに収束させること
が可能となる。According to the present invention, each jitter compensation value in the jitter compensator is quickly set to an optimum value after the operation of the transmission apparatus is started and before the true jitter occurs in the digital phase locked loop circuit. It is possible to converge.
【図1】本発明のブロック図である。FIG. 1 is a block diagram of the present invention.
【図2】本発明によるディジタル加入者線伝送装置の実
施例の構成図である。FIG. 2 is a configuration diagram of an embodiment of a digital subscriber line transmission apparatus according to the present invention.
【図3】従来のディジタル加入者線伝送装置の構成図で
ある。FIG. 3 is a configuration diagram of a conventional digital subscriber line transmission device.
【図4】エコーのインパルス応答波形とエコーキャンセ
ラのタップ係数との関係を示した図である。FIG. 4 is a diagram showing a relationship between an impulse response waveform of an echo and a tap coefficient of an echo canceller.
【図5】サンプリング位相の変化に基づくタップ係数の
変化を説明するための図である。FIG. 5 is a diagram for explaining a change in a tap coefficient based on a change in a sampling phase.
【図6】エコーキャンセラとジッタ補償回路の構成図で
ある。FIG. 6 is a configuration diagram of an echo canceller and a jitter compensation circuit.
101 送信信号 102 受信信号 103 信号変換装置 104 A/D変換装置 105 エコーキャンセラ 106 タイミング再生装置 107 ディジタル・フェーズ・ロックド・ループ
回路(DPLL) 108 ジッタ補償装置 109 ダミージッタ発生制御手段 110 線路REFERENCE SIGNS LIST 101 transmission signal 102 reception signal 103 signal conversion device 104 A / D conversion device 105 echo canceller 106 timing recovery device 107 digital phase locked loop circuit (DPLL) 108 jitter compensation device 109 dummy jitter generation control means 110 line
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04B 3/20 - 3/23 H04B 7/015 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int. Cl. 7 , DB name) H04B 3/20-3/23 H04B 7/015
Claims (1)
2)を混合、分離する信号変換装置(103)と、該信
号変換装置で分離された信号をA/D変換するA/D変
換装置(104)と、その出力信号からエコーを除去す
るエコーキャンセラ(105)と、受信信号から前記A
/D変換装置(104)におけるサンプリングタイミン
グ位相を再生するタイミング再生装置(106)と、該
サンプリングタイミング位相を制御するディジタル・フ
ェーズ・ロックド・ループ回路(107)と、該ディジ
タル・フェーズ・ロックド・ループ回路が前記サンプリ
ングタイミング位相を制御する過程で発生させるジッタ
を補償するジッタ補償装置(108)とを備えた伝送装
置において、 前記ディジタル・フェーズ・ロックド・ループ回路(1
07)に、適当な時間間隔で強制的にダミーのジッタを
起こさせるダミージッタ発生制御手段(109)を有す
る、 ことを特徴とするジッタ補償装置のトレーニング方式。1. A transmission signal (101) and a reception signal (10)
2) a signal converter (103) for mixing and separating the signals, an A / D converter (104) for A / D converting the signal separated by the signal converter, and an echo canceller for removing echoes from the output signal (105) and the A
A timing recovery device (106) for recovering the sampling timing phase in the / D conversion device (104), a digital phase locked loop circuit (107) for controlling the sampling timing phase, and the digital phase locked loop A jitter compensator (108) for compensating jitter generated in a process of controlling the sampling timing phase by the circuit, wherein the digital phase locked loop circuit (1)
07), further comprising dummy jitter generation control means (109) for forcibly generating dummy jitter at appropriate time intervals.
Priority Applications (1)
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---|---|---|---|
JP03219577A JP3110091B2 (en) | 1991-08-30 | 1991-08-30 | Jitter Compensator Training Method |
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JPH0563608A JPH0563608A (en) | 1993-03-12 |
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