JP3178864B2 - Jitter compensation device - Google Patents
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、送信側から受信側に回
り込むエコー成分を除去するエコーキャンセラを備えた
伝送装置に係り、更に詳しくは、複数のディジタル・フ
ェーズ・ロックド・ループ回路（ＤＰＬＬ、以下同じ）
を用いて受信信号からのタイミング再生や網への同期を
行い、それぞれのＤＰＬＬで発生する位相ジャンプ（ジ
ッタ）を補償する複数のジッタ補償装置を備えた伝送装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transmission apparatus provided with an echo canceller for removing an echo component circulating from a transmission side to a reception side, and more particularly to a plurality of digital phase locked loop circuits (DPLLs, DPLLs). same as below)
The present invention relates to a transmission apparatus including a plurality of jitter compensators for performing timing reproduction from a received signal and synchronizing with a network using the same, and compensating for a phase jump (jitter) generated in each DPLL.
【０００２】[0002]
【従来の技術】ディジタル加入者線伝送装置の１構成例
として、ハイブリッド回路を使用した２線式ディジタル
加入者線伝送装置がある。2. Description of the Related Art One example of a digital subscriber line transmission apparatus is a two-wire digital subscriber line transmission apparatus using a hybrid circuit.
【０００３】図４に、上記ディジタル加入者線伝送装置
が局側に設けられる場合の構成例を示す。送信部（Ｔ
Ｘ）４０１は、２値のディジタル送信データを伝送符号
（例えば２Ｂ１Ｑ符号）に変換し、回線４０５を駆動し
伝送符号を送信する。この場合、第１のＤＰＬＬ４０２
は、交換機の内部クロックに同期した送信クロックを発
生し、送信部４０１は、ＤＰＬＬ４０２からの送信クロ
ックに同期して送信動作を行う。FIG. 4 shows an example of a configuration in which the digital subscriber line transmission device is provided on the station side. Transmitter (T
X) 401 converts binary digital transmission data into a transmission code (for example, 2B1Q code), drives line 405, and transmits the transmission code. In this case, the first DPLL 402
Generates a transmission clock synchronized with the internal clock of the exchange, and the transmission unit 401 performs the transmission operation in synchronization with the transmission clock from the DPLL 402.
【０００４】ハイブリッド回路（ＨＹＢ）４０４は、２
線の回線（加入者線）４０５と、２線の送信線４０３及
び２線の受信線４０６との間で２線／４線変換を行う。
Ａ／Ｄ変換器（ＡＤＣ）４０７は、ハイブリッド回路４
０４を経由して回り込む自装置からの送信信号のエコー
と、相手装置から送信され回線４０５上で減衰した受信
信号（アナログ信号）とが混合された信号を、ディジタ
ル信号に変換する。The hybrid circuit (HYB) 404 has two
Two-to-four-wire conversion is performed between a line (subscriber line) 405 and two transmission lines 403 and two reception lines 406.
The A / D converter (ADC) 407 is a hybrid circuit 4
A signal obtained by mixing an echo of a transmission signal from the own device which goes around via the device 04 and a reception signal (analog signal) transmitted from the other device and attenuated on the line 405 is converted into a digital signal.
【０００５】エコーキャンセラ（ＥＣ）４１２及び減算
器４０８は、上記エコーをキャンセルする。等化器（Ｅ
ＱＬ）４０９は、相手装置から送信され回線４０５上で
減衰した受信信号を等化する。[0005] An echo canceller (EC) 412 and a subtractor 408 cancel the echo. Equalizer (E
QL) 409 equalizes a received signal transmitted from the partner apparatus and attenuated on the line 405.
【０００６】タイミング再生回路（ＴＩＭ）４１０は、
受信信号からＡ／Ｄ変換器４０７における最適なサンプ
リング位相を抽出する。第２のＤＰＬＬ４１１は、この
サンプリング位相に同期したサンプリングクロックを発
生し、Ａ／Ｄ変換器４０７に供給する。The timing recovery circuit (TIM) 410
The optimum sampling phase in the A / D converter 407 is extracted from the received signal. The second DPLL 411 generates a sampling clock synchronized with the sampling phase, and supplies it to the A / D converter 407.
【０００７】以上のような構成を有するハイブリッド回
路を使用した２線式ディジタル加入者線伝送装置では、
送信側から受信側にハイブリッド回路４０４を経由して
エコーが漏れ込み、一方、回線４０５上を伝送されてき
た受信信号はかなり減衰している。このため、エコーと
受信信号との強度比は数十デシベルにも達することがあ
る。従って、上述のような伝送装置では、エコーキャン
セラ４１２を中心とする補償回路によるエコーキャンセ
ルの処理が不可欠となる。In a two-wire digital subscriber line transmission apparatus using a hybrid circuit having the above configuration,
The echo leaks from the transmitting side to the receiving side via the hybrid circuit 404, while the received signal transmitted on the line 405 is considerably attenuated. For this reason, the intensity ratio between the echo and the received signal may reach several tens of decibels. Therefore, in the transmission apparatus as described above, it is indispensable to perform the echo cancellation processing by the compensation circuit centering on the echo canceller 412.
【０００８】ここで、受信信号に含まれるエコーのイン
パルス応答波形は、例えば図５に示されるような形状を
有する。従って、エコーキャンセラ４１２は、サンプル
リングタイミング毎に図５のＣ1 、Ｃ2 、Ｃ3、・・・
で示されるタップ係数からなるインパルス応答を有する
フィルタとして構成されればよい。そして、エコーキャ
ンセラ４１２は、各送信タイミング毎の送信シンボルａ
n を順次遅延させた信号と上記各タップ係数Ｃ1 、
Ｃ2 、Ｃ3 、・・・とをたたみ込み、その結果、エコー
レプリカ４１３を出力する。そして、減算器４０８が、
Ａ／Ｄ変換器４０７の出力からエコーレプリカ４１３を
減算することにより、各送信タイミング毎に受信側に回
り込んでくるエコーをキャンセルすることができる。Here, the impulse response waveform of the echo included in the received signal has a shape as shown in FIG. 5, for example. Therefore, the echo canceller 412 outputs C 1 , C 2 , C 3 ,.
The filter may be configured as a filter having an impulse response composed of tap coefficients represented by. Then, the echo canceller 412 generates a transmission symbol a for each transmission timing.
n and the tap coefficients C 1 ,
.. Are convolved with C 2 , C 3 ,..., And as a result, an echo replica 413 is output. Then, the subtractor 408 calculates
By subtracting the echo replica 413 from the output of the A / D converter 407, it is possible to cancel the echo wrapping around to the receiving side at each transmission timing.
【０００９】ここで、第２のＤＰＬＬ４１１は、タイミ
ング再生回路４１０で抽出されたサンプリング位相に同
期したサンプリングクロックを発生する場合に、そのク
ロックの位相制御を行う過程で同クロックの位相をジャ
ンプさせ、ジッタを発生させ得る。Here, when the second DPLL 411 generates a sampling clock synchronized with the sampling phase extracted by the timing recovery circuit 410, the second DPLL 411 jumps the phase of the clock in the process of controlling the phase of the clock. It can cause jitter.
【００１０】ここで、任意のサンプリングタイミングに
おいて、第２のＤＰＬＬ４１１がサンプリングクロック
の位相を図６のように±Δθだけジャンプさせた場合、
そのタイミング以後の任意のタイミングでは、エコーキ
ャンセラ４１２からの各タイミングにおけるタップ係数
Ｃn の値を図６のように±Ｊn だけ補正した値Ｃn '又
はＣn " によって、エコー成分をキャンセルできる。Here, when the second DPLL 411 jumps the phase of the sampling clock by ± Δθ as shown in FIG. 6 at an arbitrary sampling timing,
At an arbitrary timing after that timing, the echo component can be canceled by the value C n 'or C n "obtained by correcting the value of the tap coefficient C n at each timing from the echo canceller 412 by ± J n as shown in FIG. .
【００１１】従って、図４の第２のジッタ補償回路（Ｐ
ＨＣ）４１５が、上述のジッタ補償値Ｊn を発生し、こ
の補償値をエコーキャンセラ４１２におけるタップ係数
Ｃn に加算することにより、第２のＤＰＬＬ４１１が発
生させるジッタを補償することができる。Therefore, the second jitter compensation circuit (P
The HC) 415 generates the above-described jitter compensation value J n and adds the compensation value to the tap coefficient C n in the echo canceller 412, thereby compensating for the jitter generated by the second DPLL 411.
【００１２】一方、第１のＤＰＬＬ４０２も、送信クロ
ックの位相を制御する過程でジッタを発生し得る。しか
し、この場合には、送信クロックのクロック幅が変化
し、エコーの波形自体が例えば図７のように変化する。
このため、上述した第２のジッタ補償回路４１５が発生
するジッタ補償値Ｊn と同じ補償値では補償できない。
従って、新たな第１のジッタ補償回路（ＪＴＣ）４１４
が必要となる。On the other hand, the first DPLL 402 can also generate jitter in the process of controlling the phase of the transmission clock. However, in this case, the clock width of the transmission clock changes, and the echo waveform itself changes, for example, as shown in FIG.
Therefore, not be compensated in the same compensation value jitter compensation value J n of the second jitter compensation circuit 415 described above is generated.
Therefore, a new first jitter compensation circuit (JTC) 414
Is required.
【００１３】図８に、図４の従来のディジタル加入者線
伝送装置における第１のジッタ補償回路（ＪＴＣ）４１
４と第２のジッタ補償回路（ＰＨＣ）４１５の構成を示
す。図８に示されるように、両回路４１４と４１５のそ
れぞれにおいて、ＤＰＬＬ４０２と４１１のそれぞれに
対応するジッタ補償用タップ係数を記憶するＲＡＭ８０
１と８０４、これら各ＲＡＭからの各ジッタ補償用タッ
プ係数の組と各タイミング毎の送信シンボルａn の時系
列とをたたみ込むタップ係数たたみ込み用演算回路８０
２と８０５、並びに図４の等化器４０９から得られるジ
ッタ発生時の残留エラーεと送信シンボルａn とから各
ＲＡＭ８０１と８０４における各タップ係数の組をそれ
ぞれ更新するタップ係数更新用演算回路８０３と８０６
が必要となる。FIG. 8 shows a first jitter compensation circuit (JTC) 41 in the conventional digital subscriber line transmission apparatus of FIG.
4 and the configuration of a second jitter compensation circuit (PHC) 415. As shown in FIG. 8, in each of the circuits 414 and 415, a RAM 80 for storing a tap coefficient for jitter compensation corresponding to each of the DPLLs 402 and 411.
1 and 804, these time tap coefficients convolution operation circuit convolve the streams 80 pairs and transmitted symbol a n for each timing of each jitter compensating tap coefficients from the RAM
2 and 805, and the tap coefficient updating operation circuit 803 the equalizer from the residual error ε jitter when generating the resulting transmission symbols a n from 409 of each tap coefficient in each RAM801 and 804 set the updating each of FIGS. 4 And 806
Is required.
【００１４】ここで、コントロール部８０８（図４では
特には図示していない）は、第１のＤＰＬＬ４０２がジ
ッタを発生した場合には、ＲＡＭ８０１に対してタップ
係数の組をタップ係数たたみ込み用演算回路８０２に出
力させ、第１のジッタ補償回路４１４を動作させる。同
様に、コントロール部８０８は、第２のＤＰＬＬ４１１
がジッタを発生した場合には、ＲＡＭ８０４に対してタ
ップ係数の組をタップ係数たたみ込み用演算回路８０５
に出力させ、第２のジッタ補償回路４１５を動作させ
る。Here, when the first DPLL 402 generates jitter, the control unit 808 (not shown in FIG. 4) performs a tap coefficient convolution operation on the RAM 801 with the set of tap coefficients. The signal is output to the circuit 802, and the first jitter compensation circuit 414 is operated. Similarly, the control unit 808 controls the second DPLL 411
Generates jitter, the tap coefficient convolution operation circuit 805 stores the set of tap coefficients in the RAM 804.
And the second jitter compensation circuit 415 is operated.
【００１５】そして、第１及び第２のジッタ補償回路４
１４、４１５からの各ジッタ補償値は、加算器８０７で
加算され、ジッタ補償値８０８として出力される。ま
た、ＲＡＭ８０４内のタップ係数は、エコーキャンセラ
４１２（図４参照）内のタップ係数に加算される。The first and second jitter compensation circuits 4
Each of the jitter compensation values from 14, 415 is added by an adder 807 and output as a jitter compensation value 808. Further, the tap coefficient in the RAM 804 is added to the tap coefficient in the echo canceller 412 (see FIG. 4).
【００１６】[0016]
【発明が解決しようとする課題】以上、図４及び図８の
構成からわかるように、ディジタル加入者線伝送装置内
にタイミング制御用のＤＰＬＬが複数設けられる場合、
従来は各ＤＰＬＬに対応してジッタ補償回路を設けなけ
ればならない。As can be seen from the configurations shown in FIGS. 4 and 8, when a plurality of DPLLs for timing control are provided in a digital subscriber line transmission apparatus,
Conventionally, a jitter compensation circuit must be provided corresponding to each DPLL.
【００１７】ここで、例えば図８の各ジッタ補償回路４
１４、４１５において、タップ係数たたみ込み用演算回
路８０２、８０５、並びにタップ係数更新用演算回路８
０３、８０６などは、遅延回路と乗算回路が複数個組み
合わせられた規模の大きな回路構成を有する。Here, for example, each jitter compensation circuit 4 shown in FIG.
14 and 415, tap coefficient convolution operation circuits 802 and 805 and tap coefficient update operation circuit 8
03 and 806 have a large-scale circuit configuration in which a plurality of delay circuits and multiplication circuits are combined.
【００１８】従って、これらの部分について重複した回
路構成が必要となると、ディジタル加入者線伝送装置全
体の回路規模が大幅に増大してしまうという問題点を有
している。Therefore, if a redundant circuit configuration is required for these parts, there is a problem that the circuit scale of the entire digital subscriber line transmission apparatus is greatly increased.
【００１９】本発明は、複数のＤＰＬＬが設けられる伝
送装置におけるジッタ補償装置の回路規模の削減を目的
とする。An object of the present invention is to reduce the circuit scale of a jitter compensation device in a transmission device provided with a plurality of DPLLs.
【００２０】[0020]
【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、回線１１１に対する送信信号１
０１と受信信号１０２を混合、分離する信号変換装置１
０３と、そこで分離された信号をＡ／Ｄ変換するＡ／Ｄ
変換装置１０４と、その出力信号から例えば減算器１１
２によってエコーを除去するためのエコーレプリカ１０
６を発生するエコーキャンセラ１０５と、送信信号１０
１又は受信信号１０２のタイミング制御を行うための複
数のディジタル・フェーズ・ロックド・ループ回路（Ｄ
ＰＬＬ）１０７を備えた伝送装置を前提とする。ここ
で、複数のディジタル・フェーズ・ロックド・ループ回
路１０７は、例えば図１に示されるように、送信部１１
３に供給される送信信号用の送信クロックのタイミング
制御を行うための第１のディジタル・フェーズ・ロック
ド・ループ回路と、受信信号から抽出されＡ／Ｄ変換装
置１０４を動作させるサンプリングクロックのタイミン
グ制御を行うための第２のディジタル・フェーズ・ロッ
クド・ループ回路などである。FIG. 1 is a block diagram of the present invention. The present invention relates to the transmission signal 1 for the line 111.
Signal converter 1 for mixing and separating received signal 102 and received signal 102
03 and A / D for A / D converting the separated signal therefrom
The conversion device 104 and the output signal thereof, for example, a subtractor 11
Echo replica 10 for removing echo by 2
And a transmission signal 10
1 or a plurality of digital phase locked loop circuits (D
It is assumed that the transmission apparatus includes a PLL (PLL) 107. Here, the plurality of digital phase locked loop circuits 107 include, for example, as shown in FIG.
A first digital phase locked loop circuit for controlling the timing of the transmission clock for the transmission signal supplied to the transmission signal generator 3, and the timing control of the sampling clock extracted from the reception signal and operating the A / D converter 104 And a second digital phase locked loop circuit for performing the following.
【００２１】そして、複数のディジタル・フェーズ・ロ
ックド・ループ回路１０７のうちの任意の１つがそのタ
イミング制御過程においてジッタを発生させている場合
に、それによるジッタの影響が受信信号上においてなく
なるまで、他のディジタル・フェーズ・ロックド・ルー
プ回路におけるジッタの発生を禁止する制御手段１０８
を有する。また、同手段は、例えば複数のディジタル・
フェーズ・ロックド・ループ回路のそれぞれに対して、
ジッタの発生を禁止しないタイミングを交互に割り当て
るように制御を行うこともできる。If any one of the plurality of digital phase locked loop circuits 107 generates jitter in the timing control process, the effect of the jitter on the received signal is eliminated until the effect is reduced. Control means 108 for inhibiting the generation of jitter in another digital phase locked loop circuit
Having. In addition, the means may be, for example, a plurality of digital
For each of the phase locked loop circuits,
Control may be performed such that timings at which generation of jitter is not prohibited are alternately assigned.
【００２２】次に、複数のディジタル・フェーズ・ロッ
クド・ループ回路１０７のそれぞれが発生させるジッタ
を補償するための各タップ係数の組を記憶する記憶手段
１０９を有する。Next, there is provided storage means 109 for storing sets of tap coefficients for compensating jitter generated by each of the plurality of digital phase locked loop circuits 107.
【００２３】更に、複数のディジタル・フェーズ・ロッ
クド・ループ回路１０７に対して共用され、制御手段１
０８の制御下で現在発生しているジッタに対応する記憶
手段１０９に記憶されているタップ係数の組に基づい
て、現在発生しているジッタの補償を行うジッタ補償手
段１１０を有する。ここで、このジッタ補償の動作は、
送信シンボルとジッタ補償用タップ係数の組とでたたみ
込み演算を行ってジッタ補償値を求める処理のほかに、
記憶手段１０９に記憶されている当該タップ係数の組を
更新する演算処理なども含む。なお、例えば得られたジ
ッタ補償値は、エコーキャンセラ１０５内のエコーレプ
リカに加算される。Further, the control means 1 is shared by a plurality of digital phase locked loop circuits 107 and
A jitter compensating means 110 for compensating the currently occurring jitter based on a set of tap coefficients stored in the storage means 109 corresponding to the currently occurring jitter under the control of 08. Here, the operation of the jitter compensation is as follows.
In addition to performing a convolution operation on the transmission symbol and a set of tap coefficients for jitter compensation to obtain a jitter compensation value,
It also includes arithmetic processing for updating the set of tap coefficients stored in the storage unit 109, and the like. For example, the obtained jitter compensation value is added to the echo replica in the echo canceller 105.
【００２４】[0024]
【作用】本発明では、制御手段１０８が、複数のディジ
タル・フェーズ・ロックド・ループ回路１０７のうち同
時に２つ以上の回路が同じタイミングではジッタを発生
しないように排他制御を行い、それぞれのジッタの影響
が無くなってから次の回路にジッタを発生させる。これ
により、少なくとも１つのジッタ補償手段１１０を、複
数のディジタル・フェーズ・ロックド・ループ回路１０
７のために共用することができる。これにより、ジッタ
補償回路の回路規模を削減することができる。According to the present invention, the control means performs exclusive control so that two or more of the plurality of digital phase locked loop circuits 107 do not generate jitter at the same timing at the same time. After the influence is eliminated, jitter is generated in the next circuit. As a result, at least one jitter compensating means 110 is connected to the plurality of digital phase locked loop circuits 10.
7 can be shared. Thereby, the circuit scale of the jitter compensation circuit can be reduced.
【００２５】この場合、ジッタの影響が残るのは数サイ
クルから、長くても数十サイクルであるから、他の回路
にジッタの発生をその程度待たせても問題はない。ま
た、記憶手段１０９には、複数のディジタル・フェーズ
・ロックド・ループ回路１０７のそれぞれが発生させる
ジッタを補償するための各タップ係数の組が記憶される
が、この部分の回路規模は、ジッタ補償手段１１０の部
分の回路規模を重複した構成とするのに比較して非常に
小さい回路規模で済む。In this case, since the influence of the jitter remains for several cycles to several tens of cycles at the longest, there is no problem even if other circuits wait for the generation of the jitter to that extent. The storage unit 109 stores a set of tap coefficients for compensating for the jitter generated by each of the plurality of digital phase locked loop circuits 107. An extremely small circuit size is required as compared with a configuration in which the circuit size of the means 110 is duplicated.
【００２６】[0026]
【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。図２は、本発明によるディジタル
加入者線伝送装置の実施例の全体構成図である。図２に
おいて、図４の従来例の場合と同じ番号を付した部分は
同じ機能を有する。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 2 is an overall configuration diagram of a digital subscriber line transmission apparatus according to an embodiment of the present invention. In FIG. 2, portions denoted by the same reference numerals as those of the conventional example in FIG. 4 have the same functions.
【００２７】図２の実施例が図４の従来例と異なる点
は、従来の２つのジッタ補償回路４１４、４１５を１つ
のジッタ補償回路（ＪＣ）２０１にまとめた点である。
図３に、図２のジッタ補償回路（ＪＣ）２０１の構成を
示す。図８の従来例と比較するとわかるように、タップ
係数たたみ込み用演算回路とタップ係数更新用演算回路
は、３０３と３０４の１つずつ設けるだけでよいため、
この部分で回路規模を半分に削減することができる。The embodiment of FIG. 2 differs from the conventional example of FIG. 4 in that the conventional two jitter compensation circuits 414 and 415 are combined into one jitter compensation circuit (JC) 201.
FIG. 3 shows a configuration of the jitter compensation circuit (JC) 201 of FIG. As can be seen from a comparison with the conventional example of FIG. 8, the arithmetic circuit for tap coefficient convolution and the arithmetic circuit for tap coefficient update need only be provided for each of 303 and 304.
In this part, the circuit scale can be reduced by half.
【００２８】図３において、コントロール部３０８（図
２では特には図示していない）は、第１のＤＰＬＬ４０
２がジッタを発生した場合には、セレクタ３０５と３０
６を制御することにより、ＲＡＭ３０１に記憶されてい
るＤＰＬＬ４０２に対応するタップ係数の組に対して、
タップ係数たたみ込み用演算回路３０３とタップ係数更
新用演算回路３０４を動作させる。この場合、コントロ
ール部３０８は、第１のＤＰＬＬ４０２がジッタを発生
させてから一定期間の間は、第２のＤＰＬＬ４１１に対
してジッタの発生を禁止することが特徴である。In FIG. 3, a control unit 308 (not particularly shown in FIG. 2) includes a first DPLL 40
2 generates jitter, the selectors 305 and 30
6 by controlling a set of tap coefficients corresponding to the DPLL 402 stored in the RAM 301
The arithmetic circuit for tap coefficient convolution 303 and the arithmetic circuit for tap coefficient update 304 are operated. In this case, the control unit 308 is characterized in that the generation of the jitter is prohibited in the second DPLL 411 for a certain period after the first DPLL 402 generates the jitter.
【００２９】同様に、コントロール部３０８は、第２の
ＤＰＬＬ４１１がジッタを発生した場合には、セレクタ
３０５と３０６を制御することにより、ＲＡＭ３０２に
記憶されているＤＰＬＬ４１１に対応するタップ係数の
組に対して、タップ係数たたみ込み用演算回路３０３と
タップ係数更新用演算回路３０４を動作させる。この場
合、コントロール部３０８は、第２のＤＰＬＬ４１１が
ジッタを発生させてから一定期間の間は、第１のＤＰＬ
Ｌ４０２に対してジッタの発生を禁止する。Similarly, when the second DPLL 411 generates jitter, the control unit 308 controls the selectors 305 and 306 to control the set of tap coefficients corresponding to the DPLL 411 stored in the RAM 302. The tap coefficient convolution operation circuit 303 and the tap coefficient update operation circuit 304 are operated. In this case, the control unit 308 controls the first DPLL for a certain period after the second DPLL 411 generates jitter.
The generation of jitter is prohibited for L402.
【００３０】以上のように、図３のジッタ補償回路２０
１の構成では、コントロール部３０８が、ＤＰＬＬ４０
２とＤＰＬＬ４１１が同じタイミングではジッタを発生
しないように制御する。これにより、１つのジッタ補償
回路２０１を、２つのＤＰＬＬ４０２と４１１のために
共用することができる。As described above, the jitter compensation circuit 20 shown in FIG.
In the first configuration, the control unit 308
2 and the DPLL 411 are controlled so as not to generate jitter at the same timing. Thus, one jitter compensation circuit 201 can be shared by the two DPLLs 402 and 411.
【００３１】上述した実施例では、コントロール部３０
８は、一方のＤＰＬＬがジッタを発生させたら他方のＤ
ＰＬＬに対して一定期間ジッタの発生を禁止するように
排他制御を行っている。これに対して、２つのＤＰＬＬ
４０２と４１１のそれぞれがジッタを発生できるタイミ
ングを予め交互に割り当ててしまうこともできる。この
場合には、コントロール部３０８は図３のセレクタ３０
５と３０６を一定間隔で切り替えればよいため、コント
ロール部３０８の回路構成を単純化することができる。In the above embodiment, the control unit 30
8 means that if one DPLL causes jitter, the other
Exclusive control is performed on the PLL to prohibit the occurrence of jitter for a certain period. In contrast, two DPLLs
The timing at which each of 402 and 411 can generate jitter can be alternately assigned in advance. In this case, the control unit 308 controls the selector 30 of FIG.
5 and 306 may be switched at regular intervals, so that the circuit configuration of the control unit 308 can be simplified.
【００３２】また、ジッタ補償用タップ係数を記憶する
ＲＡＭは、必ずしも図３の３０１と３０２のように分割
する必要はなく、各タップ係数の組を１つのＲＡＭの異
なるアドレス領域に記憶させ、コントロール部３０８が
各領域を選択するように制御してもよい。この場合に
は、セレクタ３０５、３０６は必要なくなり、ジッタ補
償回路２０１の回路規模を更に削減することができる。Further, the RAM for storing the tap coefficients for jitter compensation does not necessarily need to be divided as shown in 301 and 302 in FIG. 3, and each set of tap coefficients is stored in a different address area of one RAM, and the control is performed. The unit 308 may perform control so as to select each area. In this case, the selectors 305 and 306 become unnecessary, and the circuit scale of the jitter compensation circuit 201 can be further reduced.
【００３３】[0033]
【発明の効果】本発明によれば、ジッタ補償手段を、複
数のディジタル・フェーズ・ロックド・ループ回路のた
めに共用することができるため、ジッタ補償回路の回路
規模を削減でき、ひいては伝送装置全体の回路規模の縮
小化が可能となる。According to the present invention, since the jitter compensating means can be shared for a plurality of digital phase locked loop circuits, the circuit scale of the jitter compensating circuit can be reduced, and the entire transmission apparatus can be reduced. Circuit size can be reduced.
【図１】本発明のブロック図である。FIG. 1 is a block diagram of the present invention.
【図２】本発明によるディジタル加入者線伝送装置の実
施例の全体構成図である。FIG. 2 is an overall configuration diagram of an embodiment of a digital subscriber line transmission apparatus according to the present invention.
【図３】本発明によるジッタ補償回路の実施例の構成図
である。FIG. 3 is a configuration diagram of an embodiment of a jitter compensation circuit according to the present invention.
【図４】従来のディジタル加入者線伝送装置の全体構成
図である。FIG. 4 is an overall configuration diagram of a conventional digital subscriber line transmission device.
【図５】エコーのインパルス応答とエコーキャンセラの
タップ係数との関係を示した図である。FIG. 5 is a diagram showing a relationship between an impulse response of an echo and a tap coefficient of an echo canceller.
【図６】サンプリング位相の変化に基づくタップ係数の
変化を説明するための図である。FIG. 6 is a diagram for explaining a change in a tap coefficient based on a change in a sampling phase.
【図７】送信パルス幅の変化に基づくエコーキャンセラ
のタップ係数の変化を説明するための図である。FIG. 7 is a diagram for explaining a change in a tap coefficient of the echo canceller based on a change in a transmission pulse width.
【図８】従来のジッタ補償回路の構成図である。FIG. 8 is a configuration diagram of a conventional jitter compensation circuit.
１０１ 送信信号 １０２ 受信信号 １０３ 信号変換装置 １０４ Ａ／Ｄ変換装置 １０５ エコーキャンセラ １０６ エコーレプリカ １０７ ディジタル・フェーズ・ロックド・ループ
回路（ＤＰＬＬ） １０８ 制御手段 １０９ 記憶手段 １１０ ジッタ補償手段 １１１ 回線 １１２ 減算器 １１３ 送信部REFERENCE SIGNS LIST 101 transmission signal 102 reception signal 103 signal conversion device 104 A / D conversion device 105 echo canceller 106 echo replica 107 digital phase locked loop circuit (DPLL) 108 control means 109 storage means 110 jitter compensation means 111 line 112 subtractor 113 Transmitter
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 3/20 - 3/23 H04L 7/033 H03L 7/06 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int. Cl. 7 , DB name) H04B 3/20-3/23 H04L 7/033 H03L 7/06
Claims (3)
号変換装置と、該信号変換装置で分離された信号をＡ／
Ｄ変換するＡ／Ｄ変換装置と、その出力信号からエコー
を除去するためのエコーレプリカを発生するエコーキャ
ンセラと、前記送信信号又は受信信号のタイミング制御
を行うための複数のディジタル・フェーズ・ロックド・
ループ回路を備えた伝送装置において、 前記複数のディジタル・フェーズ・ロックド・ループ回
路のうちの任意の１つがそのたタイミング制御過程にお
いてジッタを発生させている場合に、該ディジタル・フ
ェーズ・ロックド・ループ回路によるジッタの影響が受
信信号上においてなくなるまで、他のディジタル・フェ
ーズ・ロックド・ループ回路におけるジッタの発生を禁
止する制御手段と、 前記複数のディジタル・フェーズ・ロックド・ループ回
路のそれぞれが発生させるジッタを補償するための各タ
ップ係数の組を記憶する記憶手段と、 前記複数のディジタル・フェーズ・ロックド・ループ回
路に対して共用され、前記制御手段の制御下で現在発生
しているジッタに対応する前記記憶手段に記憶されてい
るタップ係数の組に基づいて、現在発生しているジッタ
の補償を行うジッタ補償手段と、 を有することを特徴とするジッタ補償装置。1. A mixed reception signal and the transmission signal, a signal conversion equipment for separating the signal separated by the signal converter A /
And A / D conversion equipment to D conversion, and Ekokya <br/> synth La for generating Ekorepuri mosquitoes for removing echo from the output signal, the transmission signal Gomata is for performing timing control of the receiving signal Multiple digital phase locked
In the transmission device provided with a loop circuits, said plurality of digital phase locked loop times
If any one of the paths introduces jitter in the other timing control process, the other digital phase locked loops will not affect the received signal until the effects of the jitter by the digital phase locked loop circuit are eliminated. a control means to prohibit the generation of jitter in locked loop circuit, said plurality of digital phase locked loop times
A storage means to store a set of tap coefficients for compensating for jitter each road is generating, the plurality of digital phase locked loop times
Are shared for the road, on the basis of the set of tap coefficients stored in said storage means to correspond to a jitter that is currently generated under the control of the control hand stage, the compensation of the jitter currently occurring jitter compensation device, characterized in that it comprises a jitter compensating hand stage of performing, the.
号変換装置と、該信号変換装置で分離された信号をＡ／
Ｄ変換するＡ／Ｄ変換装置と、その出力信号からエコー
を除去するためのエコーレプリカを発生するエコーキャ
ンセラと、前記送信信号用の送信クロックのタイミング
制御を行うための第１のディジタル・フェーズ・ロック
ド・ループ回路と、前記受信信号から抽出され前記Ａ／
Ｄ変換装置を動作させるサンプリングクロックのタイミ
ング制御を行うための第２のディジタル・フェーズ・ロ
ックド・ループ回路を備えた伝送装置において、 前記ディジタル・フェーズ・ロックド・ループ回路のう
ちの一方がそのたタイミング制御過程においてジッタを
発生させている場合に、該ディジタル・フェーズ・ロッ
クド・ループ回路によるジッタの影響が受信信号上にお
いてなくなるまで、他方のディジタル・フェーズ・ロッ
クド・ループ回路におけるジッタの発生を禁止する制御
手段と、前記２つのディジタル・フェーズ・ロックド・
ループ回路のそれぞれが発生させるジッタを補償するた
めの２組のタップ係数の組を記憶する記憶手段と、 前記２つのディジタル・フェーズ・ロックド・ループ回
路に対して共用され、前記制御手段の制御下で現在発生
しているジッタに対応する前記記憶手段に記憶されてい
るタップ係数の組に基づいて、現在発生しているジッタ
の補償を行う１組のジッタ補償手段と、 を有することを特徴とするジッタ補償装置。2. A signal conversion device for mixing and separating a transmission signal and a reception signal, and an A / A converter for separating the signal separated by the signal conversion device.
An A / D converter for D-conversion, an echo canceller for generating an echo replica for removing an echo from an output signal thereof, and a first digital phase converter for performing timing control of a transmission clock for the transmission signal. A locked loop circuit, and the A /
In a transmission apparatus provided with a second digital phase locked loop circuit for performing timing control of a sampling clock for operating a D conversion apparatus, one of the digital phase locked loop circuits has a different timing. When jitter is generated in the control process, the generation of jitter in the other digital phase locked loop circuit is prohibited until the influence of the jitter by the digital phase locked loop circuit is eliminated on the received signal. Control means; and said two digital phase locked
Storage means for storing two sets of tap coefficients for compensating for jitter generated by each of the loop circuits; shared by the two digital phase locked loop circuits under the control of the control means; And a set of jitter compensation means for compensating the currently occurring jitter based on a set of tap coefficients stored in the storage means corresponding to the currently occurring jitter in Jitter compensator.
・フェーズ・ロックド・ループ回路のそれぞれに対し
て、ジッタの発生を禁止しないタイミングを交互に割り
当てる、ことを特徴とする請求項１又は２に記載のジッ
タ補償装置。3. The control means alternately assigns a timing at which generation of jitter is not prohibited to each of the plurality of digital phase locked loop circuits.
Shed, jitter compensator according to claim 1 or 2, characterized in that.
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|---|---|---|---|
| JP21957891A JP3178864B2 (en) | 1991-08-30 | 1991-08-30 | Jitter compensation device |
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|---|---|---|---|
| JP21957891A JP3178864B2 (en) | 1991-08-30 | 1991-08-30 | Jitter compensation device |
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|---|---|---|---|---|
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1991
- 1991-08-30 JP JP21957891A patent/JP3178864B2/en not_active Expired - Fee Related
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| JPH0563610A (en) | 1993-03-12 |
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