JPH0563608A - ジツタ補償装置のトレーニング方式 - Google Patents
ジツタ補償装置のトレーニング方式Info
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- JPH0563608A JPH0563608A JP21957791A JP21957791A JPH0563608A JP H0563608 A JPH0563608 A JP H0563608A JP 21957791 A JP21957791 A JP 21957791A JP 21957791 A JP21957791 A JP 21957791A JP H0563608 A JPH0563608 A JP H0563608A
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- jitter compensation
- dpll
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Abstract
(57)【要約】
【目的】 本発明は、ディジタル加入者線伝送装置など
で、受信信号のサンプリング位相制御用のＤＰＬＬで発
生するジッタがエコーキャンセラに及ぼす影響を補償す
るジッタ補償装置を備えた伝送装置に関し、ジッタ補償
装置におけるジッタ補償値の最適値への収束時間の短縮
化を可能とすることを目的とする。 【構成】 ダミージッタ発生制御手段１０９は、例えば
一定時間間隔で、ＤＰＬＬ１０７に、例えばジッタ方向
が前後に交互に変化するダミーのジッタを強制的に発生
させる。この動作に基づき、ジッタ補償装置１０８で
は、例えば上記一定時間毎に、同装置内の各ジッタ補償
値を更新する。従って、伝送装置の運用開始後、ＤＰＬ
Ｌ１０７において真のジッタが発生するまでに、ジッタ
補償装置１０８における各ジッタ補償値を最適値に速や
かに収束させることができる。
で、受信信号のサンプリング位相制御用のＤＰＬＬで発
生するジッタがエコーキャンセラに及ぼす影響を補償す
るジッタ補償装置を備えた伝送装置に関し、ジッタ補償
装置におけるジッタ補償値の最適値への収束時間の短縮
化を可能とすることを目的とする。 【構成】 ダミージッタ発生制御手段１０９は、例えば
一定時間間隔で、ＤＰＬＬ１０７に、例えばジッタ方向
が前後に交互に変化するダミーのジッタを強制的に発生
させる。この動作に基づき、ジッタ補償装置１０８で
は、例えば上記一定時間毎に、同装置内の各ジッタ補償
値を更新する。従って、伝送装置の運用開始後、ＤＰＬ
Ｌ１０７において真のジッタが発生するまでに、ジッタ
補償装置１０８における各ジッタ補償値を最適値に速や
かに収束させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、送信側から受信側に回
り込むエコー成分を除去するエコーキャンセラを備えた
伝送装置に係り、更に詳しくは、ディジタル・フェーズ
・ロックド・ループ回路（ＤＰＬＬ、以下同じ）を用い
て受信信号からのタイミング再生を行い、そのＤＰＬＬ
で発生する位相ジャンプ（ジッタ）がエコーキャンセラ
に及ぼす影響を補償するジッタ補償装置を備えた伝送装
置に関する。
り込むエコー成分を除去するエコーキャンセラを備えた
伝送装置に係り、更に詳しくは、ディジタル・フェーズ
・ロックド・ループ回路（ＤＰＬＬ、以下同じ）を用い
て受信信号からのタイミング再生を行い、そのＤＰＬＬ
で発生する位相ジャンプ（ジッタ）がエコーキャンセラ
に及ぼす影響を補償するジッタ補償装置を備えた伝送装
置に関する。
【０００２】
【従来の技術】ディジタル加入者線伝送装置の１構成例
として、ハイブリッド回路を使用した２線式ディジタル
加入者線伝送装置がある。
として、ハイブリッド回路を使用した２線式ディジタル
加入者線伝送装置がある。
【０００３】図３に、上記ディジタル加入者線伝送装置
が局側に設けられる場合の構成例を示す。送信部（Ｔ
Ｘ）３０１は、２値のディジタル送信データを伝送符号
（例えば２Ｂ１Ｑ符号）に変換し、線路３０４を駆動し
伝送符号を送信する。この場合、送信部３０１は、局内
の特には図示しない局部発振器からの送信クロックに同
期して送信動作を行う。
が局側に設けられる場合の構成例を示す。送信部（Ｔ
Ｘ）３０１は、２値のディジタル送信データを伝送符号
（例えば２Ｂ１Ｑ符号）に変換し、線路３０４を駆動し
伝送符号を送信する。この場合、送信部３０１は、局内
の特には図示しない局部発振器からの送信クロックに同
期して送信動作を行う。
【０００４】ハイブリッド回路（ＨＹＢ）３０３は、２
線の線路（加入者線）３０４と、２線の送信線３０２及
び２線の受信線３０５との間で２線／４線変換を行う。
Ａ／Ｄ変換器（ＡＤＣ）３０６は、ハイブリッド回路３
０３を経由して回り込む自装置からの送信信号のエコー
と、相手装置から送信され線路３０４上で減衰した受信
信号（アナログ信号）とが混合された信号を、ディジタ
ル信号に変換する。
線の線路（加入者線）３０４と、２線の送信線３０２及
び２線の受信線３０５との間で２線／４線変換を行う。
Ａ／Ｄ変換器（ＡＤＣ）３０６は、ハイブリッド回路３
０３を経由して回り込む自装置からの送信信号のエコー
と、相手装置から送信され線路３０４上で減衰した受信
信号（アナログ信号）とが混合された信号を、ディジタ
ル信号に変換する。
【０００５】エコーキャンセラ（ＥＣ）３０８及び減算
器３０７は、上記エコーをキャンセルする。等化器（Ｅ
ＱＬ）３１０は、相手装置から送信され線路３０４上で
減衰した受信信号を等化する。
器３０７は、上記エコーをキャンセルする。等化器（Ｅ
ＱＬ）３１０は、相手装置から送信され線路３０４上で
減衰した受信信号を等化する。
【０００６】タイミング再生回路（ＴＩＭ）３１１は、
受信信号からＡ／Ｄ変換器３０６における最適なサンプ
リング位相を抽出する。ＤＰＬＬ３１２は、このサンプ
リング位相に同期したサンプリングクロックを発生し、
Ａ／Ｄ変換器３０６に供給する。
受信信号からＡ／Ｄ変換器３０６における最適なサンプ
リング位相を抽出する。ＤＰＬＬ３１２は、このサンプ
リング位相に同期したサンプリングクロックを発生し、
Ａ／Ｄ変換器３０６に供給する。
【０００７】ジッタ補償回路（ＪＴＣ）３０９は、ＤＰ
ＬＬ３１２がサンプリングクロックにおいて位相のジャ
ンプ、即ちジッタを発生させた場合に、エコーキャンセ
ラ３０８に対してジッタの発生に対応する補償を行う。
ＬＬ３１２がサンプリングクロックにおいて位相のジャ
ンプ、即ちジッタを発生させた場合に、エコーキャンセ
ラ３０８に対してジッタの発生に対応する補償を行う。
【０００８】以上のような構成を有するハイブリッド回
路を使用した２線式ディジタル加入者線伝送装置では、
送信側から受信側にハイブリッド回路３０３を経由して
エコーが漏れ込み、一方、線路３０４上を伝送されてき
た受信信号はかなり減衰している。このため、エコーと
受信信号との強度比は数十デシベルにも達することがあ
る。従って、上述のような伝送装置では、エコーキャン
セラ３０８及びジッタ補償回路３０９によるエコーキャ
ンセルの処理が不可欠となる。
路を使用した２線式ディジタル加入者線伝送装置では、
送信側から受信側にハイブリッド回路３０３を経由して
エコーが漏れ込み、一方、線路３０４上を伝送されてき
た受信信号はかなり減衰している。このため、エコーと
受信信号との強度比は数十デシベルにも達することがあ
る。従って、上述のような伝送装置では、エコーキャン
セラ３０８及びジッタ補償回路３０９によるエコーキャ
ンセルの処理が不可欠となる。
【０００９】ここで、受信信号に含まれるエコーのイン
パルス応答波形は、例えば図４に示されるような形状を
有する。従って、エコーキャンセラ３０８は、サンプル
リングタイミング毎に図４のＣ1 、Ｃ2 、Ｃ3、・・・
で示されるタップ係数からなるインパルス応答を有する
ようなフィルタとして構成されればよい。そして、エコ
ーキャンセラ３０８は、各送信タイミング毎の送信シン
ボルａj を順次遅延させた信号と上記各タップ係数
Ｃ1 、Ｃ2 、Ｃ3 、・・・とをたたみ込み、その結果、
エコーレプリカＥＲj を出力する。そして、減算器３０
７が、Ａ／Ｄ変換器３０６の出力からエコーレプリカＥ
Ｒj を減算することにより、各送信タイミング毎に受信
側に回り込んでくるエコーをキャンセルすることができ
る。
パルス応答波形は、例えば図４に示されるような形状を
有する。従って、エコーキャンセラ３０８は、サンプル
リングタイミング毎に図４のＣ1 、Ｃ2 、Ｃ3、・・・
で示されるタップ係数からなるインパルス応答を有する
ようなフィルタとして構成されればよい。そして、エコ
ーキャンセラ３０８は、各送信タイミング毎の送信シン
ボルａj を順次遅延させた信号と上記各タップ係数
Ｃ1 、Ｃ2 、Ｃ3 、・・・とをたたみ込み、その結果、
エコーレプリカＥＲj を出力する。そして、減算器３０
７が、Ａ／Ｄ変換器３０６の出力からエコーレプリカＥ
Ｒj を減算することにより、各送信タイミング毎に受信
側に回り込んでくるエコーをキャンセルすることができ
る。
【００１０】ここで、ＤＰＬＬ３１２は、タイミング再
生回路３１１で抽出されたサンプリング位相に同期した
サンプリングクロックを発生する場合に、そのクロック
の位相制御を行う過程で同クロックの位相をジャンプさ
せジッタを発生させ得る。
生回路３１１で抽出されたサンプリング位相に同期した
サンプリングクロックを発生する場合に、そのクロック
の位相制御を行う過程で同クロックの位相をジャンプさ
せジッタを発生させ得る。
【００１１】ここで、任意のサンプリングタイミングに
おいて、ＤＰＬＬ３１２がサンプリングクロックの位相
を図５のように±Δθだけジャンプさせた場合、そのタ
イミング以後の任意のタイミングにおいては、エコーキ
ャンセラ３０８からの各タイミングにおけるタップ係数
Ｃn の値を図５のように±Ｊn だけ補正した値Ｃn '又
はＣn " によって、エコー成分をキャンセルできる。
おいて、ＤＰＬＬ３１２がサンプリングクロックの位相
を図５のように±Δθだけジャンプさせた場合、そのタ
イミング以後の任意のタイミングにおいては、エコーキ
ャンセラ３０８からの各タイミングにおけるタップ係数
Ｃn の値を図５のように±Ｊn だけ補正した値Ｃn '又
はＣn " によって、エコー成分をキャンセルできる。
【００１２】従って、図３のジッタ補償回路３０９が、
上述のジッタ補償値±Ｊn を発生して、この補償値をエ
コーキャンセラ３０８における各タップ係数Ｃn に加算
することにより、ＤＰＬＬ３１２が発生させるジッタを
補償することができる。
上述のジッタ補償値±Ｊn を発生して、この補償値をエ
コーキャンセラ３０８における各タップ係数Ｃn に加算
することにより、ＤＰＬＬ３１２が発生させるジッタを
補償することができる。
【００１３】図６は、エコーキャンセラ（ＥＣ）３０８
とジッタ補償回路（ＪＴＣ）３０９の構成図である。図
６で、ＥＲj は任意の時刻ｊにおいて生成されるエコー
レプリカ、ａj は時刻ｊにおける送信シンボル、Ｃ0 〜
ＣN はエコーキャンセラ３０８におけるタップ係数、ε
j は、ＤＰＬＬ３１２（図３）においてジッタが発生し
ていない通常の場合に、時刻ｊにおいて等化器３１０
（図３）から得られる入力エコーとエコーレプリカＥＲ
j との誤差信号、εj ′は、ＤＰＬＬ３１２においてジ
ッタが発生している場合における誤差信号である。
とジッタ補償回路（ＪＴＣ）３０９の構成図である。図
６で、ＥＲj は任意の時刻ｊにおいて生成されるエコー
レプリカ、ａj は時刻ｊにおける送信シンボル、Ｃ0 〜
ＣN はエコーキャンセラ３０８におけるタップ係数、ε
j は、ＤＰＬＬ３１２（図３）においてジッタが発生し
ていない通常の場合に、時刻ｊにおいて等化器３１０
（図３）から得られる入力エコーとエコーレプリカＥＲ
j との誤差信号、εj ′は、ＤＰＬＬ３１２においてジ
ッタが発生している場合における誤差信号である。
【００１４】まず、エコーレプリカＥＲj は、信号を１
サンプリングタイミングＴだけ遅延させる各遅延回路６
０１からの送信シンボルａj-Nと各メモリ６０４からの
各タップ係数Ｃ0 〜ＣN とが各乗算器６０２でそれぞれ
乗算され、これら各乗算結果が加算器６０３で加算され
ることにより、次式で示されるように演算される。な
お、“＊”は、乗算を表わす。
サンプリングタイミングＴだけ遅延させる各遅延回路６
０１からの送信シンボルａj-Nと各メモリ６０４からの
各タップ係数Ｃ0 〜ＣN とが各乗算器６０２でそれぞれ
乗算され、これら各乗算結果が加算器６０３で加算され
ることにより、次式で示されるように演算される。な
お、“＊”は、乗算を表わす。
【００１５】
【数１】 ここで、ＤＰＬＬ３１２（図３）においてジッタが発生
していない場合には、各メモリ６０４に記憶された各タ
ップ係数Ｃ0 〜ＣN は、次式で示されるアルゴリズムに
従って更新される。
していない場合には、各メモリ６０４に記憶された各タ
ップ係数Ｃ0 〜ＣN は、次式で示されるアルゴリズムに
従って更新される。
【００１６】
【数２】 即ち、各乗算器６０５において定数αと各遅延回路６０
１からの送信シンボルａj-N と誤差信号εj とが乗算さ
れ、各乗算結果は各セレクタ６０６を介して各加算器６
０７に入力する。各加算器６０７は、上記各乗算結果を
各メモリ６０４に記憶されている各タップ係数Ｃ0 〜Ｃ
Nに加算する。そして、各加算結果として得られる新た
なタップ係数Ｃ0〜ＣN によって、各メモリ６０４の内
容が更新される。このようにして、誤差信号εj が減少
するように、各メモリ６０４に記憶された各タップ係数
Ｃ0 〜ＣN が更新される。
１からの送信シンボルａj-N と誤差信号εj とが乗算さ
れ、各乗算結果は各セレクタ６０６を介して各加算器６
０７に入力する。各加算器６０７は、上記各乗算結果を
各メモリ６０４に記憶されている各タップ係数Ｃ0 〜Ｃ
Nに加算する。そして、各加算結果として得られる新た
なタップ係数Ｃ0〜ＣN によって、各メモリ６０４の内
容が更新される。このようにして、誤差信号εj が減少
するように、各メモリ６０４に記憶された各タップ係数
Ｃ0 〜ＣN が更新される。
【００１７】一方、ＤＰＬＬ３１２（図３）においてジ
ッタが発生した場合には、各メモリ６０４に記憶された
各タップ係数Ｃ0 〜ＣN は、次式で示されるアルゴリズ
ムに従って更新される。
ッタが発生した場合には、各メモリ６０４に記憶された
各タップ係数Ｃ0 〜ＣN は、次式で示されるアルゴリズ
ムに従って更新される。
【００１８】
【数３】 即ち、各乗算器６０９において各メモリ６０８に記憶さ
れたジッタ補償値Ｊ0 〜ＪN にＤＰＬＬ３１２からのジ
ッタ方向データＤが乗算され、各乗算結果は各セレクタ
６０６を介して各加算器６０７に入力する。ここで、ジ
ッタ方向データＤは、ＤＰＬＬ３１２がＡ／Ｄ変換器３
０６に出力するサンプリングクロックの位相を前後のど
ちらにジャンプさせたかを示すデータであり（図５参
照）、＋１又は−１の値を有する。各加算器６０７は、
上記ジッタの方向が付加された各ジッタ補償値を各メモ
リ６０４に記憶されている各タップ係数Ｃ0 〜ＣN に加
算する。そして、各加算結果として得られる新たなタッ
プ係数Ｃ0 〜ＣN により、各メモリ６０４の内容が更新
される。このようにして、ジッタの方向が付加された各
ジッタ補償値によって、各メモリ６０４に記憶された各
タップ係数Ｃ0 〜ＣNが更新される。
れたジッタ補償値Ｊ0 〜ＪN にＤＰＬＬ３１２からのジ
ッタ方向データＤが乗算され、各乗算結果は各セレクタ
６０６を介して各加算器６０７に入力する。ここで、ジ
ッタ方向データＤは、ＤＰＬＬ３１２がＡ／Ｄ変換器３
０６に出力するサンプリングクロックの位相を前後のど
ちらにジャンプさせたかを示すデータであり（図５参
照）、＋１又は−１の値を有する。各加算器６０７は、
上記ジッタの方向が付加された各ジッタ補償値を各メモ
リ６０４に記憶されている各タップ係数Ｃ0 〜ＣN に加
算する。そして、各加算結果として得られる新たなタッ
プ係数Ｃ0 〜ＣN により、各メモリ６０４の内容が更新
される。このようにして、ジッタの方向が付加された各
ジッタ補償値によって、各メモリ６０４に記憶された各
タップ係数Ｃ0 〜ＣNが更新される。
【００１９】ここで、ＤＰＬＬ３１２（図３）において
ジッタが発生した場合には、上述のジッタ補償動作と共
に、各メモリ６０８に記憶された各ジッタ補償値Ｊ0 〜
ＪN が、次式で示されるアルゴリズムに従って更新され
る。
ジッタが発生した場合には、上述のジッタ補償動作と共
に、各メモリ６０８に記憶された各ジッタ補償値Ｊ0 〜
ＪN が、次式で示されるアルゴリズムに従って更新され
る。
【００２０】
【数４】 即ち、各乗算器６１０において定数βと各遅延回路６０
１からの送信シンボルａj-N とＤＰＬＬ３１２からのジ
ッタ方向データＤと誤差信号εj ′とが乗算され、各乗
算結果は各加算器６０７において各メモリ６０８に記憶
されている各ジッタ補償値Ｊ0 〜ＪN に加算する。そし
て、各加算結果として得られる新たなジッタ補償値Ｊ0
〜ＪN によって、各メモリ６０８の内容が更新される。
このようにして、誤差信号εj ′が減少するように、各
メモリ６０８に記憶された各ジッタ補償値Ｊ0 〜ＪN が
更新される。
１からの送信シンボルａj-N とＤＰＬＬ３１２からのジ
ッタ方向データＤと誤差信号εj ′とが乗算され、各乗
算結果は各加算器６０７において各メモリ６０８に記憶
されている各ジッタ補償値Ｊ0 〜ＪN に加算する。そし
て、各加算結果として得られる新たなジッタ補償値Ｊ0
〜ＪN によって、各メモリ６０８の内容が更新される。
このようにして、誤差信号εj ′が減少するように、各
メモリ６０８に記憶された各ジッタ補償値Ｊ0 〜ＪN が
更新される。
【００２１】
【発明が解決しようとする課題】ここで、上述したよう
に、エコーキャンセラ３０８内の各メモリ６０４に記憶
された各タップ係数Ｃ0 〜ＣN と、ジッタ補償回路３０
９内の各メモリ６０８に記憶された各ジッタ補償値Ｊ0
〜ＪN は、それぞれ適当な初期値から最適値に収束する
ように更新される。
に、エコーキャンセラ３０８内の各メモリ６０４に記憶
された各タップ係数Ｃ0 〜ＣN と、ジッタ補償回路３０
９内の各メモリ６０８に記憶された各ジッタ補償値Ｊ0
〜ＪN は、それぞれ適当な初期値から最適値に収束する
ように更新される。
【００２２】この場合に、エコーキャンセラ３０８にお
ける各タップ係数Ｃ0 〜ＣN は、各サンプリングタイミ
ング毎に等化器３１０（図３）から得られる誤差信号ε
j に基づいて各サンプリングタイミング毎に更新され、
図３のディジタル伝送装置の運用開始時から合理的な短
い時間が経過した後に最適値に収束する。
ける各タップ係数Ｃ0 〜ＣN は、各サンプリングタイミ
ング毎に等化器３１０（図３）から得られる誤差信号ε
j に基づいて各サンプリングタイミング毎に更新され、
図３のディジタル伝送装置の運用開始時から合理的な短
い時間が経過した後に最適値に収束する。
【００２３】一方、ジッタ補償回路３０９における各ジ
ッタ補償値Ｊ0 〜ＪN は、ＤＰＬＬ３１２（図３）にお
いてジッタが発生した場合のみ、等化器３１０（図３）
から得られる誤差信号εj ′に基づいて更新される。そ
して、ＤＰＬＬ３１２がＡ／Ｄ変換器３０６（図３）に
出力するサンプリングクロックにおいてジッタを発生さ
せる時間間隔は、各サンプリングタイミングの時間間隔
に比較すると非常に長い。
ッタ補償値Ｊ0 〜ＪN は、ＤＰＬＬ３１２（図３）にお
いてジッタが発生した場合のみ、等化器３１０（図３）
から得られる誤差信号εj ′に基づいて更新される。そ
して、ＤＰＬＬ３１２がＡ／Ｄ変換器３０６（図３）に
出力するサンプリングクロックにおいてジッタを発生さ
せる時間間隔は、各サンプリングタイミングの時間間隔
に比較すると非常に長い。
【００２４】ここで、図３のディジタル伝送装置の運用
開始時のトレーニング期間中に、ＤＰＬＬ３１２がＡ／
Ｄ変換器３０６（図３）に出力するサンプリングクロッ
クの位相を偶然に速やかに最適値に引き込んでしまった
ような場合、各メモリ６０８には、最適値に収束してい
ない各ジッタ補償値Ｊ0 〜ＪN が記憶されることにな
る。そして、トレーニング期間の終了後の実際の運用時
には、上述したように各ジッタ補償値Ｊ0 〜ＪN が更新
される時間間隔は長いため、それらが最適値に収束する
までには非常に長い時間を要してしまう。この結果、各
ジッタ補償値Ｊ0 〜ＪN が最適値に収束するまでの長時
間において最適なジッタ補償動作が行われないことにな
り、受信データからエコー成分を適切に除去できない事
態となってしまうという問題点を有している。
開始時のトレーニング期間中に、ＤＰＬＬ３１２がＡ／
Ｄ変換器３０６（図３）に出力するサンプリングクロッ
クの位相を偶然に速やかに最適値に引き込んでしまった
ような場合、各メモリ６０８には、最適値に収束してい
ない各ジッタ補償値Ｊ0 〜ＪN が記憶されることにな
る。そして、トレーニング期間の終了後の実際の運用時
には、上述したように各ジッタ補償値Ｊ0 〜ＪN が更新
される時間間隔は長いため、それらが最適値に収束する
までには非常に長い時間を要してしまう。この結果、各
ジッタ補償値Ｊ0 〜ＪN が最適値に収束するまでの長時
間において最適なジッタ補償動作が行われないことにな
り、受信データからエコー成分を適切に除去できない事
態となってしまうという問題点を有している。
【００２５】本発明は、ジッタ補償装置におけるジッタ
補償値の最適値への収束時間の短縮化を可能とすること
を目的とする。
補償値の最適値への収束時間の短縮化を可能とすること
を目的とする。
【００２６】
【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、線路１１０における送信信号１
０１と受信信号１０２を混合、分離する信号変換装置１
０３と、そこで分離された信号をＡ／Ｄ変換するＡ／Ｄ
変換装置１０４と、その出力信号からエコーを除去する
エコーキャンセラ１０５と、受信信号からＡ／Ｄ変換装
置１０４におけるサンプリングタイミング位相を再生す
るタイミング再生装置１０６と、そのサンプリングタイ
ミング位相を制御するディジタル・フェーズ・ロックド
・ループ回路（ＤＰＬＬ）１０７と、同回路がサンプリ
ングタイミング位相を制御する過程で発生させるジッタ
を補償するジッタ補償装置１０８とを備えたディジタル
加入者線伝送装置等の伝送装置を前提とする。
ク図である。本発明は、線路１１０における送信信号１
０１と受信信号１０２を混合、分離する信号変換装置１
０３と、そこで分離された信号をＡ／Ｄ変換するＡ／Ｄ
変換装置１０４と、その出力信号からエコーを除去する
エコーキャンセラ１０５と、受信信号からＡ／Ｄ変換装
置１０４におけるサンプリングタイミング位相を再生す
るタイミング再生装置１０６と、そのサンプリングタイ
ミング位相を制御するディジタル・フェーズ・ロックド
・ループ回路（ＤＰＬＬ）１０７と、同回路がサンプリ
ングタイミング位相を制御する過程で発生させるジッタ
を補償するジッタ補償装置１０８とを備えたディジタル
加入者線伝送装置等の伝送装置を前提とする。
【００２７】そして、ディジタル・フェーズ・ロックド
・ループ回路１０７に、適当な時間間隔で強制的にダミ
ーのジッタを起こさせるカウンタ回路等で構成されるダ
ミージッタ発生制御手段１０９を有する。
・ループ回路１０７に、適当な時間間隔で強制的にダミ
ーのジッタを起こさせるカウンタ回路等で構成されるダ
ミージッタ発生制御手段１０９を有する。
【００２８】
【作用】ダミージッタ発生制御手段１０９は、例えば一
定時間間隔で、ディジタル・フェーズ・ロックド・ルー
プ回路１０７に、例えばジッタ方向が前後に交互に変化
するダミーのジッタを強制的に発生させる。
定時間間隔で、ディジタル・フェーズ・ロックド・ルー
プ回路１０７に、例えばジッタ方向が前後に交互に変化
するダミーのジッタを強制的に発生させる。
【００２９】この動作に基づいて、ジッタ補償装置１０
８では、例えば上記一定時間毎に、同装置１０８内の各
ジッタ補償値を更新する。従って、図１の伝送装置の運
用開始後、ディジタル・フェーズ・ロックド・ループ回
路１０７において真のジッタが発生するまでに、ジッタ
補償装置１０８における各ジッタ補償値を最適値に速や
かに収束させることが可能となる。
８では、例えば上記一定時間毎に、同装置１０８内の各
ジッタ補償値を更新する。従って、図１の伝送装置の運
用開始後、ディジタル・フェーズ・ロックド・ループ回
路１０７において真のジッタが発生するまでに、ジッタ
補償装置１０８における各ジッタ補償値を最適値に速や
かに収束させることが可能となる。
【００３０】
【実施例】以下、図面を参照しながら本発明の実施例に
つき説明する。図２は、本発明によるディジタル加入者
線伝送装置の実施例の全体構成図である。図２におい
て、図３の従来例の場合と同じ番号を付した部分は同じ
機能を有する。エコーキャンセラ３０８及びジッタ補償
回路３０９は、前述した図６の構成と同じ構成を有す
る。
つき説明する。図２は、本発明によるディジタル加入者
線伝送装置の実施例の全体構成図である。図２におい
て、図３の従来例の場合と同じ番号を付した部分は同じ
機能を有する。エコーキャンセラ３０８及びジッタ補償
回路３０９は、前述した図６の構成と同じ構成を有す
る。
【００３１】図２の実施例の構成が図３の従来例の構成
と異なる点は、ＤＰＬＬ３１２に強制的にダミーのジッ
タを起こさせるためのカウンタ回路（ＣＮＴ）２０１を
有する点である。
と異なる点は、ＤＰＬＬ３１２に強制的にダミーのジッ
タを起こさせるためのカウンタ回路（ＣＮＴ）２０１を
有する点である。
【００３２】構成としては、従来例に比較して単純なカ
ウンタ回路２０１が付加されただけだが、効果としては
大きな効果を有する。即ち、カウンタ回路２０１は、所
定のカウント値を繰り返しカウントすることにより、一
定時間毎にＤＰＬＬ３１２に対して指示信号を送る。
ウンタ回路２０１が付加されただけだが、効果としては
大きな効果を有する。即ち、カウンタ回路２０１は、所
定のカウント値を繰り返しカウントすることにより、一
定時間毎にＤＰＬＬ３１２に対して指示信号を送る。
【００３３】これにより、ＤＰＬＬ３１２は、ジッタ方
向が前後に交互に変化するダミーのジッタを強制的に発
生する。ここで、ジッタ方向を前後に交互に変化させる
ためには、ＤＰＬＬ３１２内に±１の値をとり得るジッ
タ方向データを記憶するフラグメモリを設け、ダミーの
ジッタを発生させる毎に、そのフラグメモリの値を＋１
又は−１に交互に書き換えればよい。
向が前後に交互に変化するダミーのジッタを強制的に発
生する。ここで、ジッタ方向を前後に交互に変化させる
ためには、ＤＰＬＬ３１２内に±１の値をとり得るジッ
タ方向データを記憶するフラグメモリを設け、ダミーの
ジッタを発生させる毎に、そのフラグメモリの値を＋１
又は−１に交互に書き換えればよい。
【００３４】以上のカウンタ回路２０１及びＤＰＬＬ３
１２の動作によって、一定時間毎にジッタが発生する。
従って、ジッタ補償回路３０９では、一定時間毎に、等
化器３１０から発生する誤差信号εj ′によって図６の
メモリ６０８に記憶されている各ジッタ補償値Ｊ0 〜Ｊ
N が更新されることになる。
１２の動作によって、一定時間毎にジッタが発生する。
従って、ジッタ補償回路３０９では、一定時間毎に、等
化器３１０から発生する誤差信号εj ′によって図６の
メモリ６０８に記憶されている各ジッタ補償値Ｊ0 〜Ｊ
N が更新されることになる。
【００３５】従って、図２のディジタル加入者線伝送装
置の運用開始後、ＤＰＬＬ３１２において真のジッタが
発生するまでに、ジッタ補償回路３０９における各ジッ
タ補償値Ｊ0 〜ＪN を最適値に速やかに収束させること
が可能となる。
置の運用開始後、ＤＰＬＬ３１２において真のジッタが
発生するまでに、ジッタ補償回路３０９における各ジッ
タ補償値Ｊ0 〜ＪN を最適値に速やかに収束させること
が可能となる。
【００３６】なお、ＤＰＬＬ３１２がＡ／Ｄ変換器３０
６に出力されるサンプリングクロックに対して上述のよ
うなダミーのジッタを発生させたとしても、正規の位相
を中心に前後に１単位分交互に位相がジャンプするだけ
なので、受信データには悪影響は現れない。
６に出力されるサンプリングクロックに対して上述のよ
うなダミーのジッタを発生させたとしても、正規の位相
を中心に前後に１単位分交互に位相がジャンプするだけ
なので、受信データには悪影響は現れない。
【００３７】
【発明の効果】本発明によれば、伝送装置の運用開始
後、ディジタル・フェーズ・ロックド・ループ回路にお
いて真のジッタが発生するまでに、ジッタ補償装置にお
ける各ジッタ補償値を最適値に速やかに収束させること
が可能となる。
後、ディジタル・フェーズ・ロックド・ループ回路にお
いて真のジッタが発生するまでに、ジッタ補償装置にお
ける各ジッタ補償値を最適値に速やかに収束させること
が可能となる。
【図１】本発明のブロック図である。
【図２】本発明によるディジタル加入者線伝送装置の実
施例の構成図である。
施例の構成図である。
【図３】従来のディジタル加入者線伝送装置の構成図で
ある。
ある。
【図４】エコーのインパルス応答波形とエコーキャンセ
ラのタップ係数との関係を示した図である。
ラのタップ係数との関係を示した図である。
【図５】サンプリング位相の変化に基づくタップ係数の
変化を説明するための図である。
変化を説明するための図である。
【図６】エコーキャンセラとジッタ補償回路の構成図で
ある。
ある。
１０１ 送信信号 １０２ 受信信号 １０３ 信号変換装置 １０４ Ａ／Ｄ変換装置 １０５ エコーキャンセラ １０６ タイミング再生装置 １０７ ディジタル・フェーズ・ロックド・ループ
回路（ＤＰＬＬ） １０８ ジッタ補償装置 １０９ ダミージッタ発生制御手段 １１０ 線路
回路（ＤＰＬＬ） １０８ ジッタ補償装置 １０９ ダミージッタ発生制御手段 １１０ 線路
Claims (1)
- 【請求項１】 送信信号（１０１）と受信信号（１０
２）を混合、分離する信号変換装置（１０３）と、該信
号変換装置で分離された信号をＡ／Ｄ変換するＡ／Ｄ変
換装置（１０４）と、その出力信号からエコーを除去す
るエコーキャンセラ（１０５）と、受信信号から前記Ａ
／Ｄ変換装置（１０４）におけるサンプリングタイミン
グ位相を再生するタイミング再生装置（１０６）と、該
サンプリングタイミング位相を制御するディジタル・フ
ェーズ・ロックド・ループ回路（１０７）と、該ディジ
タル・フェーズ・ロックド・ループ回路が前記サンプリ
ングタイミング位相を制御する過程で発生させるジッタ
を補償するジッタ補償装置（１０８）とを備えた伝送装
置において、 前記ディジタル・フェーズ・ロックド・ループ回路（１
０７）に、適当な時間間隔で強制的にダミーのジッタを
起こさせるダミージッタ発生制御手段（１０９）を有す
る、 ことを特徴とするジッタ補償装置のトレーニング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03219577A JP3110091B2 (ja) | 1991-08-30 | 1991-08-30 | ジッタ補償装置のトレーニング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03219577A JP3110091B2 (ja) | 1991-08-30 | 1991-08-30 | ジッタ補償装置のトレーニング方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563608A true JPH0563608A (ja) | 1993-03-12 |
| JP3110091B2 JP3110091B2 (ja) | 2000-11-20 |
Family
ID=16737708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03219577A Expired - Fee Related JP3110091B2 (ja) | 1991-08-30 | 1991-08-30 | ジッタ補償装置のトレーニング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110091B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9108130B2 (en) | 2009-07-22 | 2015-08-18 | Donaldson Company, Inc. | Filter media construction using PTFE film and carbon web for HEPA efficiency and odor control |
-
1991
- 1991-08-30 JP JP03219577A patent/JP3110091B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9108130B2 (en) | 2009-07-22 | 2015-08-18 | Donaldson Company, Inc. | Filter media construction using PTFE film and carbon web for HEPA efficiency and odor control |
| US9849415B2 (en) | 2009-07-22 | 2017-12-26 | Donaldson Company, Inc. | Filter media construction with nanofiber and carbon web |
| US10322363B2 (en) | 2009-07-22 | 2019-06-18 | Donaldson Company, Inc. | Filter media construction |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3110091B2 (ja) | 2000-11-20 |
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