JPH0563608A - ジツタ補償装置のトレーニング方式 - Google Patents
ジツタ補償装置のトレーニング方式Info
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- JPH0563608A JPH0563608A JP21957791A JP21957791A JPH0563608A JP H0563608 A JPH0563608 A JP H0563608A JP 21957791 A JP21957791 A JP 21957791A JP 21957791 A JP21957791 A JP 21957791A JP H0563608 A JPH0563608 A JP H0563608A
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- JP
- Japan
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- jitter
- jitter compensation
- dpll
- signal
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ディジタル加入者線伝送装置など
で、受信信号のサンプリング位相制御用のDPLLで発
生するジッタがエコーキャンセラに及ぼす影響を補償す
るジッタ補償装置を備えた伝送装置に関し、ジッタ補償
装置におけるジッタ補償値の最適値への収束時間の短縮
化を可能とすることを目的とする。 【構成】 ダミージッタ発生制御手段109は、例えば
一定時間間隔で、DPLL107に、例えばジッタ方向
が前後に交互に変化するダミーのジッタを強制的に発生
させる。この動作に基づき、ジッタ補償装置108で
は、例えば上記一定時間毎に、同装置内の各ジッタ補償
値を更新する。従って、伝送装置の運用開始後、DPL
L107において真のジッタが発生するまでに、ジッタ
補償装置108における各ジッタ補償値を最適値に速や
かに収束させることができる。
で、受信信号のサンプリング位相制御用のDPLLで発
生するジッタがエコーキャンセラに及ぼす影響を補償す
るジッタ補償装置を備えた伝送装置に関し、ジッタ補償
装置におけるジッタ補償値の最適値への収束時間の短縮
化を可能とすることを目的とする。 【構成】 ダミージッタ発生制御手段109は、例えば
一定時間間隔で、DPLL107に、例えばジッタ方向
が前後に交互に変化するダミーのジッタを強制的に発生
させる。この動作に基づき、ジッタ補償装置108で
は、例えば上記一定時間毎に、同装置内の各ジッタ補償
値を更新する。従って、伝送装置の運用開始後、DPL
L107において真のジッタが発生するまでに、ジッタ
補償装置108における各ジッタ補償値を最適値に速や
かに収束させることができる。
Description
【0001】
【産業上の利用分野】本発明は、送信側から受信側に回
り込むエコー成分を除去するエコーキャンセラを備えた
伝送装置に係り、更に詳しくは、ディジタル・フェーズ
・ロックド・ループ回路(DPLL、以下同じ)を用い
て受信信号からのタイミング再生を行い、そのDPLL
で発生する位相ジャンプ(ジッタ)がエコーキャンセラ
に及ぼす影響を補償するジッタ補償装置を備えた伝送装
置に関する。
り込むエコー成分を除去するエコーキャンセラを備えた
伝送装置に係り、更に詳しくは、ディジタル・フェーズ
・ロックド・ループ回路(DPLL、以下同じ)を用い
て受信信号からのタイミング再生を行い、そのDPLL
で発生する位相ジャンプ(ジッタ)がエコーキャンセラ
に及ぼす影響を補償するジッタ補償装置を備えた伝送装
置に関する。
【0002】
【従来の技術】ディジタル加入者線伝送装置の1構成例
として、ハイブリッド回路を使用した2線式ディジタル
加入者線伝送装置がある。
として、ハイブリッド回路を使用した2線式ディジタル
加入者線伝送装置がある。
【0003】図3に、上記ディジタル加入者線伝送装置
が局側に設けられる場合の構成例を示す。送信部(T
X)301は、2値のディジタル送信データを伝送符号
(例えば2B1Q符号)に変換し、線路304を駆動し
伝送符号を送信する。この場合、送信部301は、局内
の特には図示しない局部発振器からの送信クロックに同
期して送信動作を行う。
が局側に設けられる場合の構成例を示す。送信部(T
X)301は、2値のディジタル送信データを伝送符号
(例えば2B1Q符号)に変換し、線路304を駆動し
伝送符号を送信する。この場合、送信部301は、局内
の特には図示しない局部発振器からの送信クロックに同
期して送信動作を行う。
【0004】ハイブリッド回路(HYB)303は、2
線の線路(加入者線)304と、2線の送信線302及
び2線の受信線305との間で2線/4線変換を行う。
A/D変換器(ADC)306は、ハイブリッド回路3
03を経由して回り込む自装置からの送信信号のエコー
と、相手装置から送信され線路304上で減衰した受信
信号(アナログ信号)とが混合された信号を、ディジタ
ル信号に変換する。
線の線路(加入者線)304と、2線の送信線302及
び2線の受信線305との間で2線/4線変換を行う。
A/D変換器(ADC)306は、ハイブリッド回路3
03を経由して回り込む自装置からの送信信号のエコー
と、相手装置から送信され線路304上で減衰した受信
信号(アナログ信号)とが混合された信号を、ディジタ
ル信号に変換する。
【0005】エコーキャンセラ(EC)308及び減算
器307は、上記エコーをキャンセルする。等化器(E
QL)310は、相手装置から送信され線路304上で
減衰した受信信号を等化する。
器307は、上記エコーをキャンセルする。等化器(E
QL)310は、相手装置から送信され線路304上で
減衰した受信信号を等化する。
【0006】タイミング再生回路(TIM)311は、
受信信号からA/D変換器306における最適なサンプ
リング位相を抽出する。DPLL312は、このサンプ
リング位相に同期したサンプリングクロックを発生し、
A/D変換器306に供給する。
受信信号からA/D変換器306における最適なサンプ
リング位相を抽出する。DPLL312は、このサンプ
リング位相に同期したサンプリングクロックを発生し、
A/D変換器306に供給する。
【0007】ジッタ補償回路(JTC)309は、DP
LL312がサンプリングクロックにおいて位相のジャ
ンプ、即ちジッタを発生させた場合に、エコーキャンセ
ラ308に対してジッタの発生に対応する補償を行う。
LL312がサンプリングクロックにおいて位相のジャ
ンプ、即ちジッタを発生させた場合に、エコーキャンセ
ラ308に対してジッタの発生に対応する補償を行う。
【0008】以上のような構成を有するハイブリッド回
路を使用した2線式ディジタル加入者線伝送装置では、
送信側から受信側にハイブリッド回路303を経由して
エコーが漏れ込み、一方、線路304上を伝送されてき
た受信信号はかなり減衰している。このため、エコーと
受信信号との強度比は数十デシベルにも達することがあ
る。従って、上述のような伝送装置では、エコーキャン
セラ308及びジッタ補償回路309によるエコーキャ
ンセルの処理が不可欠となる。
路を使用した2線式ディジタル加入者線伝送装置では、
送信側から受信側にハイブリッド回路303を経由して
エコーが漏れ込み、一方、線路304上を伝送されてき
た受信信号はかなり減衰している。このため、エコーと
受信信号との強度比は数十デシベルにも達することがあ
る。従って、上述のような伝送装置では、エコーキャン
セラ308及びジッタ補償回路309によるエコーキャ
ンセルの処理が不可欠となる。
【0009】ここで、受信信号に含まれるエコーのイン
パルス応答波形は、例えば図4に示されるような形状を
有する。従って、エコーキャンセラ308は、サンプル
リングタイミング毎に図4のC1 、C2 、C3、・・・
で示されるタップ係数からなるインパルス応答を有する
ようなフィルタとして構成されればよい。そして、エコ
ーキャンセラ308は、各送信タイミング毎の送信シン
ボルaj を順次遅延させた信号と上記各タップ係数
C1 、C2 、C3 、・・・とをたたみ込み、その結果、
エコーレプリカERj を出力する。そして、減算器30
7が、A/D変換器306の出力からエコーレプリカE
Rj を減算することにより、各送信タイミング毎に受信
側に回り込んでくるエコーをキャンセルすることができ
る。
パルス応答波形は、例えば図4に示されるような形状を
有する。従って、エコーキャンセラ308は、サンプル
リングタイミング毎に図4のC1 、C2 、C3、・・・
で示されるタップ係数からなるインパルス応答を有する
ようなフィルタとして構成されればよい。そして、エコ
ーキャンセラ308は、各送信タイミング毎の送信シン
ボルaj を順次遅延させた信号と上記各タップ係数
C1 、C2 、C3 、・・・とをたたみ込み、その結果、
エコーレプリカERj を出力する。そして、減算器30
7が、A/D変換器306の出力からエコーレプリカE
Rj を減算することにより、各送信タイミング毎に受信
側に回り込んでくるエコーをキャンセルすることができ
る。
【0010】ここで、DPLL312は、タイミング再
生回路311で抽出されたサンプリング位相に同期した
サンプリングクロックを発生する場合に、そのクロック
の位相制御を行う過程で同クロックの位相をジャンプさ
せジッタを発生させ得る。
生回路311で抽出されたサンプリング位相に同期した
サンプリングクロックを発生する場合に、そのクロック
の位相制御を行う過程で同クロックの位相をジャンプさ
せジッタを発生させ得る。
【0011】ここで、任意のサンプリングタイミングに
おいて、DPLL312がサンプリングクロックの位相
を図5のように±Δθだけジャンプさせた場合、そのタ
イミング以後の任意のタイミングにおいては、エコーキ
ャンセラ308からの各タイミングにおけるタップ係数
Cn の値を図5のように±Jn だけ補正した値Cn '又
はCn " によって、エコー成分をキャンセルできる。
おいて、DPLL312がサンプリングクロックの位相
を図5のように±Δθだけジャンプさせた場合、そのタ
イミング以後の任意のタイミングにおいては、エコーキ
ャンセラ308からの各タイミングにおけるタップ係数
Cn の値を図5のように±Jn だけ補正した値Cn '又
はCn " によって、エコー成分をキャンセルできる。
【0012】従って、図3のジッタ補償回路309が、
上述のジッタ補償値±Jn を発生して、この補償値をエ
コーキャンセラ308における各タップ係数Cn に加算
することにより、DPLL312が発生させるジッタを
補償することができる。
上述のジッタ補償値±Jn を発生して、この補償値をエ
コーキャンセラ308における各タップ係数Cn に加算
することにより、DPLL312が発生させるジッタを
補償することができる。
【0013】図6は、エコーキャンセラ(EC)308
とジッタ補償回路(JTC)309の構成図である。図
6で、ERj は任意の時刻jにおいて生成されるエコー
レプリカ、aj は時刻jにおける送信シンボル、C0 〜
CN はエコーキャンセラ308におけるタップ係数、ε
j は、DPLL312(図3)においてジッタが発生し
ていない通常の場合に、時刻jにおいて等化器310
(図3)から得られる入力エコーとエコーレプリカER
j との誤差信号、εj ′は、DPLL312においてジ
ッタが発生している場合における誤差信号である。
とジッタ補償回路(JTC)309の構成図である。図
6で、ERj は任意の時刻jにおいて生成されるエコー
レプリカ、aj は時刻jにおける送信シンボル、C0 〜
CN はエコーキャンセラ308におけるタップ係数、ε
j は、DPLL312(図3)においてジッタが発生し
ていない通常の場合に、時刻jにおいて等化器310
(図3)から得られる入力エコーとエコーレプリカER
j との誤差信号、εj ′は、DPLL312においてジ
ッタが発生している場合における誤差信号である。
【0014】まず、エコーレプリカERj は、信号を1
サンプリングタイミングTだけ遅延させる各遅延回路6
01からの送信シンボルaj-Nと各メモリ604からの
各タップ係数C0 〜CN とが各乗算器602でそれぞれ
乗算され、これら各乗算結果が加算器603で加算され
ることにより、次式で示されるように演算される。な
お、“*”は、乗算を表わす。
サンプリングタイミングTだけ遅延させる各遅延回路6
01からの送信シンボルaj-Nと各メモリ604からの
各タップ係数C0 〜CN とが各乗算器602でそれぞれ
乗算され、これら各乗算結果が加算器603で加算され
ることにより、次式で示されるように演算される。な
お、“*”は、乗算を表わす。
【0015】
【数1】 ここで、DPLL312(図3)においてジッタが発生
していない場合には、各メモリ604に記憶された各タ
ップ係数C0 〜CN は、次式で示されるアルゴリズムに
従って更新される。
していない場合には、各メモリ604に記憶された各タ
ップ係数C0 〜CN は、次式で示されるアルゴリズムに
従って更新される。
【0016】
【数2】 即ち、各乗算器605において定数αと各遅延回路60
1からの送信シンボルaj-N と誤差信号εj とが乗算さ
れ、各乗算結果は各セレクタ606を介して各加算器6
07に入力する。各加算器607は、上記各乗算結果を
各メモリ604に記憶されている各タップ係数C0 〜C
Nに加算する。そして、各加算結果として得られる新た
なタップ係数C0〜CN によって、各メモリ604の内
容が更新される。このようにして、誤差信号εj が減少
するように、各メモリ604に記憶された各タップ係数
C0 〜CN が更新される。
1からの送信シンボルaj-N と誤差信号εj とが乗算さ
れ、各乗算結果は各セレクタ606を介して各加算器6
07に入力する。各加算器607は、上記各乗算結果を
各メモリ604に記憶されている各タップ係数C0 〜C
Nに加算する。そして、各加算結果として得られる新た
なタップ係数C0〜CN によって、各メモリ604の内
容が更新される。このようにして、誤差信号εj が減少
するように、各メモリ604に記憶された各タップ係数
C0 〜CN が更新される。
【0017】一方、DPLL312(図3)においてジ
ッタが発生した場合には、各メモリ604に記憶された
各タップ係数C0 〜CN は、次式で示されるアルゴリズ
ムに従って更新される。
ッタが発生した場合には、各メモリ604に記憶された
各タップ係数C0 〜CN は、次式で示されるアルゴリズ
ムに従って更新される。
【0018】
【数3】 即ち、各乗算器609において各メモリ608に記憶さ
れたジッタ補償値J0 〜JN にDPLL312からのジ
ッタ方向データDが乗算され、各乗算結果は各セレクタ
606を介して各加算器607に入力する。ここで、ジ
ッタ方向データDは、DPLL312がA/D変換器3
06に出力するサンプリングクロックの位相を前後のど
ちらにジャンプさせたかを示すデータであり(図5参
照)、+1又は−1の値を有する。各加算器607は、
上記ジッタの方向が付加された各ジッタ補償値を各メモ
リ604に記憶されている各タップ係数C0 〜CN に加
算する。そして、各加算結果として得られる新たなタッ
プ係数C0 〜CN により、各メモリ604の内容が更新
される。このようにして、ジッタの方向が付加された各
ジッタ補償値によって、各メモリ604に記憶された各
タップ係数C0 〜CNが更新される。
れたジッタ補償値J0 〜JN にDPLL312からのジ
ッタ方向データDが乗算され、各乗算結果は各セレクタ
606を介して各加算器607に入力する。ここで、ジ
ッタ方向データDは、DPLL312がA/D変換器3
06に出力するサンプリングクロックの位相を前後のど
ちらにジャンプさせたかを示すデータであり(図5参
照)、+1又は−1の値を有する。各加算器607は、
上記ジッタの方向が付加された各ジッタ補償値を各メモ
リ604に記憶されている各タップ係数C0 〜CN に加
算する。そして、各加算結果として得られる新たなタッ
プ係数C0 〜CN により、各メモリ604の内容が更新
される。このようにして、ジッタの方向が付加された各
ジッタ補償値によって、各メモリ604に記憶された各
タップ係数C0 〜CNが更新される。
【0019】ここで、DPLL312(図3)において
ジッタが発生した場合には、上述のジッタ補償動作と共
に、各メモリ608に記憶された各ジッタ補償値J0 〜
JN が、次式で示されるアルゴリズムに従って更新され
る。
ジッタが発生した場合には、上述のジッタ補償動作と共
に、各メモリ608に記憶された各ジッタ補償値J0 〜
JN が、次式で示されるアルゴリズムに従って更新され
る。
【0020】
【数4】 即ち、各乗算器610において定数βと各遅延回路60
1からの送信シンボルaj-N とDPLL312からのジ
ッタ方向データDと誤差信号εj ′とが乗算され、各乗
算結果は各加算器607において各メモリ608に記憶
されている各ジッタ補償値J0 〜JN に加算する。そし
て、各加算結果として得られる新たなジッタ補償値J0
〜JN によって、各メモリ608の内容が更新される。
このようにして、誤差信号εj ′が減少するように、各
メモリ608に記憶された各ジッタ補償値J0 〜JN が
更新される。
1からの送信シンボルaj-N とDPLL312からのジ
ッタ方向データDと誤差信号εj ′とが乗算され、各乗
算結果は各加算器607において各メモリ608に記憶
されている各ジッタ補償値J0 〜JN に加算する。そし
て、各加算結果として得られる新たなジッタ補償値J0
〜JN によって、各メモリ608の内容が更新される。
このようにして、誤差信号εj ′が減少するように、各
メモリ608に記憶された各ジッタ補償値J0 〜JN が
更新される。
【0021】
【発明が解決しようとする課題】ここで、上述したよう
に、エコーキャンセラ308内の各メモリ604に記憶
された各タップ係数C0 〜CN と、ジッタ補償回路30
9内の各メモリ608に記憶された各ジッタ補償値J0
〜JN は、それぞれ適当な初期値から最適値に収束する
ように更新される。
に、エコーキャンセラ308内の各メモリ604に記憶
された各タップ係数C0 〜CN と、ジッタ補償回路30
9内の各メモリ608に記憶された各ジッタ補償値J0
〜JN は、それぞれ適当な初期値から最適値に収束する
ように更新される。
【0022】この場合に、エコーキャンセラ308にお
ける各タップ係数C0 〜CN は、各サンプリングタイミ
ング毎に等化器310(図3)から得られる誤差信号ε
j に基づいて各サンプリングタイミング毎に更新され、
図3のディジタル伝送装置の運用開始時から合理的な短
い時間が経過した後に最適値に収束する。
ける各タップ係数C0 〜CN は、各サンプリングタイミ
ング毎に等化器310(図3)から得られる誤差信号ε
j に基づいて各サンプリングタイミング毎に更新され、
図3のディジタル伝送装置の運用開始時から合理的な短
い時間が経過した後に最適値に収束する。
【0023】一方、ジッタ補償回路309における各ジ
ッタ補償値J0 〜JN は、DPLL312(図3)にお
いてジッタが発生した場合のみ、等化器310(図3)
から得られる誤差信号εj ′に基づいて更新される。そ
して、DPLL312がA/D変換器306(図3)に
出力するサンプリングクロックにおいてジッタを発生さ
せる時間間隔は、各サンプリングタイミングの時間間隔
に比較すると非常に長い。
ッタ補償値J0 〜JN は、DPLL312(図3)にお
いてジッタが発生した場合のみ、等化器310(図3)
から得られる誤差信号εj ′に基づいて更新される。そ
して、DPLL312がA/D変換器306(図3)に
出力するサンプリングクロックにおいてジッタを発生さ
せる時間間隔は、各サンプリングタイミングの時間間隔
に比較すると非常に長い。
【0024】ここで、図3のディジタル伝送装置の運用
開始時のトレーニング期間中に、DPLL312がA/
D変換器306(図3)に出力するサンプリングクロッ
クの位相を偶然に速やかに最適値に引き込んでしまった
ような場合、各メモリ608には、最適値に収束してい
ない各ジッタ補償値J0 〜JN が記憶されることにな
る。そして、トレーニング期間の終了後の実際の運用時
には、上述したように各ジッタ補償値J0 〜JN が更新
される時間間隔は長いため、それらが最適値に収束する
までには非常に長い時間を要してしまう。この結果、各
ジッタ補償値J0 〜JN が最適値に収束するまでの長時
間において最適なジッタ補償動作が行われないことにな
り、受信データからエコー成分を適切に除去できない事
態となってしまうという問題点を有している。
開始時のトレーニング期間中に、DPLL312がA/
D変換器306(図3)に出力するサンプリングクロッ
クの位相を偶然に速やかに最適値に引き込んでしまった
ような場合、各メモリ608には、最適値に収束してい
ない各ジッタ補償値J0 〜JN が記憶されることにな
る。そして、トレーニング期間の終了後の実際の運用時
には、上述したように各ジッタ補償値J0 〜JN が更新
される時間間隔は長いため、それらが最適値に収束する
までには非常に長い時間を要してしまう。この結果、各
ジッタ補償値J0 〜JN が最適値に収束するまでの長時
間において最適なジッタ補償動作が行われないことにな
り、受信データからエコー成分を適切に除去できない事
態となってしまうという問題点を有している。
【0025】本発明は、ジッタ補償装置におけるジッタ
補償値の最適値への収束時間の短縮化を可能とすること
を目的とする。
補償値の最適値への収束時間の短縮化を可能とすること
を目的とする。
【0026】
【課題を解決するための手段】図1は、本発明のブロッ
ク図である。本発明は、線路110における送信信号1
01と受信信号102を混合、分離する信号変換装置1
03と、そこで分離された信号をA/D変換するA/D
変換装置104と、その出力信号からエコーを除去する
エコーキャンセラ105と、受信信号からA/D変換装
置104におけるサンプリングタイミング位相を再生す
るタイミング再生装置106と、そのサンプリングタイ
ミング位相を制御するディジタル・フェーズ・ロックド
・ループ回路(DPLL)107と、同回路がサンプリ
ングタイミング位相を制御する過程で発生させるジッタ
を補償するジッタ補償装置108とを備えたディジタル
加入者線伝送装置等の伝送装置を前提とする。
ク図である。本発明は、線路110における送信信号1
01と受信信号102を混合、分離する信号変換装置1
03と、そこで分離された信号をA/D変換するA/D
変換装置104と、その出力信号からエコーを除去する
エコーキャンセラ105と、受信信号からA/D変換装
置104におけるサンプリングタイミング位相を再生す
るタイミング再生装置106と、そのサンプリングタイ
ミング位相を制御するディジタル・フェーズ・ロックド
・ループ回路(DPLL)107と、同回路がサンプリ
ングタイミング位相を制御する過程で発生させるジッタ
を補償するジッタ補償装置108とを備えたディジタル
加入者線伝送装置等の伝送装置を前提とする。
【0027】そして、ディジタル・フェーズ・ロックド
・ループ回路107に、適当な時間間隔で強制的にダミ
ーのジッタを起こさせるカウンタ回路等で構成されるダ
ミージッタ発生制御手段109を有する。
・ループ回路107に、適当な時間間隔で強制的にダミ
ーのジッタを起こさせるカウンタ回路等で構成されるダ
ミージッタ発生制御手段109を有する。
【0028】
【作用】ダミージッタ発生制御手段109は、例えば一
定時間間隔で、ディジタル・フェーズ・ロックド・ルー
プ回路107に、例えばジッタ方向が前後に交互に変化
するダミーのジッタを強制的に発生させる。
定時間間隔で、ディジタル・フェーズ・ロックド・ルー
プ回路107に、例えばジッタ方向が前後に交互に変化
するダミーのジッタを強制的に発生させる。
【0029】この動作に基づいて、ジッタ補償装置10
8では、例えば上記一定時間毎に、同装置108内の各
ジッタ補償値を更新する。従って、図1の伝送装置の運
用開始後、ディジタル・フェーズ・ロックド・ループ回
路107において真のジッタが発生するまでに、ジッタ
補償装置108における各ジッタ補償値を最適値に速や
かに収束させることが可能となる。
8では、例えば上記一定時間毎に、同装置108内の各
ジッタ補償値を更新する。従って、図1の伝送装置の運
用開始後、ディジタル・フェーズ・ロックド・ループ回
路107において真のジッタが発生するまでに、ジッタ
補償装置108における各ジッタ補償値を最適値に速や
かに収束させることが可能となる。
【0030】
【実施例】以下、図面を参照しながら本発明の実施例に
つき説明する。図2は、本発明によるディジタル加入者
線伝送装置の実施例の全体構成図である。図2におい
て、図3の従来例の場合と同じ番号を付した部分は同じ
機能を有する。エコーキャンセラ308及びジッタ補償
回路309は、前述した図6の構成と同じ構成を有す
る。
つき説明する。図2は、本発明によるディジタル加入者
線伝送装置の実施例の全体構成図である。図2におい
て、図3の従来例の場合と同じ番号を付した部分は同じ
機能を有する。エコーキャンセラ308及びジッタ補償
回路309は、前述した図6の構成と同じ構成を有す
る。
【0031】図2の実施例の構成が図3の従来例の構成
と異なる点は、DPLL312に強制的にダミーのジッ
タを起こさせるためのカウンタ回路(CNT)201を
有する点である。
と異なる点は、DPLL312に強制的にダミーのジッ
タを起こさせるためのカウンタ回路(CNT)201を
有する点である。
【0032】構成としては、従来例に比較して単純なカ
ウンタ回路201が付加されただけだが、効果としては
大きな効果を有する。即ち、カウンタ回路201は、所
定のカウント値を繰り返しカウントすることにより、一
定時間毎にDPLL312に対して指示信号を送る。
ウンタ回路201が付加されただけだが、効果としては
大きな効果を有する。即ち、カウンタ回路201は、所
定のカウント値を繰り返しカウントすることにより、一
定時間毎にDPLL312に対して指示信号を送る。
【0033】これにより、DPLL312は、ジッタ方
向が前後に交互に変化するダミーのジッタを強制的に発
生する。ここで、ジッタ方向を前後に交互に変化させる
ためには、DPLL312内に±1の値をとり得るジッ
タ方向データを記憶するフラグメモリを設け、ダミーの
ジッタを発生させる毎に、そのフラグメモリの値を+1
又は−1に交互に書き換えればよい。
向が前後に交互に変化するダミーのジッタを強制的に発
生する。ここで、ジッタ方向を前後に交互に変化させる
ためには、DPLL312内に±1の値をとり得るジッ
タ方向データを記憶するフラグメモリを設け、ダミーの
ジッタを発生させる毎に、そのフラグメモリの値を+1
又は−1に交互に書き換えればよい。
【0034】以上のカウンタ回路201及びDPLL3
12の動作によって、一定時間毎にジッタが発生する。
従って、ジッタ補償回路309では、一定時間毎に、等
化器310から発生する誤差信号εj ′によって図6の
メモリ608に記憶されている各ジッタ補償値J0 〜J
N が更新されることになる。
12の動作によって、一定時間毎にジッタが発生する。
従って、ジッタ補償回路309では、一定時間毎に、等
化器310から発生する誤差信号εj ′によって図6の
メモリ608に記憶されている各ジッタ補償値J0 〜J
N が更新されることになる。
【0035】従って、図2のディジタル加入者線伝送装
置の運用開始後、DPLL312において真のジッタが
発生するまでに、ジッタ補償回路309における各ジッ
タ補償値J0 〜JN を最適値に速やかに収束させること
が可能となる。
置の運用開始後、DPLL312において真のジッタが
発生するまでに、ジッタ補償回路309における各ジッ
タ補償値J0 〜JN を最適値に速やかに収束させること
が可能となる。
【0036】なお、DPLL312がA/D変換器30
6に出力されるサンプリングクロックに対して上述のよ
うなダミーのジッタを発生させたとしても、正規の位相
を中心に前後に1単位分交互に位相がジャンプするだけ
なので、受信データには悪影響は現れない。
6に出力されるサンプリングクロックに対して上述のよ
うなダミーのジッタを発生させたとしても、正規の位相
を中心に前後に1単位分交互に位相がジャンプするだけ
なので、受信データには悪影響は現れない。
【0037】
【発明の効果】本発明によれば、伝送装置の運用開始
後、ディジタル・フェーズ・ロックド・ループ回路にお
いて真のジッタが発生するまでに、ジッタ補償装置にお
ける各ジッタ補償値を最適値に速やかに収束させること
が可能となる。
後、ディジタル・フェーズ・ロックド・ループ回路にお
いて真のジッタが発生するまでに、ジッタ補償装置にお
ける各ジッタ補償値を最適値に速やかに収束させること
が可能となる。
【図1】本発明のブロック図である。
【図2】本発明によるディジタル加入者線伝送装置の実
施例の構成図である。
施例の構成図である。
【図3】従来のディジタル加入者線伝送装置の構成図で
ある。
ある。
【図4】エコーのインパルス応答波形とエコーキャンセ
ラのタップ係数との関係を示した図である。
ラのタップ係数との関係を示した図である。
【図5】サンプリング位相の変化に基づくタップ係数の
変化を説明するための図である。
変化を説明するための図である。
【図6】エコーキャンセラとジッタ補償回路の構成図で
ある。
ある。
101 送信信号 102 受信信号 103 信号変換装置 104 A/D変換装置 105 エコーキャンセラ 106 タイミング再生装置 107 ディジタル・フェーズ・ロックド・ループ
回路(DPLL) 108 ジッタ補償装置 109 ダミージッタ発生制御手段 110 線路
回路(DPLL) 108 ジッタ補償装置 109 ダミージッタ発生制御手段 110 線路
Claims (1)
- 【請求項1】 送信信号(101)と受信信号(10
2)を混合、分離する信号変換装置(103)と、該信
号変換装置で分離された信号をA/D変換するA/D変
換装置(104)と、その出力信号からエコーを除去す
るエコーキャンセラ(105)と、受信信号から前記A
/D変換装置(104)におけるサンプリングタイミン
グ位相を再生するタイミング再生装置(106)と、該
サンプリングタイミング位相を制御するディジタル・フ
ェーズ・ロックド・ループ回路(107)と、該ディジ
タル・フェーズ・ロックド・ループ回路が前記サンプリ
ングタイミング位相を制御する過程で発生させるジッタ
を補償するジッタ補償装置(108)とを備えた伝送装
置において、 前記ディジタル・フェーズ・ロックド・ループ回路(1
07)に、適当な時間間隔で強制的にダミーのジッタを
起こさせるダミージッタ発生制御手段(109)を有す
る、 ことを特徴とするジッタ補償装置のトレーニング方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03219577A JP3110091B2 (ja) | 1991-08-30 | 1991-08-30 | ジッタ補償装置のトレーニング方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03219577A JP3110091B2 (ja) | 1991-08-30 | 1991-08-30 | ジッタ補償装置のトレーニング方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0563608A true JPH0563608A (ja) | 1993-03-12 |
JP3110091B2 JP3110091B2 (ja) | 2000-11-20 |
Family
ID=16737708
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03219577A Expired - Fee Related JP3110091B2 (ja) | 1991-08-30 | 1991-08-30 | ジッタ補償装置のトレーニング方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3110091B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9108130B2 (en) | 2009-07-22 | 2015-08-18 | Donaldson Company, Inc. | Filter media construction using PTFE film and carbon web for HEPA efficiency and odor control |
-
1991
- 1991-08-30 JP JP03219577A patent/JP3110091B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9108130B2 (en) | 2009-07-22 | 2015-08-18 | Donaldson Company, Inc. | Filter media construction using PTFE film and carbon web for HEPA efficiency and odor control |
US9849415B2 (en) | 2009-07-22 | 2017-12-26 | Donaldson Company, Inc. | Filter media construction with nanofiber and carbon web |
US10322363B2 (en) | 2009-07-22 | 2019-06-18 | Donaldson Company, Inc. | Filter media construction |
Also Published As
Publication number | Publication date |
---|---|
JP3110091B2 (ja) | 2000-11-20 |
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Legal Events
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