JPH0559986U

JPH0559986U - Data transmission equipment

Info

Publication number: JPH0559986U
Application number: JP545292U
Authority: JP
Inventors: 康夫鈴木; 伸宏品田; 治荒井; 清大家
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1992-01-17
Filing date: 1992-01-17
Publication date: 1993-08-06

Abstract

(57)【要約】【目的】１本の伝送路を使用するだけで、アナログデ
ータおよびディジタルデータを双方向に伝送できる簡単
な構成のデータ伝送装置を提供する。【構成】伝送ポート１および２に、それぞれカウンタ
３１および３２を設け、クロックパルス発生回路４から
クロック信号伝送路３Ｃを介して供給されるクロック信
号ＣＫによってカウンタ３１および３２をインクリメン
トし、伝送ポート１に設けられた選択回路４１が、カウ
ンタ３１の出力に応じて、伝送ポート１の複数の構成要
素のいずれか一つを選択して、データ伝送路３Ｄを介す
るデータ伝送を可能にするとともに、伝送ポート２に設
けられた選択回路４２が、カウンタ３２の出力に応じ
て、伝送ポート２の複数の構成要素のいずれか一つを選
択して、データ伝送路３Ｄを介するデータ伝送を可能に
する。 (57) [Summary] [Object] To provide a data transmission device having a simple structure capable of bidirectionally transmitting analog data and digital data by using only one transmission line. Configuration: Counters 31 and 32 are provided on the transmission ports 1 and 2, respectively, and the counters 31 and 32 are incremented by a clock signal CK supplied from a clock pulse generation circuit 4 via a clock signal transmission line 3C. The selection circuit 41 provided in the section 1 selects any one of the plurality of constituent elements of the transmission port 1 according to the output of the counter 31 to enable the data transmission via the data transmission path 3D and to transmit the data. The selection circuit 42 provided in the port 2 selects any one of the plurality of constituent elements of the transmission port 2 according to the output of the counter 32 and enables data transmission via the data transmission path 3D.

Description

【考案の詳細な説明】[Detailed description of the device]

【０００１】[0001]

【産業上の利用分野】[Industrial applications]

本考案は、複数の例えば入出力情報等のデータを伝送するデータ伝送装置に関する。 The present invention relates to a data transmission device for transmitting a plurality of data such as input / output information.

【０００２】[0002]

【従来の技術】[Prior Art]

従来、入出力情報を伝送する代表的方法としては、以下のものが存在する。（１）各入出力末端および各入出力処理部の間に、専用の伝送路を１本設ける方法。（２）入出力末端および入出力処理部を指定するための符号化アドレスの伝送路（アドレスバス）と、符号化デ−タの伝送路（デ−タバス）と、デ−タの送受信タイミングをとるための制御信号の伝送路と、これらの伝送路を制御し制御信号の発生を制御する制御装置を備える、いわゆるプロセッサバスによる方法。（３）符号化デ−タの往復用の伝送路と、デ−タ送受信のための制御信号の伝送路と、制御装置とを備え、各入出力デ−タを一定の長さ、順序にて直列デ−タ転送する方法（例えば、ＲＳ−２３２Ｃ，４２２等のビットシリアルインタ−フェ−ス）。 Conventionally, there are the following typical methods of transmitting input / output information. (1) A method of providing one dedicated transmission line between each input / output terminal and each input / output processing unit. (2) Coded address transmission line (address bus) for designating the input / output terminal and the input / output processing unit, the transmission line (data bus) of encoded data, and the transmission / reception timing of data A so-called processor bus method, which comprises a control signal transmission line for controlling the transmission and a control device for controlling these transmission lines to control the generation of a control signal. (3) A transmission line for reciprocating encoded data, a transmission line for control signals for transmitting and receiving data, and a control device are provided, and each input / output data has a fixed length and sequence. Method for serial data transfer (for example, bit serial interface such as RS-232C, 422).

【０００３】[0003]

【考案が解決しようとする課題】[Problems to be solved by the device]

上述の従来の技術の（１）においては、入出力末端の数に応じた伝送路が必要となり、多大な配線スペ−ス、配線コストが必要となる。 In the above-mentioned conventional technique (1), a transmission line corresponding to the number of input / output terminals is required, and a large wiring space and wiring cost are required.

【０００４】（２）においては、アナログデ−タを伝送するためには、アナログ／ディジタル変換を行う必要があり、入出力末端の回路が複雑になるほか、マイクロプロセッサの介在が不可避である。また入出力末端の数ｎもしくはアナログ・デ−タの分解能１／ｎに対しｌｏｇ₂ｎ以上の数の伝送路が必要となる。In (2), in order to transmit analog data, it is necessary to perform analog / digital conversion, which complicates the circuit at the input / output end, and the intervention of a microprocessor is unavoidable. is there. Further, the number of transmission lines is not less than log ₂ n with respect to the number n of input / output terminals or the resolution 1 / n of analog data.

【０００５】（３）においても、アナログデ−タをディジタルデータに変換する必要があるとともに、並列／直列のデ−タ変換が必要となり、入出力末端の回路が複雑となってしまう。また双方向のデ−タ伝送のためには２系統の伝送ラインが必要となる。Also in (3), it is necessary to convert analog data into digital data, and parallel / series data conversion is required, which complicates the circuit at the input / output end. In addition, two lines of transmission lines are required for bidirectional data transmission.

【０００６】本考案は、上述の従来の問題点解決すべくなされてもので、複数の構成要素を含む第１伝送ポートと、この第１ポートの複数の構成要素にそれぞれ対応した複数の構成要素を含む第２伝送ポートとの間において、１本の伝送路を使用するだけで、アナログデータおよびディジタルデータを双方向に伝送できる簡単な構成のデータ伝送装置を提供することを目的とする。The present invention has been made to solve the above-mentioned problems of the related art. Therefore, a first transmission port including a plurality of components and a plurality of configurations corresponding to the plurality of components of the first port are provided. It is an object of the present invention to provide a data transmission device having a simple structure capable of bidirectionally transmitting analog data and digital data by using only one transmission path with a second transmission port including elements. ..

【０００７】[0007]

【課題を解決するための手段】[Means for Solving the Problems]

請求項１に記載のデータ伝送装置は、複数の構成要素（例えば、実施例のアナログ入力末端１０、ディジタル入力末端１１、アナログ出力末端１２およびディジタル出力末端１３）を含む第１伝送ポートに設けられた第１カウンタ（例えば、実施例のカウンタ３１）と、これらの複数の構成要素にそれぞれ対応した複数の構成要素（例えば、実施例のアナログ入力処理部７０、ディジタル入力処理部７１、アナログ出力処理部７２およびディジタル出力処理部７３）を含む第２伝送ポートに設けられた第２カウンタ（例えば、実施例のカウンタ３２）と、第１および第２カウンタをインクリメントするためのクロック信号を発生するクロック信号発生回路（例えば、実施例のクロックパルス発生回路４）と、クロック信号を第１および第２カウンタに供給するために、第１カウンタと第２カウンタとの間に設けられたクロック信号伝送路（例えば、実施例のクロックパルス伝送路３Ｃ）と、第１伝送ポートの複数の構成要素と、第２伝送ポートの複数の構成要素との間に設けられた１つのデータ伝送路（例えば、実施例のデータ伝送路３Ｄ）と、第１伝送ポートに設けられ、第１カウンタの出力に応じて、第１伝送ポートの複数の構成要素のいずれか一つがデータ伝送路を介するデータ伝送が可能となるように第１伝送ポートの複数の構成要素のいずれか一つを選択する第１選択回路（例えば、実施例の選択回路４１、ならびにＬＯＷＡＣＴＩＶＥＡＮＤゲート６２および６３）と、第２伝送ポートに設けられ、第２カウンタの出力に応じて、第２伝送ポートの複数の構成要素のいずれか一つがデータ伝送路を介するデータ伝送が可能となるように第２伝送ポートの複数の構成要素のいずれか一つを選択する第２選択回路（例えば、実施例の選択回路４２、ＬＯＷＡＣＴＩＶＥＡＮＤゲート１０１および１０２）とを備えることを特徴とする。 The data transmission device according to claim 1, wherein the first transmission port includes a plurality of components (for example, an analog input terminal 10, a digital input terminal 11, an analog output terminal 12 and a digital output terminal 13 of the embodiment). The provided first counter (for example, the counter 31 of the embodiment) and a plurality of constituent elements (for example, the analog input processing unit 70, the digital input processing unit 71, and the analog of the embodiment) respectively corresponding to these plurality of constituent elements A second counter (for example, the counter 32 of the embodiment) provided in the second transmission port including the output processing unit 72 and the digital output processing unit 73) and a clock signal for incrementing the first and second counters are provided. The generated clock signal generation circuit (for example, the clock pulse generation circuit 4 of the embodiment) and the clock signal A clock signal transmission line (for example, the clock pulse transmission line 3C of the embodiment) provided between the first counter and the second counter to supply the two counters; and a plurality of components of the first transmission port. , One data transmission path (for example, the data transmission path 3D of the embodiment) provided between the plurality of constituent elements of the second transmission port and the output of the first counter provided at the first transmission port. According to the first transmission port, any one of the plurality of components of the first transmission port selects one of the plurality of components of the first transmission port so that data transmission through the data transmission path is possible. The selection circuit (for example, the selection circuit 41 of the embodiment, and the LOW ACTIVE AND gates 62 and 63) and the second transmission port, which are provided in the second transmission port, are provided in accordance with the output of the second counter. A second selection circuit that selects any one of the plurality of components of the second transmission port so that any one of the components can transmit data via the data transmission path (for example, the selection of the embodiment). Circuit 42, LOW ACTIVE VE AND gates 101 and 102).

【０００８】請求項２に記載のデータ伝送装置は、第１および第２カウンタを周期的にリセットするためのリセット信号を発生するリセット信号発生回路（例えば、実施例のリセット信号発生回路５）と、第１および第２カウンタにリセット信号を供給するために、第１カウンタと第２カウンタとの間に設けられたリセット信号伝送路（例えば、実施例のリセット信号伝送路３Ｒ）とをさらに備える。According to another aspect of the data transmission device of the present invention, a reset signal generating circuit that generates a reset signal for periodically resetting the first and second counters (for example, the reset signal generating circuit 5 of the embodiment). ) And a reset signal transmission line (for example, the reset signal transmission line 3R of the embodiment) provided between the first counter and the second counter for supplying the reset signal to the first and second counters. Further prepare.

【０００９】[0009]

【作用】[Action]

請求項１の構成のデータ伝送装置においては、第１伝送ポートに設けられた第１カウンタおよび第２伝送ポートに設けられた第２カウンタが、クロック信号発生回路からクロック信号伝送路を介して供給されるクロック信号によってそれぞれ、インクリメントされ、第１選択回路が、第１カウンタの出力に応じて、第１伝送ポートの複数の構成要素のいずれか一つを選択して、データ伝送路を介するデータ伝送を可能にするとともに、第２選択回路が、第２カウンタの出力に応じて、第２伝送ポートの複数の構成要素のいずれか一つを選択して、データ伝送路を介するデータ伝送を可能にする。従って、１つのデータ伝送路でデータを伝送できる。また、アナログデータもそのまま伝送できるので、Ａ／Ｄ変換およびＤ／Ａ変換が不要となる。また、構成要素の選択の基礎としてカウンタの出力を使用し、カウンタをクロック信号でインクリメントしているので、構成要素選択のためにはクロック信号伝送路があればよく、いわゆるアドレスラインが不要となり、構成要素の数が増加しても、構成要素選択のための伝送路数は、増加しない。 In the data transmission device having the structure of claim 1, the first counter provided in the first transmission port and the second counter provided in the second transmission port are provided from the clock signal generating circuit via the clock signal transmission path. The first selection circuit is incremented by the supplied clock signal, respectively, and the first selection circuit selects any one of the plurality of components of the first transmission port according to the output of the first counter, and the data transmission path is selected. Data transmission via the data transmission line, while the second selection circuit selects any one of the plurality of components of the second transmission port according to the output of the second counter. Enable transmission. Therefore, the data can be transmitted through one data transmission path. Further, since the analog data can be transmitted as it is, A / D conversion and D / A conversion are unnecessary. Also, since the output of the counter is used as the basis of component selection and the counter is incremented by the clock signal, a clock signal transmission line is sufficient for component selection, and so-called address lines are not required. Therefore, even if the number of components increases, the number of transmission paths for component selection does not increase.

【００１０】請求項２の構成のデータ伝送装置においては、リセット信号発生回路から出力されたリセット信号がリセット信号伝送路を介して第１および第２カウンタに供給される。従って、第１および第２カウンタが同時にリセットされるので、第１および第２伝送ポートの動作の同期エラーを防止できる。また、第１および第２カウンタを定期的にリセットすることにより、第１および第２カウンタが、構成要素の選択に必要のない値までインクリメントされるのを防止できるから、動作時間を節約できる。According to another aspect of the data transmission device of the present invention, the reset signal output from the reset signal generation circuit is supplied to the first and second counters via the reset signal transmission path. Therefore, since the first and second counters are reset at the same time, it is possible to prevent a synchronization error in the operation of the first and second transmission ports. Also, by periodically resetting the first and second counters, it is possible to prevent the first and second counters from being incremented to values that are not needed for component selection, thus saving operating time.

【００１１】[0011]

【実施例】【Example】

以下、図面を参照して本考案の実施例を詳細に説明する。図１は、本考案の一実施例を示すブロック図である。この実施例は、第１伝送ポート１と、第２伝送ポート２との間においてアナログデータおよびディジタルデータの伝送を行うデータ伝送装置である。第１伝送ポート１と、第２伝送ポート２との間には、クロックパルス伝送路３Ｃと、リセット信号伝送路３Ｒと、データ伝送路３Ｄと、帰還路３Ｅが設けられている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. This embodiment is a data transmission device for transmitting analog data and digital data between a first transmission port 1 and a second transmission port 2. A clock pulse transmission line 3C, a reset signal transmission line 3R, a data transmission line 3D, and a feedback line 3E are provided between the first transmission port 1 and the second transmission port 2.

【００１２】第１伝送ポート１は、送信すべきアナログデータを発生するアナログ入力末端１０と、送信すべきディジタルデータを発生するディジタル入力末端１１と、アナログデータを受信すべきアナログ出力末端１２と、ディジタルデータを受信すべきディジタル出力末端１３とを備えている。アナログ入力末端１０は、アナログスイッチ２０を介してデータ伝送路３Ｄに接続されている。ディジタル入力末端１１は、アナログスイッチ２１を介してデータ伝送路３Ｄに接続されている。アナログ出力末端１２は、サンプルホールド回路５２およびアナログスイッチ２２を介してデータ伝送路３Ｄに接続されている。ディジタル出力末端１３は、データラッチ５３およびアナログスイッチ２３を介してデータ伝送路３Ｄに接続されている。The first transmission port 1 has an analog input terminal 10 for generating analog data to be transmitted, a digital input terminal 11 for generating digital data to be transmitted, and an analog output terminal 12 for receiving analog data. A digital output terminal 13 for receiving digital data. The analog input terminal 10 is connected to the data transmission line 3D via the analog switch 20. The digital input terminal 11 is connected to the data transmission line 3D via the analog switch 21. The analog output terminal 12 is connected to the data transmission line 3D via the sample hold circuit 52 and the analog switch 22. The digital output terminal 13 is connected to the data transmission line 3D via the data latch 53 and the analog switch 23.

【００１３】カウンタ３１は、第２伝送ポート２に設けられたクロックパルス発生回路４が出力するクロックパルスＣＫをクロックパルス伝送路３Ｃを介して受ける毎に、値を増加させる。また、カウンタ３１は、第２伝送ポート２に設けられたリセット信号発生回路５が出力するリセット信号ＲＳＴをリセット信号伝送路３Ｒを介して受けると、リセットされる。The counter 31 increments the value each time it receives the clock pulse CK output from the clock pulse generation circuit 4 provided in the second transmission port 2 via the clock pulse transmission line 3C. The counter 31 is reset when it receives the reset signal RST output from the reset signal generation circuit 5 provided in the second transmission port 2 via the reset signal transmission line 3R.

【００１４】カウンタ３１の出力は、選択回路４１に供給される。選択回路４１は、カウンタ３１の出力の第１ビットＱ１をゲート信号として受け、カウンタ３１の出力の第２および第３ビットＱ２およびＱ３の値をデコードするデコーダ４３と、一方の入力においてカウンタ３１の出力の第０ビットＱ０を受けるとともに、他方の入力においてクロックパルスＣＫを受けるＮＡＮＤゲート４５とを備えている。The output of the counter 31 is supplied to the selection circuit 41. The selection circuit 41 receives the first bit Q1 of the output of the counter 31 as a gate signal, decodes the values of the second and third bits Q2 and Q3 of the output of the counter 31, and the counter 31 at one input. And a NAND gate 45 which receives the 0th bit Q0 of the output and receives the clock pulse CK at the other input.

【００１５】デコーダ４１は、カウンタ３１の出力である第２および第３ビットＱ２およびＱ３がともに「０」であるときには、アナログ入力末端１０に接続されたアナログスイッチ２０に伝送路使用許可信号Ｙ０を供給し、Ｑ２およびＱ３がそれぞれ「１」および「０」のときには、ディジタル入力末端１１に接続されたアナログスイッチ２１に伝送路使用許可信号Ｙ１を供給し、Ｑ２およびＱ３がそれぞれ「０」および「１」のときには、アナログ出力末端１２に接続されたアナログスイッチ２２に伝送路使用許可信号Ｙ２を供給し、Ｑ２およびＱ３がともに「１」のときには、ディジタル出力末端１３に接続されたアナログスイッチ２３に伝送路使用許可信号Ｙ３を供給する。The decoder 41 sends the transmission path use permission signal Y0 to the analog switch 20 connected to the analog input terminal 10 when the second and third bits Q2 and Q3 output from the counter 31 are both “0”. When Q2 and Q3 are "1" and "0", respectively, the transmission path use permission signal Y1 is supplied to the analog switch 21 connected to the digital input terminal 11, and Q2 and Q3 are "0" and "0", respectively. When "1", the transmission path use permission signal Y2 is supplied to the analog switch 22 connected to the analog output terminal 12, and when both Q2 and Q3 are "1", the analog switch connected to the digital output terminal 13 is connected. 23 to the transmission path use permission signal Y3.

【００１６】アナログスイッチ２０が、伝送路使用許可信号Ｙ０を受けると、接続状態となり、アナログ入力末端１０から出力されるアナログデータが、データ伝送路３Ｄへ供給可能となる。アナログスイッチ２１が、伝送路使用許可信号Ｙ１を受けると、接続状態となり、ディジタル入力末端１１から出力されるディジタルデータが、データ伝送路３Ｄへ供給可能となる。When the analog switch 20 receives the transmission path use permission signal Y0, the analog switch 20 enters the connection state, and the analog data output from the analog input terminal 10 can be supplied to the data transmission path 3D. When the analog switch 21 receives the transmission path use permission signal Y1, it enters the connection state, and the digital data output from the digital input terminal 11 can be supplied to the data transmission path 3D.

【００１７】アナログスイッチ２２が、伝送路使用許可信号Ｙ２を受けると、接続状態となり、データ伝送路３Ｄからのアナログデータがサンプルホールド回路５２に供給可能となる。サンプルホールド回路５２は、ＬＯＷＡＣＴＩＶＥＡＮＤゲート６２から読取信号Ｒ２を受けたときに、アナログスイッチ２２から供給されたアナログデータをサンプリンングして保持する。ＬＯＷＡＣＴＩＶＥＡＮＤゲート６２の一方の入力端子は、デコーダ４３の伝送路使用許可信号Ｙ２を出力する端子に接続され、他方の入力端子は、ＮＡＮＤゲート４５の出力端子に接続されている。ＬＯＷＡＣＴＩＶＥＡＮＤゲート６２は、第２伝送ポート２からの単位伝送時間（これは、伝送路使用許可信号のＯＮの期間に相当）の開始からデータ伝送路３Ｄによる遅延時間経過後に読取信号Ｒ２を出力して、データが確実にサンプルホールド回路５２に保持されるようにする。When the analog switch 22 receives the transmission path use permission signal Y2, the analog switch 22 is brought into the connected state, and the analog data from the data transmission path 3D can be supplied to the sample hold circuit 52. When the sample hold circuit 52 receives the read signal R2 from the LOW ACTIVE AND gate 62, it samples and holds the analog data supplied from the analog switch 22. One input terminal of the LOW ACTIVE AND gate 62 is connected to the terminal of the decoder 43 that outputs the transmission path use permission signal Y2, and the other input terminal is connected to the output terminal of the NAND gate 45. The LOW ACTIVE AND gate 62 receives the read signal R2 after the delay time by the data transmission line 3D has elapsed from the start of the unit transmission time from the second transmission port 2 (this corresponds to the ON period of the transmission line use permission signal). Is output to ensure that the data is held in the sample hold circuit 52.

【００１８】アナログスイッチ２３が、伝送路使用許可信号Ｙ３を受けると、接続状態となり、データ伝送路３Ｄからのディジタルデータがデータラッチ５３に供給可能となる。データラッチ５３は、ＬＯＷＡＣＴＩＶＥＡＮＤゲート６３から読取信号Ｒ３を受けたときに、アナログスイッチ２３から供給されたディジタルデータをラッチする。ＬＯＷＡＣＴＩＶＥＡＮＤゲート６３の一方の入力端子は、デコーダ４３の伝送路使用許可信号Ｙ３を出力する端子に接続され、他方の入力端子は、ＮＡＮＤゲート４５の出力端子に接続されている。ＬＯＷＡＣＴＩＶＥＡＮＤゲート６３は、第２伝送ポート２からの単位伝送時間（これは、伝送路使用許可信号のＯＮの期間に相当）の開始からデータ伝送路３Ｄによる遅延時間経過後に読取信号Ｒ３を出力して、データが確実にデータラッチ５３にラッチされるようにする。When the analog switch 23 receives the transmission path use permission signal Y3, the analog switch 23 is brought into the connected state and the digital data from the data transmission path 3D can be supplied to the data latch 53. The data latch 53 latches the digital data supplied from the analog switch 23 when receiving the read signal R3 from the LOW ACTIVE AND gate 63. One input terminal of the LOW ACTIVE AND gate 63 is connected to the terminal of the decoder 43 that outputs the transmission path use permission signal Y3, and the other input terminal is connected to the output terminal of the NAND gate 45. The LOW ACTIVE AND gate 63 reads the read signal R3 after the delay time by the data transmission path 3D has elapsed from the start of the unit transmission time from the second transmission port 2 (this corresponds to the ON period of the transmission path use permission signal). Is output to ensure that the data is latched in the data latch 53.

【００１９】第２伝送ポート２は、アナログデータを受信すべきアナログ入力処理部７０と、ディジタルデータを受信すべきディジタル入力処理部７１と、送信すべきアナログデータを発生するアナログ出力処理部７２と、送信すべきディジタルデータを発生するディジタル出力処理部７３とを備えている。アナログ入力処理部７０は、サンプルホールド回路９０およびアナログスイッチ８０を介してデータ伝送路３Ｄに接続されている。ディジタル入力処理部７１は、データラッチ９１およびアナログスイッチ８１を介してデータ伝送路３Ｄに接続されている。アナログ出力処理部７２は、アナログスイッチ８２を介してデータ伝送路３Ｄに接続されている。ディジタル出力処理部７３は、アナログスイッチ８３を介してデータ伝送路３Ｄに接続されている。The second transmission port 2 includes an analog input processing unit 70 for receiving analog data, a digital input processing unit 71 for receiving digital data, and an analog output processing unit 72 for generating analog data to be transmitted. And a digital output processing unit 73 for generating digital data to be transmitted. The analog input processing unit 70 is connected to the data transmission line 3D via the sample hold circuit 90 and the analog switch 80. The digital input processing section 71 is connected to the data transmission line 3D via the data latch 91 and the analog switch 81. The analog output processing unit 72 is connected to the data transmission line 3D via the analog switch 82. The digital output processing unit 73 is connected to the data transmission path 3D via the analog switch 83.

【００２０】カウンタ３２は、クロックパルス発生回路４が出力するクロックパルスＣＫをクロックパルス伝送路３Ｃを介して受ける毎に、値を増加させる。また、カウンタ３２は、リセット信号発生回路５が出力するリセット信号ＲＳＴをリセット信号伝送路３Ｒを介して受けると、リセットされる。すなわち、カウンタ３２は、第１伝送ポート１のカウンタ３１と同期した動作をする。The counter 32 increments the value each time it receives the clock pulse CK output from the clock pulse generation circuit 4 via the clock pulse transmission line 3C. Further, the counter 32 is reset when it receives the reset signal RST output from the reset signal generation circuit 5 via the reset signal transmission line 3R. That is, the counter 32 operates in synchronization with the counter 31 of the first transmission port 1.

【００２１】カウンタ３２の出力は、選択回路４２に供給される。選択回路４２は、カウンタ３２の出力の第１ビットＱ１をゲート信号として受け、カウンタ３２の出力の第２および第３ビットＱ２およびＱ３の値をデコードするデコーダ４７と、一方の入力においてカウンタ３２の出力の第０ビットＱ０を受けるとともに、他方の入力においてクロックパルスＣＫを受けるＮＡＮＤゲート４９とを備えている。The output of the counter 32 is supplied to the selection circuit 42. The selection circuit 42 receives the first bit Q1 of the output of the counter 32 as a gate signal, decodes the values of the second and third bits Q2 and Q3 of the output of the counter 32, and the counter 32 at one input. And a NAND gate 49 which receives the 0th bit Q0 of the output and receives the clock pulse CK at the other input.

【００２２】デコーダ４７は、カウンタ３２の出力である第２および第３ビットＱ２およびＱ３がともに「０」であるときには、アナログ入力処理部７０に接続されたアナログスイッチ８０に伝送路使用許可信号Ｙ０を供給し、Ｑ２およびＱ３がそれぞれ「１」および「０」のときには、ディジタル入力処理部７１に接続されたアナログスイッチ８１に伝送路使用許可信号Ｙ１を供給し、Ｑ２およびＱ３がそれぞれ「０」および「１」のときには、アナログ出力処理部７２に接続されたアナログスイッチ８２に伝送路使用許可信号Ｙ２を供給し、Ｑ２およびＱ３がともに「１」のときには、ディジタル出力処理部７３に接続されたアナログスイッチ８３に伝送路使用許可信号Ｙ３を供給する。When the second and third bits Q2 and Q3 output from the counter 32 are both “0”, the decoder 47 sends a transmission path use permission signal to the analog switch 80 connected to the analog input processing unit 70. When Y0 is supplied and Q2 and Q3 are "1" and "0", respectively, a transmission path use permission signal Y1 is supplied to the analog switch 81 connected to the digital input processing unit 71, and Q2 and Q3 are supplied. When it is "0" and "1" respectively, the transmission path use permission signal Y2 is supplied to the analog switch 82 connected to the analog output processing section 72, and when both Q2 and Q3 are "1", digital output processing is performed. The transmission path use permission signal Y3 is supplied to the analog switch 83 connected to the section 73.

【００２３】アナログスイッチ８０が、伝送路使用許可信号Ｙ０を受けると、接続状態となり、データ伝送路３Ｄからのアナログデータがサンプルホールド回路９０に供給可能となる。サンプルホールド回路９０は、ＬＯＷＡＣＴＩＶＥＡＮＤゲート１０１から読取信号Ｒ０を受けたときに、アナログスイッチ８０から供給されたアナログデータをサンプリンングして保持する。ＬＯＷＡＣＴＩＶＥＡＮＤゲート１０１の一方の入力端子は、デコーダ４７の伝送路使用許可信号Ｙ０を出力する端子に接続され、他方の入力端子は、ＮＡＮＤゲート４９の出力端子に接続されている。ＬＯＷＡＣＴＩＶＥＡＮＤゲート１０１は、第１伝送ポート１からの単位伝送時間（これは、伝送路使用許可信号のＯＮの期間に相当）の開始からデータ伝送路３Ｄによる遅延時間経過後に読取信号Ｒ０を出力して、データが確実にサンプルホールド回路９０に保持されるようにする。When the analog switch 80 receives the transmission path use permission signal Y0, the analog switch 80 enters the connection state and the analog data from the data transmission path 3D can be supplied to the sample hold circuit 90. The sample hold circuit 90 samples and holds the analog data supplied from the analog switch 80 when receiving the read signal R0 from the LOW ACTIVE AND gate 101. One input terminal of the LOW ACTIVE AND gate 101 is connected to the terminal of the decoder 47 that outputs the transmission path use permission signal Y0, and the other input terminal is connected to the output terminal of the NAND gate 49. The LOW ACTIVE AND gate 101 outputs the read signal R0 after the delay time by the data transmission line 3D has elapsed from the start of the unit transmission time from the first transmission port 1 (this corresponds to the ON period of the transmission line use permission signal). The data is output to ensure that the data is held in the sample hold circuit 90.

【００２４】アナログスイッチ８１が、伝送路使用許可信号Ｙ１を受けると、接続状態となり、データ伝送路３Ｄからのディジタルデータがデータラッチ９１に供給可能となる。データラッチ９１は、ＬＯＷＡＣＴＩＶＥＡＮＤゲート１０２から読取信号Ｒ１を受けたときに、アナログスイッチ８１から供給されたディジタルデータをラッチする。ＬＯＷＡＣＴＩＶＥＡＮＤゲート１０２の一方の入力端子は、デコーダ４７の伝送路使用許可信号Ｙ１を出力する端子に接続され、他方の入力端子は、ＮＡＮＤゲート４９の出力端子に接続されている。ＬＯＷＡＣＴＩＶＥＡＮＤゲート１０２は、第１伝送ポート１からの単位伝送時間（これは、伝送路使用許可信号のＯＮの期間に相当）の開始からデータ伝送路３Ｄによる遅延時間経過後に読取信号Ｒ１を出力して、データが確実にデータラッチ９１にラッチされるようにする。When the analog switch 81 receives the transmission path use permission signal Y1, the analog switch 81 is brought into the connection state, and the digital data from the data transmission path 3D can be supplied to the data latch 91. The data latch 91 latches the digital data supplied from the analog switch 81 when receiving the read signal R1 from the LOW ACTIVE AND gate 102. One input terminal of the LOW ACTIVE AND gate 102 is connected to the terminal of the decoder 47 that outputs the transmission path use permission signal Y1, and the other input terminal is connected to the output terminal of the NAND gate 49. The LOW AC TIVE AND gate 102 reads the read signal after the delay time by the data transmission line 3D has elapsed from the start of the unit transmission time from the first transmission port 1 (this corresponds to the ON period of the transmission line use permission signal). Output R1 to ensure that the data is latched in the data latch 91.

【００２５】アナログスイッチ８２が、伝送路使用許可信号Ｙ２を受けると、接続状態となり、アナログ出力処理部７２から出力されるアナログデータが、データ伝送路３Ｄへ供給可能となる。アナログスイッチ８３が、伝送路使用許可信号Ｙ３を受けると、接続状態となり、ディジタル出力処理部７３から出力されるディジタルデータが、データ伝送路３Ｄへ供給可能となる。When the analog switch 82 receives the transmission path use permission signal Y2, the analog switch 82 enters the connection state, and the analog data output from the analog output processing unit 72 can be supplied to the data transmission path 3D. When the analog switch 83 receives the transmission path use permission signal Y3, the analog switch 83 enters the connected state, and the digital data output from the digital output processing unit 73 can be supplied to the data transmission path 3D.

【００２６】図２は、図１の実施例の伝送動作を示すタイミングチャ−トである。以下、図２を参照しつつ図１の実施例の動作を説明する。第１および第２伝送ポート１および２のカウンタ３１および３２は、クロックパルスＣＫによって値が順次増加される。第１伝送ポート１のカウンタ３１の出力である第２および第３ビットＱ２およびＱ３がともに「０」になると、デコーダ４３は、アナログ入力末端１０に接続されたアナログスイッチ２０に伝送路使用許可信号Ｙ０を供給し、これにより、アナログスイッチ２０が接続状態となって、アナログ入力末端１０から出力されたアナログデータが、アナログスイッチ２０を介してデータ伝送路３Ｄに供給される。FIG. 2 is a timing chart showing the transmission operation of the embodiment of FIG. The operation of the embodiment shown in FIG. 1 will be described below with reference to FIG. The counters 31 and 32 of the first and second transmission ports 1 and 2 are sequentially incremented in value by the clock pulse CK. When both the second and third bits Q 2 and Q 3 output from the counter 31 of the first transmission port 1 become “0”, the decoder 43 permits the analog switch 20 connected to the analog input terminal 10 1 to use the transmission path. The signal Y0 is supplied, whereby the analog switch 20 is brought into the connected state, and the analog data output from the analog input terminal 10 is supplied to the data transmission line 3D via the analog switch 20.

【００２７】他方、第２伝送ポート２のカウンタ３２の出力である第２および第３ビットＱ２およびＱ３がともに「０」になると、デコーダ４７は、アナログ入力処理部７０に接続されたアナログスイッチ８０に伝送路使用許可信号Ｙ０を供給し、これにより、アナログスイッチ８０が接続状態となって、第１伝送ポート１のアナログ入力末端１０からデータ伝送路３Ｄに供給されたアナログデータが、アナログスイッチ８０を介してサンプルホールド回路９０に供給される。そして、ＬＯＷＡＣＴＩＶＥＡＮＤゲート１０１から読取信号Ｒ０が供給されると、サンプルホールド回路９０は、供給されたアナログデータをサンプリングするとともに保持し、アナログ入力処理部７０に出力する。On the other hand, when both the second and third bits Q 2 and Q 3, which are the outputs of the counter 32 of the second transmission port 2, become “0”, the decoder 47 causes the analog input processing unit 70 to be connected to the analog input processing unit 70. The transmission path use permission signal Y0 is supplied to the switch 80, whereby the analog switch 80 is brought into the connected state and the analog data supplied from the analog input terminal 10 of the first transmission port 1 to the data transmission path 3D is It is supplied to the sample hold circuit 90 via the analog switch 80. When the read signal R0 is supplied from the LOW ACTIVE AND gate 101, the sample and hold circuit 90 samples and holds the supplied analog data, and outputs it to the analog input processing unit 70.

【００２８】次に、第１伝送ポート１のカウンタ３１の出力である第２および第３ビットＱ２およびＱ３がそれぞれ「１」および「０」になると、デコーダ４３は、ディジタル出力末端１１に接続されたアナログスイッチ２１に伝送路使用許可信号Ｙ１を供給し、これにより、アナログスイッチ２１が接続状態となって、ディジタル入力末端１１から出力されたディジタルデータが、アナログスイッチ２１を介してデータ伝送路３Ｄに供給される。Next, when the second and third bits Q 2 and Q 3 output from the counter 31 of the first transmission port 1 become “1” and “0”, respectively, the decoder 43 outputs to the digital output terminal 11. The transmission path use permission signal Y1 is supplied to the connected analog switch 21, whereby the analog switch 21 is brought into the connected state, and the digital data output from the digital input terminal 11 is transmitted via the analog switch 21. Is supplied to the road 3D.

【００２９】他方、第２伝送ポート２のカウンタ３２の出力である第２および第３ビットＱ２およびＱ３がそれぞれ「１」および「０」になると、デコーダ４７は、ディジタル入力処理部７１に接続されたアナログスイッチ８１に伝送路使用許可信号Ｙ１を供給し、これにより、アナログスイッチ８１が接続状態となって、第１伝送ポート１のディジタル入力末端１１からデータ伝送路３Ｄに供給されたディジタルデータが、アナログスイッチ８１を介してデータラッチ９１に供給される。そして、ＬＯＷＡＣＴＩＶＥＡＮＤゲート１０２から読取信号Ｒ１が供給されると、データラッチ９１は、供給されたディジタルデータをラッチし、ディジタル入力処理部７１に出力する。On the other hand, when the second and third bits Q 2 and Q 3 which are the outputs of the counter 32 of the second transmission port 2 become “1” and “0”, respectively, the decoder 47 causes the digital input processing unit 71 to operate. The transmission path use permission signal Y 1 is supplied to the connected analog switch 81, whereby the analog switch 81 is brought into the connected state and supplied from the digital input terminal 11 of the first transmission port 1 to the data transmission path 3D. Digital data is supplied to the data latch 91 via the analog switch 81. When the read signal R1 is supplied from the LOWACTIVE AND gate 102, the data latch 91 latches the supplied digital data and outputs it to the digital input processing unit 71.

【００３０】次に、第２伝送ポート２のカウンタ３２の出力である第２および第３ビットＱ２およびＱ３がそれぞれ「０」および「１」になると、デコーダ４７は、アナログ出力処理部７２に接続されたアナログスイッチ８２に伝送路使用許可信号Ｙ２を供給し、これにより、アナログスイッチ８２が接続状態となって、アナログ出力処理部７２から出力されたアナログデータが、アナログスイッチ８２を介してデータ伝送路３Ｄに供給される。Next, when the second and third bits Q 2 and Q 3 which are the outputs of the counter 32 of the second transmission port 2 become “0” and “1”, respectively, the decoder 47 causes the analog output processing unit 72 to output. The transmission path use permission signal Y2 is supplied to the analog switch 82 connected to the analog switch 82. As a result, the analog switch 82 enters the connected state, and the analog data output from the analog output processing unit 72 passes through the analog switch 82. Are supplied to the data transmission path 3D.

【００３１】他方、第１伝送ポート１のカウンタ３１の出力である第２および第３ビットＱ２およびＱ３がそれぞれ「０」および「１」になると、デコーダ４３は、アナログ出力末端１２に接続されたアナログスイッチ２２に伝送路使用許可信号Ｙ２を供給し、これにより、アナログスイッチ２２が接続状態となって、第２伝送ポート２のアナログ出力処理部７２からデータ伝送路３Ｄに供給されたアナログデータが、アナログスイッチ２２を介してサンプルホールド回路５２に供給される。そして、ＬＯＷＡＣＴＩＶＥＡＮＤゲート６２から読取信号Ｒ２が供給されると、サンプルホールド回路５２は、供給されたアナログデータをサンプリングするとともに保持し、アナログ出力末端１２に出力する。On the other hand, when the second and third bits Q 2 and Q 3 which are the outputs of the counter 31 of the first transmission port 1 become “0” and “1”, respectively, the decoder 43 is connected to the analog output terminal 12. The transmission path use permission signal Y2 is supplied to the analog switch 22 that has been set, whereby the analog switch 22 is connected and supplied from the analog output processing unit 72 of the second transmission port 2 to the data transmission path 3D. The analog data is supplied to the sample hold circuit 52 via the analog switch 22. When the read signal R2 is supplied from the LOWACTIVE AND gate 62, the sample hold circuit 52 samples and holds the supplied analog data, and outputs it to the analog output terminal 12.

【００３２】次に、第２伝送ポート２のカウンタ３２の出力である第２および第３ビットＱ２およびＱ３がともに「１」になると、デコーダ４７は、ディジタル出力処理部７３に接続されたアナログスイッチ８３に伝送路使用許可信号Ｙ３を供給し、これにより、アナログスイッチ８３が接続状態となって、ディジタル出力処理部７３から出力されたディジタルデータが、アナログスイッチ８３を介してデータ伝送路３Ｄに供給される。Next, when both the second and third bits Q 2 and Q 3 which are the outputs of the counter 32 of the second transmission port 2 become “1”, the decoder 47 causes the analog output processor 73 to be connected to the analog output processor 73. The transmission path use permission signal Y3 is supplied to the switch 83, whereby the analog switch 83 is brought into the connected state, and the digital data output from the digital output processing unit 73 is transmitted via the analog switch 83. Is supplied to the road 3D.

【００３３】他方、第１伝送ポート１のカウンタ３１の出力である第２および第３ビットＱ２およびＱ３がともに「１」になると、デコーダ４３は、ディジタル出力末端１３に接続されたアナログスイッチ２３に伝送路使用許可信号Ｙ３を供給し、これにより、アナログスイッチ２３が接続状態となって、第２伝送ポート２のディジタル出力処理部７３からデータ伝送路３Ｄに供給されたディジタルデータが、アナログスイッチ２３を介してデータラッチ５３に供給される。そして、ＬＯＷＡＣＴＩＶＥＡＮＤゲート６３２から読取信号Ｒ３が供給されると、データラッチ５３は、供給されたディジタルデータをラッチし、ディジタル出力末端１３に出力する。On the other hand, when both the second and third bits Q 2 and Q 3, which are the outputs of the counter 31 of the first transmission port 1, become “1”, the decoder 43 causes the analog switch connected to the digital output terminal 13 to switch. 23. The transmission path use permission signal Y3 is supplied to 23, whereby the analog switch 23 is connected and the digital data supplied from the digital output processing unit 73 of the second transmission port 2 to the data transmission path 3D is The data is supplied to the data latch 53 via the analog switch 23. When the read signal R3 is supplied from the LOW ACTIVE AND gate 632, the data latch 53 latches the supplied digital data and outputs it to the digital output terminal 13.

【００３４】以上のように、第１伝送ポート１の入出力末端と、第２伝送ポート２の入出力処理部とが、同期化された番地割付をされるため、対応した入出力末端と入出力処理部のみが、デ−タ伝送路３Ｄを使用できることになる。また、複数の入出力末端と、対応する複数の入出力処理部とで、データ伝送路３Ｄを時分割で使用するので、一本の伝送路でデータを伝送できる。また、アナログデ−タもアナログ値のまま伝送するため、従来のようなＤ／Ａ変換およびＡ／Ｄ変換は不要となる。さらに、入出力番地の割付にはカウンタ３１および３２の出力を利用しているため、番地を指定する為のいわゆるアドレスラインは不要となる。このことは情報の数が多くなった場合にも、カウンタのビット数を増加させるることで対応でき、伝送路の数は増加しないことを意味する。またカウンタ３１および３２を定期的に、また同時にリセットすることにより、不要な番地割付けを行うことを防止でき、カウンタ３１および３２の同期エラーも防止できる。As described above, since the input / output terminal of the first transmission port 1 and the input / output processing unit of the second transmission port 2 are assigned the synchronized addresses, the corresponding input / output terminals are input. Only the output processing unit can use the data transmission line 3D. Further, since the data transmission line 3D is used in a time division manner by the plurality of input / output terminals and the corresponding plurality of input / output processing units, data can be transmitted by one transmission line. Further, since the analog data is also transmitted as the analog value, the conventional D / A conversion and A / D conversion are unnecessary. Further, since the outputs of the counters 31 and 32 are used for allocating the input / output addresses, so-called address lines for designating the addresses are unnecessary. This means that even if the number of information increases, it can be dealt with by increasing the number of bits of the counter, and the number of transmission lines does not increase. Further, by resetting the counters 31 and 32 periodically and at the same time, it is possible to prevent unnecessary address assignment and prevent synchronization errors of the counters 31 and 32.

【００３５】[0035]

【考案の効果】[Effect of the device]

以上の説明から明かなように、請求項１のデータ伝送装置によれば、第１および第２伝送ポートにそれぞれ第１および第２カウンタを設け、クロック信号発生回路からクロック信号伝送路を介して供給されるクロック信号によって第１および第２カウンタをインクリメントし、第１伝送ポートに設けられた第１選択回路が、第１カウンタの出力に応じて、第１伝送ポートの複数の構成要素のいずれか一つを選択して、データ伝送路を介するデータ伝送を可能にするとともに、第２伝送ポートに設けられた第２選択回路が、第２カウンタの出力に応じて、第２伝送ポートの複数の構成要素のいずれか一つを選択して、データ伝送路を介するデータ伝送を可能にするので、１つのデータ伝送路でデータを伝送できる。また、アナログデータもそのまま伝送できるので、Ａ／Ｄ変換およびＤ／Ａ変換が不要となる。また、構成要素の選択の基礎としてカウンタの出力を使用し、カウンタをクロック信号でインクリメントしているので、構成要素選択のためにはクロック信号伝送路があればよく、いわゆるアドレスラインが不要となり、構成要素の数が増加しても、構成要素選択のための伝送路数は、増加しない。従って、スペースおよびコストを低減できる。 As is apparent from the above description, according to the data transmission device of claim 1, the first and second transmission ports are provided with the first and second counters, respectively, and the clock signal generation circuit is connected to the clock signal transmission line. The first and second counters are incremented by the clock signal supplied via the first selection circuit, and the first selection circuit provided in the first transmission port is configured to detect the plurality of the first transmission ports in accordance with the output of the first counter. One of the constituent elements is selected to enable data transmission through the data transmission path, and the second selection circuit provided in the second transmission port causes the second selection circuit to output the second counter according to the output of the second counter. Since any one of the plurality of components of the transmission port is selected to enable data transmission through the data transmission line, data can be transmitted through one data transmission line. Also, since analog data can be transmitted as it is, A / D conversion and D / A conversion are not required. Also, since the output of the counter is used as the basis of component selection and the counter is incremented by the clock signal, a clock signal transmission line is sufficient for component selection, and so-called address lines are not required. Even if the number of components increases, the number of transmission paths for component selection does not increase. Therefore, space and cost can be reduced.

【００３６】請求項２のデータ伝送装置によれば、リセット信号発生回路から出力されたリセット信号をリセット信号伝送路を介して第１および第２カウンタに供給するようにしたので、第１および第２カウンタを同時にリセットできるから、第１および第２伝送ポートの動作の同期エラーを防止できる。また、第１および第２カウンタを定期的にリセットすることにより、第１および第２カウンタが、構成要素の選択に必要のない値までインクリメントされるのを防止できるので、無駄な時間が生じることがない。According to the data transmission device of the second aspect, the reset signal output from the reset signal generation circuit is supplied to the first and second counters through the reset signal transmission path. Since the second counter can be reset at the same time, it is possible to prevent a synchronization error in the operation of the first and second transmission ports. Also, by periodically resetting the first and second counters, it is possible to prevent the first and second counters from being incremented to values that are not necessary for the selection of the component, so that the dead time is reduced. It never happens.

【図面の簡単な説明】[Brief description of drawings]

【図１】本考案のデ−タ伝送装置の一実施例の構成を示
すブロック図である。FIG. 1 is a block diagram showing a configuration of an embodiment of a data transmission device of the present invention.

【図２】図１の実施例の伝送動作を示すタイミングチャ
−トである。2 is a timing chart showing a transmission operation of the embodiment of FIG.

【符号の説明】[Explanation of symbols]

１第１伝送ポート２第２伝送ポート３Ｃクロックパルス伝送路３Ｒリセット信号伝送路３Ｄデータ伝送路１０アナログ入力末端１１ディジタル入力末端１２アナログ出力末端１３ディジタル出力末端３１、３２カウンタ４１、４２選択回路４３、４７デコーダ４５、４９ＮＡＮＤゲート６２、６３ＬＯＷＡＣＴＩＶＥＡＮＤゲート７０アナログ入力処理部７１ディジタル入力処理部７２アナログ出力処理部７３ディジタル出力処理部１０１、１０２ＬＯＷＡＣＴＩＶＥＡＮＤゲート 1 1st transmission port 2 2nd transmission port 3C clock pulse transmission line 3R reset signal transmission line 3D data transmission line 10 analog input terminal 11 digital input terminal 12 analog output terminal 13 digital output terminal 31, 32 counter 41, 42 selection circuit 43 , 47 Decoder 45, 49 NAND gate 62, 63 LOW ACTIVE AND gate 70 Analog input processing unit 71 Digital input processing unit 72 Analog output processing unit 73 Digital output processing unit 101, 102 LOW ACTIVE AND gate

フロントページの続き (72)考案者大家清神奈川県横浜市栄区長尾台町471番地株式会社ニコン横浜製作所内Continuation of the front page (72) The inventor Kiyoshi Kiyoshi, 471 Nagaodai-cho, Sakae-ku, Yokohama-shi, Kanagawa Prefectural Nikon Yokohama Works

Claims

【実用新案登録請求の範囲】[Scope of utility model registration request]

【請求項１】複数の構成要素を含む第１伝送ポート
と、この第１ポートの複数の構成要素にそれぞれ対応し
た複数の構成要素を含む第２伝送ポートとの間のデータ
伝送を行うデータ伝送装置において、前記第１伝送ポートに設けられた第１カウンタと、前記第２伝送ポートに設けられた第２カウンタと、前記第１および第２カウンタをインクリメントするため
のクロック信号を発生するクロック信号発生回路と、前記クロック信号を前記第１および第２カウンタに供給
するために、前記第１第１カウンタと前記第２カウンタ
との間に設けられたクロック信号伝送路と、前記第１伝送ポートの複数の構成要素と、前記第２伝送
ポートの複数の構成要素との間に設けられた１つのデー
タ伝送路と前記第１伝送ポートに設けられ、前記第１カ
ウンタの出力に応じて、前記第１伝送ポートの複数の構
成要素のいずれか一つが前記データ伝送路を介するデー
タ伝送が可能となるように前記第１伝送ポートの複数の
構成要素のいずれか一つを選択する第１選択回路と、前記第２伝送ポートに設けられ、前記第２カウンタの出
力に応じて、前記第２伝送ポートの複数の構成要素のい
ずれか一つが前記データ伝送路を介するデータ伝送が可
能となるように前記第２伝送ポートの複数の構成要素の
いずれか一つを選択する第２選択回路とを備えることを
特徴とするデータ伝送装置。1. A data transmission for performing data transmission between a first transmission port including a plurality of constituent elements and a second transmission port including a plurality of constituent elements respectively corresponding to the plurality of constituent elements of the first port. In the device, a first counter provided at the first transmission port, a second counter provided at the second transmission port, and a clock signal for generating a clock signal for incrementing the first and second counters. A generator circuit, a clock signal transmission path provided between the first and second counters for supplying the clock signal to the first and second counters, and the first transmission port A data transmission path provided between the plurality of constituent elements of the second transmission port and the plurality of constituent elements of the second transmission port and the first transmission port; One of the plurality of constituent elements of the first transmission port such that any one of the plurality of constituent elements of the first transmission port enables data transmission via the data transmission path. A first selection circuit for selecting one of the plurality of second transmission ports, and one of a plurality of components of the second transmission port is provided in the second transmission port via the data transmission path according to an output of the second counter. A data transmission device, comprising: a second selection circuit that selects any one of the plurality of components of the second transmission port so that data transmission is possible.

【請求項２】前記第１および第２カウンタを周期的に
リセットするためのリセット信号を発生するリセット信
号発生回路と、前記第１および第２カウンタに前記リセット信号を供給
するために、前記の第１カウンタと前記の第２カウンタ
との間に設けられたリセット信号伝送路とをさらに備え
ることを特徴とする請求項１記載のデータ伝送装置。2. A reset signal generating circuit for generating a reset signal for periodically resetting the first and second counters, and the reset signal generating circuit for supplying the reset signal to the first and second counters. The data transmission device according to claim 1, further comprising a reset signal transmission path provided between the first counter and the second counter.