JPH0559986U - Data transmission equipment - Google Patents
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- JPH0559986U JPH0559986U JP545292U JP545292U JPH0559986U JP H0559986 U JPH0559986 U JP H0559986U JP 545292 U JP545292 U JP 545292U JP 545292 U JP545292 U JP 545292U JP H0559986 U JPH0559986 U JP H0559986U
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Abstract
(57)【要約】
【目的】 1本の伝送路を使用するだけで、アナログデ
ータおよびディジタルデータを双方向に伝送できる簡単
な構成のデータ伝送装置を提供する。
【構成】 伝送ポート1および2に、それぞれカウンタ
31および32を設け、クロックパルス発生回路4から
クロック信号伝送路3Cを介して供給されるクロック信
号CKによってカウンタ31および32をインクリメン
トし、伝送ポート1に設けられた選択回路41が、カウ
ンタ31の出力に応じて、伝送ポート1の複数の構成要
素のいずれか一つを選択して、データ伝送路3Dを介す
るデータ伝送を可能にするとともに、伝送ポート2に設
けられた選択回路42が、カウンタ32の出力に応じ
て、伝送ポート2の複数の構成要素のいずれか一つを選
択して、データ伝送路3Dを介するデータ伝送を可能に
する。
(57) [Summary] [Object] To provide a data transmission device having a simple structure capable of bidirectionally transmitting analog data and digital data by using only one transmission line. Configuration: Counters 31 and 32 are provided on the transmission ports 1 and 2, respectively, and the counters 31 and 32 are incremented by a clock signal CK supplied from a clock pulse generation circuit 4 via a clock signal transmission line 3C. The selection circuit 41 provided in the section 1 selects any one of the plurality of constituent elements of the transmission port 1 according to the output of the counter 31 to enable the data transmission via the data transmission path 3D and to transmit the data. The selection circuit 42 provided in the port 2 selects any one of the plurality of constituent elements of the transmission port 2 according to the output of the counter 32 and enables data transmission via the data transmission path 3D.
Description
【0001】[0001]
本考案は、複数の例えば入出力情報等のデータを伝送するデータ伝送装置に関 する。 The present invention relates to a data transmission device for transmitting a plurality of data such as input / output information.
【0002】[0002]
従来、入出力情報を伝送する代表的方法としては、以下のものが存在する。 (1)各入出力末端および各入出力処理部の間に、専用の伝送路を1本設ける 方法。 (2)入出力末端および入出力処理部を指定するための符号化アドレスの伝送 路(アドレスバス)と、符号化デ−タの伝送路(デ−タバス)と、デ−タの送受 信タイミングをとるための制御信号の伝送路と、これらの伝送路を制御し制御信 号の発生を制御する制御装置を備える、いわゆるプロセッサバスによる方法。 (3)符号化デ−タの往復用の伝送路と、デ−タ送受信のための制御信号の伝 送路と、制御装置とを備え、各入出力デ−タを一定の長さ、順序にて直列デ−タ 転送する方法(例えば、RS−232C,422等のビットシリアルインタ−フ ェ−ス)。 Conventionally, there are the following typical methods of transmitting input / output information. (1) A method of providing one dedicated transmission line between each input / output terminal and each input / output processing unit. (2) Coded address transmission line (address bus) for designating the input / output terminal and the input / output processing unit, the transmission line (data bus) of encoded data, and the transmission / reception timing of data A so-called processor bus method, which comprises a control signal transmission line for controlling the transmission and a control device for controlling these transmission lines to control the generation of a control signal. (3) A transmission line for reciprocating encoded data, a transmission line for control signals for transmitting and receiving data, and a control device are provided, and each input / output data has a fixed length and sequence. Method for serial data transfer (for example, bit serial interface such as RS-232C, 422).
【0003】[0003]
上述の従来の技術の(1)においては、入出力末端の数に応じた伝送路が必要 となり、多大な配線スペ−ス、配線コストが必要となる。 In the above-mentioned conventional technique (1), a transmission line corresponding to the number of input / output terminals is required, and a large wiring space and wiring cost are required.
【0004】 (2)においては、アナログデ−タを伝送するためには、アナログ/ディジタ ル変換を行う必要があり、入出力末端の回路が複雑になるほか、マイクロプロセ ッサの介在が不可避である。 また入出力末端の数nもしくはアナログ・デ−タ の分解能1/nに対しlog2n以上の数の伝送路が必要となる。In (2), in order to transmit analog data, it is necessary to perform analog / digital conversion, which complicates the circuit at the input / output end, and the intervention of a microprocessor is unavoidable. is there. Further, the number of transmission lines is not less than log 2 n with respect to the number n of input / output terminals or the resolution 1 / n of analog data.
【0005】 (3)においても、アナログデ−タをディジタルデータに変換する必要がある とともに、並列/直列のデ−タ変換が必要となり、入出力末端の回路が複雑とな ってしまう。また双方向のデ−タ伝送のためには2系統の伝送ラインが必要とな る。Also in (3), it is necessary to convert analog data into digital data, and parallel / series data conversion is required, which complicates the circuit at the input / output end. In addition, two lines of transmission lines are required for bidirectional data transmission.
【0006】 本考案は、上述の従来の問題点解決すべくなされてもので、複数の構成要素を 含む第1伝送ポートと、この第1ポートの複数の構成要素にそれぞれ対応した複 数の構成要素を含む第2伝送ポートとの間において、1本の伝送路を使用するだ けで、アナログデータおよびディジタルデータを双方向に伝送できる簡単な構成 のデータ伝送装置を提供することを目的とする。The present invention has been made to solve the above-mentioned problems of the related art. Therefore, a first transmission port including a plurality of components and a plurality of configurations corresponding to the plurality of components of the first port are provided. It is an object of the present invention to provide a data transmission device having a simple structure capable of bidirectionally transmitting analog data and digital data by using only one transmission path with a second transmission port including elements. ..
【0007】[0007]
請求項1に記載のデータ伝送装置は、複数の構成要素(例えば、実施例のアナ ログ入力末端10、ディジタル入力末端11、アナログ出力末端12およびディ ジタル出力末端13)を含む第1伝送ポートに設けられた第1カウンタ(例えば 、実施例のカウンタ31)と、これらの複数の構成要素にそれぞれ対応した複数 の構成要素(例えば、実施例のアナログ入力処理部70、ディジタル入力処理部 71、アナログ出力処理部72およびディジタル出力処理部73)を含む第2伝 送ポートに設けられた第2カウンタ(例えば、実施例のカウンタ32)と、第1 および第2カウンタをインクリメントするためのクロック信号を発生するクロッ ク信号発生回路(例えば、実施例のクロックパルス発生回路4)と、クロック信 号を第1および第2カウンタに供給するために、第1カウンタと第2カウンタと の間に設けられたクロック信号伝送路(例えば、実施例のクロックパルス伝送路 3C)と、第1伝送ポートの複数の構成要素と、第2伝送ポートの複数の構成要 素との間に設けられた1つのデータ伝送路(例えば、実施例のデータ伝送路3D )と、第1伝送ポートに設けられ、第1カウンタの出力に応じて、第1伝送ポー トの複数の構成要素のいずれか一つがデータ伝送路を介するデータ伝送が可能と なるように第1伝送ポートの複数の構成要素のいずれか一つを選択する第1選択 回路(例えば、実施例の選択回路41、ならびにLOW ACTIVE AND ゲート62および63)と、第2伝送ポートに設けられ、第2カウンタの出力に 応じて、第2伝送ポートの複数の構成要素のいずれか一つがデータ伝送路を介す るデータ伝送が可能となるように第2伝送ポートの複数の構成要素のいずれか一 つを選択する第2選択回路(例えば、実施例の選択回路42、LOW ACTI VE ANDゲート101および102)とを備えることを特徴とする。 The data transmission device according to claim 1, wherein the first transmission port includes a plurality of components (for example, an analog input terminal 10, a digital input terminal 11, an analog output terminal 12 and a digital output terminal 13 of the embodiment). The provided first counter (for example, the counter 31 of the embodiment) and a plurality of constituent elements (for example, the analog input processing unit 70, the digital input processing unit 71, and the analog of the embodiment) respectively corresponding to these plurality of constituent elements A second counter (for example, the counter 32 of the embodiment) provided in the second transmission port including the output processing unit 72 and the digital output processing unit 73) and a clock signal for incrementing the first and second counters are provided. The generated clock signal generation circuit (for example, the clock pulse generation circuit 4 of the embodiment) and the clock signal A clock signal transmission line (for example, the clock pulse transmission line 3C of the embodiment) provided between the first counter and the second counter to supply the two counters; and a plurality of components of the first transmission port. , One data transmission path (for example, the data transmission path 3D of the embodiment) provided between the plurality of constituent elements of the second transmission port and the output of the first counter provided at the first transmission port. According to the first transmission port, any one of the plurality of components of the first transmission port selects one of the plurality of components of the first transmission port so that data transmission through the data transmission path is possible. The selection circuit (for example, the selection circuit 41 of the embodiment, and the LOW ACTIVE AND gates 62 and 63) and the second transmission port, which are provided in the second transmission port, are provided in accordance with the output of the second counter. A second selection circuit that selects any one of the plurality of components of the second transmission port so that any one of the components can transmit data via the data transmission path (for example, the selection of the embodiment). Circuit 42, LOW ACTIVE VE AND gates 101 and 102).
【0008】 請求項2に記載のデータ伝送装置は、第1および第2カウンタを周期的にリセ ットするためのリセット信号を発生するリセット信号発生回路(例えば、実施例 のリセット信号発生回路5)と、第1および第2カウンタにリセット信号を供給 するために、第1カウンタと第2カウンタとの間に設けられたリセット信号伝送 路(例えば、実施例のリセット信号伝送路3R)とをさらに備える。According to another aspect of the data transmission device of the present invention, a reset signal generating circuit that generates a reset signal for periodically resetting the first and second counters (for example, the reset signal generating circuit 5 of the embodiment). ) And a reset signal transmission line (for example, the reset signal transmission line 3R of the embodiment) provided between the first counter and the second counter for supplying the reset signal to the first and second counters. Further prepare.
【0009】[0009]
請求項1の構成のデータ伝送装置においては、第1伝送ポートに設けられた第 1カウンタおよび第2伝送ポートに設けられた第2カウンタが、クロック信号発 生回路からクロック信号伝送路を介して供給されるクロック信号によってそれぞ れ、インクリメントされ、第1選択回路が、第1カウンタの出力に応じて、第1 伝送ポートの複数の構成要素のいずれか一つを選択して、データ伝送路を介する データ伝送を可能にするとともに、第2選択回路が、第2カウンタの出力に応じ て、第2伝送ポートの複数の構成要素のいずれか一つを選択して、データ伝送路 を介するデータ伝送を可能にする。従って、1つのデータ伝送路でデータを伝送 できる。また、アナログデータもそのまま伝送できるので、A/D変換およびD /A変換が不要となる。また、構成要素の選択の基礎としてカウンタの出力を使 用し、カウンタをクロック信号でインクリメントしているので、構成要素選択の ためにはクロック信号伝送路があればよく、いわゆるアドレスラインが不要とな り、構成要素の数が増加しても、構成要素選択のための伝送路数は、増加しない 。 In the data transmission device having the structure of claim 1, the first counter provided in the first transmission port and the second counter provided in the second transmission port are provided from the clock signal generating circuit via the clock signal transmission path. The first selection circuit is incremented by the supplied clock signal, respectively, and the first selection circuit selects any one of the plurality of components of the first transmission port according to the output of the first counter, and the data transmission path is selected. Data transmission via the data transmission line, while the second selection circuit selects any one of the plurality of components of the second transmission port according to the output of the second counter. Enable transmission. Therefore, the data can be transmitted through one data transmission path. Further, since the analog data can be transmitted as it is, A / D conversion and D / A conversion are unnecessary. Also, since the output of the counter is used as the basis of component selection and the counter is incremented by the clock signal, a clock signal transmission line is sufficient for component selection, and so-called address lines are not required. Therefore, even if the number of components increases, the number of transmission paths for component selection does not increase.
【0010】 請求項2の構成のデータ伝送装置においては、リセット信号発生回路から出力 されたリセット信号がリセット信号伝送路を介して第1および第2カウンタに供 給される。従って、第1および第2カウンタが同時にリセットされるので、第1 および第2伝送ポートの動作の同期エラーを防止できる。また、第1および第2 カウンタを定期的にリセットすることにより、第1および第2カウンタが、構成 要素の選択に必要のない値までインクリメントされるのを防止できるから、動作 時間を節約できる。According to another aspect of the data transmission device of the present invention, the reset signal output from the reset signal generation circuit is supplied to the first and second counters via the reset signal transmission path. Therefore, since the first and second counters are reset at the same time, it is possible to prevent a synchronization error in the operation of the first and second transmission ports. Also, by periodically resetting the first and second counters, it is possible to prevent the first and second counters from being incremented to values that are not needed for component selection, thus saving operating time.
【0011】[0011]
以下、図面を参照して本考案の実施例を詳細に説明する。 図1は、本考案の 一実施例を示すブロック図である。この実施例は、第1伝送ポート1と、第2伝 送ポート2との間においてアナログデータおよびディジタルデータの伝送を行う データ伝送装置である。第1伝送ポート1と、第2伝送ポート2との間には、ク ロックパルス伝送路3Cと、リセット信号伝送路3Rと、データ伝送路3Dと、 帰還路3Eが設けられている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. This embodiment is a data transmission device for transmitting analog data and digital data between a first transmission port 1 and a second transmission port 2. A clock pulse transmission line 3C, a reset signal transmission line 3R, a data transmission line 3D, and a feedback line 3E are provided between the first transmission port 1 and the second transmission port 2.
【0012】 第1伝送ポート1は、送信すべきアナログデータを発生するアナログ入力末端 10と、送信すべきディジタルデータを発生するディジタル入力末端11と、ア ナログデータを受信すべきアナログ出力末端12と、ディジタルデータを受信す べきディジタル出力末端13とを備えている。アナログ入力末端10は、アナロ グスイッチ20を介してデータ伝送路3Dに接続されている。ディジタル入力末 端11は、アナログスイッチ21を介してデータ伝送路3Dに接続されている。 アナログ出力末端12は、サンプルホールド回路52およびアナログスイッチ2 2を介してデータ伝送路3Dに接続されている。ディジタル出力末端13は、デ ータラッチ53およびアナログスイッチ23を介してデータ伝送路3Dに接続さ れている。The first transmission port 1 has an analog input terminal 10 for generating analog data to be transmitted, a digital input terminal 11 for generating digital data to be transmitted, and an analog output terminal 12 for receiving analog data. A digital output terminal 13 for receiving digital data. The analog input terminal 10 is connected to the data transmission line 3D via the analog switch 20. The digital input terminal 11 is connected to the data transmission line 3D via the analog switch 21. The analog output terminal 12 is connected to the data transmission line 3D via the sample hold circuit 52 and the analog switch 22. The digital output terminal 13 is connected to the data transmission line 3D via the data latch 53 and the analog switch 23.
【0013】 カウンタ31は、第2伝送ポート2に設けられたクロックパルス発生回路4が 出力するクロックパルスCKをクロックパルス伝送路3Cを介して受ける毎に、 値を増加させる。また、カウンタ31は、第2伝送ポート2に設けられたリセッ ト信号発生回路5が出力するリセット信号RSTをリセット信号伝送路3Rを介 して受けると、リセットされる。The counter 31 increments the value each time it receives the clock pulse CK output from the clock pulse generation circuit 4 provided in the second transmission port 2 via the clock pulse transmission line 3C. The counter 31 is reset when it receives the reset signal RST output from the reset signal generation circuit 5 provided in the second transmission port 2 via the reset signal transmission line 3R.
【0014】 カウンタ31の出力は、選択回路41に供給される。選択回路41は、カウン タ31の出力の第1ビットQ1をゲート信号として受け、カウンタ31の出力の 第2および第3ビットQ2およびQ3の値をデコードするデコーダ43と、一方 の入力においてカウンタ31の出力の第0ビットQ0を受けるとともに、他方の 入力においてクロックパルスCKを受けるNANDゲート45とを備えている。The output of the counter 31 is supplied to the selection circuit 41. The selection circuit 41 receives the first bit Q1 of the output of the counter 31 as a gate signal, decodes the values of the second and third bits Q2 and Q3 of the output of the counter 31, and the counter 31 at one input. And a NAND gate 45 which receives the 0th bit Q0 of the output and receives the clock pulse CK at the other input.
【0015】 デコーダ41は、カウンタ31の出力である第2および第3ビットQ2および Q3がともに「0」であるときには、アナログ入力末端10に接続されたアナロ グスイッチ20に伝送路使用許可信号Y0を供給し、Q2およびQ3がそれぞれ 「1」および「0」のときには、ディジタル入力末端11に接続されたアナログ スイッチ21に伝送路使用許可信号Y1を供給し、Q2およびQ3がそれぞれ「 0」および「1」のときには、アナログ出力末端12に接続されたアナログスイ ッチ22に伝送路使用許可信号Y2を供給し、Q2およびQ3がともに「1」の ときには、ディジタル出力末端13に接続されたアナログスイッチ23に伝送路 使用許可信号Y3を供給する。The decoder 41 sends the transmission path use permission signal Y0 to the analog switch 20 connected to the analog input terminal 10 when the second and third bits Q2 and Q3 output from the counter 31 are both “0”. When Q2 and Q3 are "1" and "0", respectively, the transmission path use permission signal Y1 is supplied to the analog switch 21 connected to the digital input terminal 11, and Q2 and Q3 are "0" and "0", respectively. When "1", the transmission path use permission signal Y2 is supplied to the analog switch 22 connected to the analog output terminal 12, and when both Q2 and Q3 are "1", the analog switch connected to the digital output terminal 13 is connected. 23 to the transmission path use permission signal Y3.
【0016】 アナログスイッチ20が、伝送路使用許可信号Y0を受けると、接続状態とな り、アナログ入力末端10から出力されるアナログデータが、データ伝送路3D へ供給可能となる。アナログスイッチ21が、伝送路使用許可信号Y1を受ける と、接続状態となり、ディジタル入力末端11から出力されるディジタルデータ が、データ伝送路3Dへ供給可能となる。When the analog switch 20 receives the transmission path use permission signal Y0, the analog switch 20 enters the connection state, and the analog data output from the analog input terminal 10 can be supplied to the data transmission path 3D. When the analog switch 21 receives the transmission path use permission signal Y1, it enters the connection state, and the digital data output from the digital input terminal 11 can be supplied to the data transmission path 3D.
【0017】 アナログスイッチ22が、伝送路使用許可信号Y2を受けると、接続状態とな り、データ伝送路3Dからのアナログデータがサンプルホールド回路52に供給 可能となる。サンプルホールド回路52は、LOW ACTIVE ANDゲー ト62から読取信号R2を受けたときに、アナログスイッチ22から供給された アナログデータをサンプリンングして保持する。LOW ACTIVE AND ゲート62の一方の入力端子は、デコーダ43の伝送路使用許可信号Y2を出力 する端子に接続され、他方の入力端子は、NANDゲート45の出力端子に接続 されている。LOW ACTIVE ANDゲート62は、第2伝送ポート2か らの単位伝送時間(これは、伝送路使用許可信号のONの期間に相当)の開始か らデータ伝送路3Dによる遅延時間経過後に読取信号R2を出力して、データが 確実にサンプルホールド回路52に保持されるようにする。When the analog switch 22 receives the transmission path use permission signal Y2, the analog switch 22 is brought into the connected state, and the analog data from the data transmission path 3D can be supplied to the sample hold circuit 52. When the sample hold circuit 52 receives the read signal R2 from the LOW ACTIVE AND gate 62, it samples and holds the analog data supplied from the analog switch 22. One input terminal of the LOW ACTIVE AND gate 62 is connected to the terminal of the decoder 43 that outputs the transmission path use permission signal Y2, and the other input terminal is connected to the output terminal of the NAND gate 45. The LOW ACTIVE AND gate 62 receives the read signal R2 after the delay time by the data transmission line 3D has elapsed from the start of the unit transmission time from the second transmission port 2 (this corresponds to the ON period of the transmission line use permission signal). Is output to ensure that the data is held in the sample hold circuit 52.
【0018】 アナログスイッチ23が、伝送路使用許可信号Y3を受けると、接続状態とな り、データ伝送路3Dからのディジタルデータがデータラッチ53に供給可能と なる。データラッチ53は、LOW ACTIVE ANDゲート63から読取 信号R3を受けたときに、アナログスイッチ23から供給されたディジタルデー タをラッチする。LOW ACTIVE ANDゲート63の一方の入力端子は 、デコーダ43の伝送路使用許可信号Y3を出力する端子に接続され、他方の入 力端子は、NANDゲート45の出力端子に接続されている。LOW ACTI VE ANDゲート63は、第2伝送ポート2からの単位伝送時間(これは、伝 送路使用許可信号のONの期間に相当)の開始からデータ伝送路3Dによる遅延 時間経過後に読取信号R3を出力して、データが確実にデータラッチ53にラッ チされるようにする。When the analog switch 23 receives the transmission path use permission signal Y3, the analog switch 23 is brought into the connected state and the digital data from the data transmission path 3D can be supplied to the data latch 53. The data latch 53 latches the digital data supplied from the analog switch 23 when receiving the read signal R3 from the LOW ACTIVE AND gate 63. One input terminal of the LOW ACTIVE AND gate 63 is connected to the terminal of the decoder 43 that outputs the transmission path use permission signal Y3, and the other input terminal is connected to the output terminal of the NAND gate 45. The LOW ACTIVE AND gate 63 reads the read signal R3 after the delay time by the data transmission path 3D has elapsed from the start of the unit transmission time from the second transmission port 2 (this corresponds to the ON period of the transmission path use permission signal). Is output to ensure that the data is latched in the data latch 53.
【0019】 第2伝送ポート2は、アナログデータを受信すべきアナログ入力処理部70と 、ディジタルデータを受信すべきディジタル入力処理部71と、送信すべきアナ ログデータを発生するアナログ出力処理部72と、送信すべきディジタルデータ を発生するディジタル出力処理部73とを備えている。アナログ入力処理部70 は、サンプルホールド回路90およびアナログスイッチ80を介してデータ伝送 路3Dに接続されている。ディジタル入力処理部71は、データラッチ91およ びアナログスイッチ81を介してデータ伝送路3Dに接続されている。アナログ 出力処理部72は、アナログスイッチ82を介してデータ伝送路3Dに接続され ている。ディジタル出力処理部73は、アナログスイッチ83を介してデータ伝 送路3Dに接続されている。The second transmission port 2 includes an analog input processing unit 70 for receiving analog data, a digital input processing unit 71 for receiving digital data, and an analog output processing unit 72 for generating analog data to be transmitted. And a digital output processing unit 73 for generating digital data to be transmitted. The analog input processing unit 70 is connected to the data transmission line 3D via the sample hold circuit 90 and the analog switch 80. The digital input processing section 71 is connected to the data transmission line 3D via the data latch 91 and the analog switch 81. The analog output processing unit 72 is connected to the data transmission line 3D via the analog switch 82. The digital output processing unit 73 is connected to the data transmission path 3D via the analog switch 83.
【0020】 カウンタ32は、クロックパルス発生回路4が出力するクロックパルスCKを クロックパルス伝送路3Cを介して受ける毎に、値を増加させる。また、カウン タ32は、リセット信号発生回路5が出力するリセット信号RSTをリセット信 号伝送路3Rを介して受けると、リセットされる。すなわち、カウンタ32は、 第1伝送ポート1のカウンタ31と同期した動作をする。The counter 32 increments the value each time it receives the clock pulse CK output from the clock pulse generation circuit 4 via the clock pulse transmission line 3C. Further, the counter 32 is reset when it receives the reset signal RST output from the reset signal generation circuit 5 via the reset signal transmission line 3R. That is, the counter 32 operates in synchronization with the counter 31 of the first transmission port 1.
【0021】 カウンタ32の出力は、選択回路42に供給される。選択回路42は、カウン タ32の出力の第1ビットQ1をゲート信号として受け、カウンタ32の出力の 第2および第3ビットQ2およびQ3の値をデコードするデコーダ47と、一方 の入力においてカウンタ32の出力の第0ビットQ0を受けるとともに、他方の 入力においてクロックパルスCKを受けるNANDゲート49とを備えている。The output of the counter 32 is supplied to the selection circuit 42. The selection circuit 42 receives the first bit Q1 of the output of the counter 32 as a gate signal, decodes the values of the second and third bits Q2 and Q3 of the output of the counter 32, and the counter 32 at one input. And a NAND gate 49 which receives the 0th bit Q0 of the output and receives the clock pulse CK at the other input.
【0022】 デコーダ47は、カウンタ32の出力である第2および第3ビットQ2および Q3がともに「0」であるときには、アナログ入力処理部70に接続されたアナ ログスイッチ80に伝送路使用許可信号Y0を供給し、Q2およびQ3がそれぞ れ「1」および「0」のときには、ディジタル入力処理部71に接続されたアナ ログスイッチ81に伝送路使用許可信号Y1を供給し、Q2およびQ3がそれぞ れ「0」および「1」のときには、アナログ出力処理部72に接続されたアナロ グスイッチ82に伝送路使用許可信号Y2を供給し、Q2およびQ3がともに「 1」のときには、ディジタル出力処理部73に接続されたアナログスイッチ83 に伝送路使用許可信号Y3を供給する。When the second and third bits Q2 and Q3 output from the counter 32 are both “0”, the decoder 47 sends a transmission path use permission signal to the analog switch 80 connected to the analog input processing unit 70. When Y0 is supplied and Q2 and Q3 are "1" and "0", respectively, a transmission path use permission signal Y1 is supplied to the analog switch 81 connected to the digital input processing unit 71, and Q2 and Q3 are supplied. When it is "0" and "1" respectively, the transmission path use permission signal Y2 is supplied to the analog switch 82 connected to the analog output processing section 72, and when both Q2 and Q3 are "1", digital output processing is performed. The transmission path use permission signal Y3 is supplied to the analog switch 83 connected to the section 73.
【0023】 アナログスイッチ80が、伝送路使用許可信号Y0を受けると、接続状態とな り、データ伝送路3Dからのアナログデータがサンプルホールド回路90に供給 可能となる。サンプルホールド回路90は、LOW ACTIVE ANDゲー ト101から読取信号R0を受けたときに、アナログスイッチ80から供給され たアナログデータをサンプリンングして保持する。LOW ACTIVE AN Dゲート101の一方の入力端子は、デコーダ47の伝送路使用許可信号Y0を 出力する端子に接続され、他方の入力端子は、NANDゲート49の出力端子に 接続されている。LOW ACTIVE ANDゲート101は、第1伝送ポー ト1からの単位伝送時間(これは、伝送路使用許可信号のONの期間に相当)の 開始からデータ伝送路3Dによる遅延時間経過後に読取信号R0を出力して、デ ータが確実にサンプルホールド回路90に保持されるようにする。When the analog switch 80 receives the transmission path use permission signal Y0, the analog switch 80 enters the connection state and the analog data from the data transmission path 3D can be supplied to the sample hold circuit 90. The sample hold circuit 90 samples and holds the analog data supplied from the analog switch 80 when receiving the read signal R0 from the LOW ACTIVE AND gate 101. One input terminal of the LOW ACTIVE AND gate 101 is connected to the terminal of the decoder 47 that outputs the transmission path use permission signal Y0, and the other input terminal is connected to the output terminal of the NAND gate 49. The LOW ACTIVE AND gate 101 outputs the read signal R0 after the delay time by the data transmission line 3D has elapsed from the start of the unit transmission time from the first transmission port 1 (this corresponds to the ON period of the transmission line use permission signal). The data is output to ensure that the data is held in the sample hold circuit 90.
【0024】 アナログスイッチ81が、伝送路使用許可信号Y1を受けると、接続状態とな り、データ伝送路3Dからのディジタルデータがデータラッチ91に供給可能と なる。データラッチ91は、LOW ACTIVE ANDゲート102から読 取信号R1を受けたときに、アナログスイッチ81から供給されたディジタルデ ータをラッチする。LOW ACTIVE ANDゲート102の一方の入力端 子は、デコーダ47の伝送路使用許可信号Y1を出力する端子に接続され、他方 の入力端子は、NANDゲート49の出力端子に接続されている。LOW AC TIVE ANDゲート102は、第1伝送ポート1からの単位伝送時間(これ は、伝送路使用許可信号のONの期間に相当)の開始からデータ伝送路3Dによ る遅延時間経過後に読取信号R1を出力して、データが確実にデータラッチ91 にラッチされるようにする。When the analog switch 81 receives the transmission path use permission signal Y1, the analog switch 81 is brought into the connection state, and the digital data from the data transmission path 3D can be supplied to the data latch 91. The data latch 91 latches the digital data supplied from the analog switch 81 when receiving the read signal R1 from the LOW ACTIVE AND gate 102. One input terminal of the LOW ACTIVE AND gate 102 is connected to the terminal of the decoder 47 that outputs the transmission path use permission signal Y1, and the other input terminal is connected to the output terminal of the NAND gate 49. The LOW AC TIVE AND gate 102 reads the read signal after the delay time by the data transmission line 3D has elapsed from the start of the unit transmission time from the first transmission port 1 (this corresponds to the ON period of the transmission line use permission signal). Output R1 to ensure that the data is latched in the data latch 91.
【0025】 アナログスイッチ82が、伝送路使用許可信号Y2を受けると、接続状態とな り、アナログ出力処理部72から出力されるアナログデータが、データ伝送路3 Dへ供給可能となる。アナログスイッチ83が、伝送路使用許可信号Y3を受け ると、接続状態となり、ディジタル出力処理部73から出力されるディジタルデ ータが、データ伝送路3Dへ供給可能となる。When the analog switch 82 receives the transmission path use permission signal Y2, the analog switch 82 enters the connection state, and the analog data output from the analog output processing unit 72 can be supplied to the data transmission path 3D. When the analog switch 83 receives the transmission path use permission signal Y3, the analog switch 83 enters the connected state, and the digital data output from the digital output processing unit 73 can be supplied to the data transmission path 3D.
【0026】 図2は、図1の実施例の伝送動作を示すタイミングチャ−トである。以下、図 2を参照しつつ図1の実施例の動作を説明する。第1および第2伝送ポート1お よび2のカウンタ31および32は、クロックパルスCKによって値が順次増加 される。第1伝送ポート1のカウンタ31の出力である第2および第3ビットQ 2およびQ3がともに「0」になると、デコーダ43は、アナログ入力末端10 に接続されたアナログスイッチ20に伝送路使用許可信号Y0を供給し、これに より、アナログスイッチ20が接続状態となって、アナログ入力末端10から出 力されたアナログデータが、アナログスイッチ20を介してデータ伝送路3Dに 供給される。FIG. 2 is a timing chart showing the transmission operation of the embodiment of FIG. The operation of the embodiment shown in FIG. 1 will be described below with reference to FIG. The counters 31 and 32 of the first and second transmission ports 1 and 2 are sequentially incremented in value by the clock pulse CK. When both the second and third bits Q 2 and Q 3 output from the counter 31 of the first transmission port 1 become “0”, the decoder 43 permits the analog switch 20 connected to the analog input terminal 10 1 to use the transmission path. The signal Y0 is supplied, whereby the analog switch 20 is brought into the connected state, and the analog data output from the analog input terminal 10 is supplied to the data transmission line 3D via the analog switch 20.
【0027】 他方、第2伝送ポート2のカウンタ32の出力である第2および第3ビットQ 2およびQ3がともに「0」になると、デコーダ47は、アナログ入力処理部7 0に接続されたアナログスイッチ80に伝送路使用許可信号Y0を供給し、これ により、アナログスイッチ80が接続状態となって、第1伝送ポート1のアナロ グ入力末端10からデータ伝送路3Dに供給されたアナログデータが、アナログ スイッチ80を介してサンプルホールド回路90に供給される。そして、LOW ACTIVE ANDゲート101から読取信号R0が供給されると、サンプル ホールド回路90は、供給されたアナログデータをサンプリングするとともに保 持し、アナログ入力処理部70に出力する。On the other hand, when both the second and third bits Q 2 and Q 3, which are the outputs of the counter 32 of the second transmission port 2, become “0”, the decoder 47 causes the analog input processing unit 70 to be connected to the analog input processing unit 70. The transmission path use permission signal Y0 is supplied to the switch 80, whereby the analog switch 80 is brought into the connected state and the analog data supplied from the analog input terminal 10 of the first transmission port 1 to the data transmission path 3D is It is supplied to the sample hold circuit 90 via the analog switch 80. When the read signal R0 is supplied from the LOW ACTIVE AND gate 101, the sample and hold circuit 90 samples and holds the supplied analog data, and outputs it to the analog input processing unit 70.
【0028】 次に、第1伝送ポート1のカウンタ31の出力である第2および第3ビットQ 2およびQ3がそれぞれ「1」および「0」になると、デコーダ43は、ディジ タル出力末端11に接続されたアナログスイッチ21に伝送路使用許可信号Y1 を供給し、これにより、アナログスイッチ21が接続状態となって、ディジタル 入力末端11から出力されたディジタルデータが、アナログスイッチ21を介し てデータ伝送路3Dに供給される。Next, when the second and third bits Q 2 and Q 3 output from the counter 31 of the first transmission port 1 become “1” and “0”, respectively, the decoder 43 outputs to the digital output terminal 11. The transmission path use permission signal Y1 is supplied to the connected analog switch 21, whereby the analog switch 21 is brought into the connected state, and the digital data output from the digital input terminal 11 is transmitted via the analog switch 21. Is supplied to the road 3D.
【0029】 他方、第2伝送ポート2のカウンタ32の出力である第2および第3ビットQ 2およびQ3がそれぞれ「1」および「0」になると、デコーダ47は、ディジ タル入力処理部71に接続されたアナログスイッチ81に伝送路使用許可信号Y 1を供給し、これにより、アナログスイッチ81が接続状態となって、第1伝送 ポート1のディジタル入力末端11からデータ伝送路3Dに供給されたディジタ ルデータが、アナログスイッチ81を介してデータラッチ91に供給される。そ して、LOWACTIVE ANDゲート102から読取信号R1が供給される と、データラッチ91は、供給されたディジタルデータをラッチし、ディジタル 入力処理部71に出力する。On the other hand, when the second and third bits Q 2 and Q 3 which are the outputs of the counter 32 of the second transmission port 2 become “1” and “0”, respectively, the decoder 47 causes the digital input processing unit 71 to operate. The transmission path use permission signal Y 1 is supplied to the connected analog switch 81, whereby the analog switch 81 is brought into the connected state and supplied from the digital input terminal 11 of the first transmission port 1 to the data transmission path 3D. Digital data is supplied to the data latch 91 via the analog switch 81. When the read signal R1 is supplied from the LOWACTIVE AND gate 102, the data latch 91 latches the supplied digital data and outputs it to the digital input processing unit 71.
【0030】 次に、第2伝送ポート2のカウンタ32の出力である第2および第3ビットQ 2およびQ3がそれぞれ「0」および「1」になると、デコーダ47は、アナロ グ出力処理部72に接続されたアナログスイッチ82に伝送路使用許可信号Y2 を供給し、これにより、アナログスイッチ82が接続状態となって、アナログ出 力処理部72から出力されたアナログデータが、アナログスイッチ82を介して データ伝送路3Dに供給される。Next, when the second and third bits Q 2 and Q 3 which are the outputs of the counter 32 of the second transmission port 2 become “0” and “1”, respectively, the decoder 47 causes the analog output processing unit 72 to output. The transmission path use permission signal Y2 is supplied to the analog switch 82 connected to the analog switch 82. As a result, the analog switch 82 enters the connected state, and the analog data output from the analog output processing unit 72 passes through the analog switch 82. Are supplied to the data transmission path 3D.
【0031】 他方、第1伝送ポート1のカウンタ31の出力である第2および第3ビットQ 2およびQ3がそれぞれ「0」および「1」になると、デコーダ43は、アナロ グ出力末端12に接続されたアナログスイッチ22に伝送路使用許可信号Y2を 供給し、これにより、アナログスイッチ22が接続状態となって、第2伝送ポー ト2のアナログ出力処理部72からデータ伝送路3Dに供給されたアナログデー タが、アナログスイッチ22を介してサンプルホールド回路52に供給される。 そして、LOWACTIVE ANDゲート62から読取信号R2が供給される と、サンプルホールド回路52は、供給されたアナログデータをサンプリングす るとともに保持し、アナログ出力末端12に出力する。On the other hand, when the second and third bits Q 2 and Q 3 which are the outputs of the counter 31 of the first transmission port 1 become “0” and “1”, respectively, the decoder 43 is connected to the analog output terminal 12. The transmission path use permission signal Y2 is supplied to the analog switch 22 that has been set, whereby the analog switch 22 is connected and supplied from the analog output processing unit 72 of the second transmission port 2 to the data transmission path 3D. The analog data is supplied to the sample hold circuit 52 via the analog switch 22. When the read signal R2 is supplied from the LOWACTIVE AND gate 62, the sample hold circuit 52 samples and holds the supplied analog data, and outputs it to the analog output terminal 12.
【0032】 次に、第2伝送ポート2のカウンタ32の出力である第2および第3ビットQ 2およびQ3がともに「1」になると、デコーダ47は、ディジタル出力処理部 73に接続されたアナログスイッチ83に伝送路使用許可信号Y3を供給し、こ れにより、アナログスイッチ83が接続状態となって、ディジタル出力処理部7 3から出力されたディジタルデータが、アナログスイッチ83を介してデータ伝 送路3Dに供給される。Next, when both the second and third bits Q 2 and Q 3 which are the outputs of the counter 32 of the second transmission port 2 become “1”, the decoder 47 causes the analog output processor 73 to be connected to the analog output processor 73. The transmission path use permission signal Y3 is supplied to the switch 83, whereby the analog switch 83 is brought into the connected state, and the digital data output from the digital output processing unit 73 is transmitted via the analog switch 83. Is supplied to the road 3D.
【0033】 他方、第1伝送ポート1のカウンタ31の出力である第2および第3ビットQ 2およびQ3がともに「1」になると、デコーダ43は、ディジタル出力末端1 3に接続されたアナログスイッチ23に伝送路使用許可信号Y3を供給し、これ により、アナログスイッチ23が接続状態となって、第2伝送ポート2のディジ タル出力処理部73からデータ伝送路3Dに供給されたディジタルデータが、ア ナログスイッチ23を介してデータラッチ53に供給される。そして、LOW ACTIVE ANDゲート632から読取信号R3が供給されると、データラ ッチ53は、供給されたディジタルデータをラッチし、ディジタル出力末端13 に出力する。On the other hand, when both the second and third bits Q 2 and Q 3, which are the outputs of the counter 31 of the first transmission port 1, become “1”, the decoder 43 causes the analog switch connected to the digital output terminal 13 to switch. 23. The transmission path use permission signal Y3 is supplied to 23, whereby the analog switch 23 is connected and the digital data supplied from the digital output processing unit 73 of the second transmission port 2 to the data transmission path 3D is The data is supplied to the data latch 53 via the analog switch 23. When the read signal R3 is supplied from the LOW ACTIVE AND gate 632, the data latch 53 latches the supplied digital data and outputs it to the digital output terminal 13.
【0034】 以上のように、第1伝送ポート1の入出力末端と、第2伝送ポート2の入出力 処理部とが、同期化された番地割付をされるため、対応した入出力末端と入出力 処理部のみが、デ−タ伝送路3Dを使用できることになる。また、複数の入出力 末端と、対応する複数の入出力処理部とで、データ伝送路3Dを時分割で使用す るので、一本の伝送路でデータを伝送できる。また、アナログデ−タもアナログ 値のまま伝送するため、従来のようなD/A変換およびA/D変換は不要となる 。さらに、入出力番地の割付にはカウンタ31および32の出力を利用している ため、番地を指定する為のいわゆるアドレスラインは不要となる。このことは 情報の数が多くなった場合にも、カウンタのビット数を増加させるることで対応 でき、伝送路の数は増加しないことを意味する。またカウンタ31および32を 定期的に、また同時にリセットすることにより、不要な番地割付けを行うことを 防止でき、カウンタ31および32の同期エラーも防止できる。As described above, since the input / output terminal of the first transmission port 1 and the input / output processing unit of the second transmission port 2 are assigned the synchronized addresses, the corresponding input / output terminals are input. Only the output processing unit can use the data transmission line 3D. Further, since the data transmission line 3D is used in a time division manner by the plurality of input / output terminals and the corresponding plurality of input / output processing units, data can be transmitted by one transmission line. Further, since the analog data is also transmitted as the analog value, the conventional D / A conversion and A / D conversion are unnecessary. Further, since the outputs of the counters 31 and 32 are used for allocating the input / output addresses, so-called address lines for designating the addresses are unnecessary. This means that even if the number of information increases, it can be dealt with by increasing the number of bits of the counter, and the number of transmission lines does not increase. Further, by resetting the counters 31 and 32 periodically and at the same time, it is possible to prevent unnecessary address assignment and prevent synchronization errors of the counters 31 and 32.
【0035】[0035]
以上の説明から明かなように、請求項1のデータ伝送装置によれば、第1およ び第2伝送ポートにそれぞれ第1および第2カウンタを設け、クロック信号発生 回路からクロック信号伝送路を介して供給されるクロック信号によって第1およ び第2カウンタをインクリメントし、第1伝送ポートに設けられた第1選択回路 が、第1カウンタの出力に応じて、第1伝送ポートの複数の構成要素のいずれか 一つを選択して、データ伝送路を介するデータ伝送を可能にするとともに、第2 伝送ポートに設けられた第2選択回路が、第2カウンタの出力に応じて、第2伝 送ポートの複数の構成要素のいずれか一つを選択して、データ伝送路を介するデ ータ伝送を可能にするので、1つのデータ伝送路でデータを伝送できる。また、 アナログデータもそのまま伝送できるので、A/D変換およびD/A変換が不要 となる。また、構成要素の選択の基礎としてカウンタの出力を使用し、カウンタ をクロック信号でインクリメントしているので、構成要素選択のためにはクロッ ク信号伝送路があればよく、いわゆるアドレスラインが不要となり、構成要素の 数が増加しても、構成要素選択のための伝送路数は、増加しない。従って、スペ ースおよびコストを低減できる。 As is apparent from the above description, according to the data transmission device of claim 1, the first and second transmission ports are provided with the first and second counters, respectively, and the clock signal generation circuit is connected to the clock signal transmission line. The first and second counters are incremented by the clock signal supplied via the first selection circuit, and the first selection circuit provided in the first transmission port is configured to detect the plurality of the first transmission ports in accordance with the output of the first counter. One of the constituent elements is selected to enable data transmission through the data transmission path, and the second selection circuit provided in the second transmission port causes the second selection circuit to output the second counter according to the output of the second counter. Since any one of the plurality of components of the transmission port is selected to enable data transmission through the data transmission line, data can be transmitted through one data transmission line. Also, since analog data can be transmitted as it is, A / D conversion and D / A conversion are not required. Also, since the output of the counter is used as the basis of component selection and the counter is incremented by the clock signal, a clock signal transmission line is sufficient for component selection, and so-called address lines are not required. Even if the number of components increases, the number of transmission paths for component selection does not increase. Therefore, space and cost can be reduced.
【0036】 請求項2のデータ伝送装置によれば、リセット信号発生回路から出力されたリ セット信号をリセット信号伝送路を介して第1および第2カウンタに供給するよ うにしたので、第1および第2カウンタを同時にリセットできるから、第1およ び第2伝送ポートの動作の同期エラーを防止できる。また、第1および第2カウ ンタを定期的にリセットすることにより、第1および第2カウンタが、構成要素 の選択に必要のない値までインクリメントされるのを防止できるので、無駄な時 間が生じることがない。According to the data transmission device of the second aspect, the reset signal output from the reset signal generation circuit is supplied to the first and second counters through the reset signal transmission path. Since the second counter can be reset at the same time, it is possible to prevent a synchronization error in the operation of the first and second transmission ports. Also, by periodically resetting the first and second counters, it is possible to prevent the first and second counters from being incremented to values that are not necessary for the selection of the component, so that the dead time is reduced. It never happens.
【図1】本考案のデ−タ伝送装置の一実施例の構成を示
すブロック図である。FIG. 1 is a block diagram showing a configuration of an embodiment of a data transmission device of the present invention.
【図2】図1の実施例の伝送動作を示すタイミングチャ
−トである。2 is a timing chart showing a transmission operation of the embodiment of FIG.
1 第1伝送ポート 2 第2伝送ポート 3C クロックパルス伝送路 3R リセット信号伝送路 3D データ伝送路 10 アナログ入力末端 11 ディジタル入力末端 12 アナログ出力末端 13 ディジタル出力末端 31、32 カウンタ 41、42 選択回路 43、47 デコーダ 45、49 NANDゲート 62、63 LOW ACTIVE ANDゲート 70 アナログ入力処理部 71 ディジタル入力処理部 72 アナログ出力処理部 73 ディジタル出力処理部 101、102 LOW ACTIVE ANDゲート 1 1st transmission port 2 2nd transmission port 3C clock pulse transmission line 3R reset signal transmission line 3D data transmission line 10 analog input terminal 11 digital input terminal 12 analog output terminal 13 digital output terminal 31, 32 counter 41, 42 selection circuit 43 , 47 Decoder 45, 49 NAND gate 62, 63 LOW ACTIVE AND gate 70 Analog input processing unit 71 Digital input processing unit 72 Analog output processing unit 73 Digital output processing unit 101, 102 LOW ACTIVE AND gate
フロントページの続き (72)考案者 大家 清 神奈川県横浜市栄区長尾台町471番地 株 式会社ニコン横浜製作所内Continuation of the front page (72) The inventor Kiyoshi Kiyoshi, 471 Nagaodai-cho, Sakae-ku, Yokohama-shi, Kanagawa Prefectural Nikon Yokohama Works
Claims (2)
と、この第1ポートの複数の構成要素にそれぞれ対応し
た複数の構成要素を含む第2伝送ポートとの間のデータ
伝送を行うデータ伝送装置において、 前記第1伝送ポートに設けられた第1カウンタと、 前記第2伝送ポートに設けられた第2カウンタと、 前記第1および第2カウンタをインクリメントするため
のクロック信号を発生するクロック信号発生回路と、 前記クロック信号を前記第1および第2カウンタに供給
するために、前記第1第1カウンタと前記第2カウンタ
との間に設けられたクロック信号伝送路と、 前記第1伝送ポートの複数の構成要素と、前記第2伝送
ポートの複数の構成要素との間に設けられた1つのデー
タ伝送路と前記第1伝送ポートに設けられ、前記第1カ
ウンタの出力に応じて、前記第1伝送ポートの複数の構
成要素のいずれか一つが前記データ伝送路を介するデー
タ伝送が可能となるように前記第1伝送ポートの複数の
構成要素のいずれか一つを選択する第1選択回路と、 前記第2伝送ポートに設けられ、前記第2カウンタの出
力に応じて、前記第2伝送ポートの複数の構成要素のい
ずれか一つが前記データ伝送路を介するデータ伝送が可
能となるように前記第2伝送ポートの複数の構成要素の
いずれか一つを選択する第2選択回路とを備えることを
特徴とするデータ伝送装置。1. A data transmission for performing data transmission between a first transmission port including a plurality of constituent elements and a second transmission port including a plurality of constituent elements respectively corresponding to the plurality of constituent elements of the first port. In the device, a first counter provided at the first transmission port, a second counter provided at the second transmission port, and a clock signal for generating a clock signal for incrementing the first and second counters. A generator circuit, a clock signal transmission path provided between the first and second counters for supplying the clock signal to the first and second counters, and the first transmission port A data transmission path provided between the plurality of constituent elements of the second transmission port and the plurality of constituent elements of the second transmission port and the first transmission port; One of the plurality of constituent elements of the first transmission port such that any one of the plurality of constituent elements of the first transmission port enables data transmission via the data transmission path. A first selection circuit for selecting one of the plurality of second transmission ports, and one of a plurality of components of the second transmission port is provided in the second transmission port via the data transmission path according to an output of the second counter. A data transmission device, comprising: a second selection circuit that selects any one of the plurality of components of the second transmission port so that data transmission is possible.
リセットするためのリセット信号を発生するリセット信
号発生回路と、 前記第1および第2カウンタに前記リセット信号を供給
するために、前記の第1カウンタと前記の第2カウンタ
との間に設けられたリセット信号伝送路とをさらに備え
ることを特徴とする請求項1記載のデータ伝送装置。2. A reset signal generating circuit for generating a reset signal for periodically resetting the first and second counters, and the reset signal generating circuit for supplying the reset signal to the first and second counters. The data transmission device according to claim 1, further comprising a reset signal transmission path provided between the first counter and the second counter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP545292U JPH0559986U (en) | 1992-01-17 | 1992-01-17 | Data transmission equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP545292U JPH0559986U (en) | 1992-01-17 | 1992-01-17 | Data transmission equipment |
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JP545292U Withdrawn JPH0559986U (en) | 1992-01-17 | 1992-01-17 | Data transmission equipment |
Country Status (1)
Country | Link |
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JP (1) | JPH0559986U (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2008042295A (en) * | 2006-08-02 | 2008-02-21 | Alpine Electronics Inc | Communication device |
-
1992
- 1992-01-17 JP JP545292U patent/JPH0559986U/en not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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