JP2701739B2 - プロセッサの系切替え方式 - Google Patents
プロセッサの系切替え方式Info
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- JP2701739B2 JP2701739B2 JP6110770A JP11077094A JP2701739B2 JP 2701739 B2 JP2701739 B2 JP 2701739B2 JP 6110770 A JP6110770 A JP 6110770A JP 11077094 A JP11077094 A JP 11077094A JP 2701739 B2 JP2701739 B2 JP 2701739B2
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Description
【０００１】
【産業上の利用分野】本発明は、プロセッサを二重化し
た電子交換システムに関し、特にプロセッサの系切替え
方式に関する。
た電子交換システムに関し、特にプロセッサの系切替え
方式に関する。
【０００２】
【従来の技術】従来のプロセッサの系切替え方式におけ
る動作例を図面を参照して説明する。図２は、従来のプ
ロセッサの系切替え方式が適用される二重化プロセッサ
システムのブロック構成図である。
る動作例を図面を参照して説明する。図２は、従来のプ
ロセッサの系切替え方式が適用される二重化プロセッサ
システムのブロック構成図である。
【０００３】図２に示すように、現用プロセッサ１０が
ＣＰＵ１１と、アービタ１２と、メモリ１３と、メモリ
コントローラ１４とを備え、待機予備プロセッサ２０が
ＣＰＵ２１と、アービタ２２と、メモリ２３と、メモリ
コントローラ２４とを備え、バス３０にはＤＭＡコント
ローラ（図示せず）を含むｎ個の制御装置（以下、エー
ジェントと記述する）３１、３２、‥‥‥、３ｎ（ｎは
自然数）が接続される構成となっている。現用プロセッ
サのアービタ１２および待機予備プロセッサのアービタ
２２は、ともにバス３０上の各エージェント３１、３
２、‥‥‥、３ｎを制御する。現用プロセッサのメモリ
コントローラ１４は現用プロセッサのメモリ１３を制御
し、待機予備プロセッサのメモリコントローラ２４は待
機予備プロセッサのメモリ２３を制御する。
ＣＰＵ１１と、アービタ１２と、メモリ１３と、メモリ
コントローラ１４とを備え、待機予備プロセッサ２０が
ＣＰＵ２１と、アービタ２２と、メモリ２３と、メモリ
コントローラ２４とを備え、バス３０にはＤＭＡコント
ローラ（図示せず）を含むｎ個の制御装置（以下、エー
ジェントと記述する）３１、３２、‥‥‥、３ｎ（ｎは
自然数）が接続される構成となっている。現用プロセッ
サのアービタ１２および待機予備プロセッサのアービタ
２２は、ともにバス３０上の各エージェント３１、３
２、‥‥‥、３ｎを制御する。現用プロセッサのメモリ
コントローラ１４は現用プロセッサのメモリ１３を制御
し、待機予備プロセッサのメモリコントローラ２４は待
機予備プロセッサのメモリ２３を制御する。
【０００４】従来、プロセッサの系を切替えるときに
は、バス３０に接続されている各エージェント３１、３
２、‥‥‥、３ｎに停止命令を実行する。各エージェン
ト３１、３２、‥‥‥、３ｎ内にデータがある場合には
そのデータをバス３０に掃き出させた後、すべてのエー
ジェントがバスの使用を停止したのを確認してから、現
用プロセッサのメモリ１３の内容を待機予備プロセッサ
のメモリ２３にコピーする。その後に、待機予備プロセ
ッサ２０から各エージェント３１、３２、‥‥‥、３ｎ
に起動をかけて、現用プロセッサ１０から待機予備プロ
セッサ２０にプロセッサの系を切替えるという手順が必
要であった。
は、バス３０に接続されている各エージェント３１、３
２、‥‥‥、３ｎに停止命令を実行する。各エージェン
ト３１、３２、‥‥‥、３ｎ内にデータがある場合には
そのデータをバス３０に掃き出させた後、すべてのエー
ジェントがバスの使用を停止したのを確認してから、現
用プロセッサのメモリ１３の内容を待機予備プロセッサ
のメモリ２３にコピーする。その後に、待機予備プロセ
ッサ２０から各エージェント３１、３２、‥‥‥、３ｎ
に起動をかけて、現用プロセッサ１０から待機予備プロ
セッサ２０にプロセッサの系を切替えるという手順が必
要であった。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来のプロセッサの系切替え方式では、エージェントを停
止させた後にメモリの内容をコピーしてから系を切り替
えるので、系の切替えを終了するまでに時間がかかると
いう問題があった。
来のプロセッサの系切替え方式では、エージェントを停
止させた後にメモリの内容をコピーしてから系を切り替
えるので、系の切替えを終了するまでに時間がかかると
いう問題があった。
【０００６】このような点に鑑み本発明は、二重化プロ
セッサの系の切替え時間を短縮することを目的とする。
セッサの系の切替え時間を短縮することを目的とする。
【０００７】
【課題を解決するための手段】本発明のプロセッサの系
切替え方式は、第１のＣＰＵと、第１のメモリと、第１
のメモリコントローラと、バスに接続されている少なく
とも１つの制御装置を制御する第１のアービタとを備え
る第１のプロセッサと、第２のＣＰＵと、第２のメモリ
と、第２のメモリコントローラと、前記少なくとも１つ
の制御装置を制御する第２のアービタとを備える第２の
プロセッサとを有する二重化プロセッサであり、前記少
なくとも１つの制御装置が、前記二重化プロセッサの系
の切替えに要する時間を待合せ可能とする容量を有する
データバッファを備え、前記第１および第２のメモリコ
ントローラが前記第１のメモリの記憶内容と前記第２の
メモリの記憶内容とを常時等しくし、前記第１のアービ
タを停止して前記第２のアービタを起動することで、前
記第１のプロセッサから前記第２のプロセッサに系を切
替える。
切替え方式は、第１のＣＰＵと、第１のメモリと、第１
のメモリコントローラと、バスに接続されている少なく
とも１つの制御装置を制御する第１のアービタとを備え
る第１のプロセッサと、第２のＣＰＵと、第２のメモリ
と、第２のメモリコントローラと、前記少なくとも１つ
の制御装置を制御する第２のアービタとを備える第２の
プロセッサとを有する二重化プロセッサであり、前記少
なくとも１つの制御装置が、前記二重化プロセッサの系
の切替えに要する時間を待合せ可能とする容量を有する
データバッファを備え、前記第１および第２のメモリコ
ントローラが前記第１のメモリの記憶内容と前記第２の
メモリの記憶内容とを常時等しくし、前記第１のアービ
タを停止して前記第２のアービタを起動することで、前
記第１のプロセッサから前記第２のプロセッサに系を切
替える。
【０００８】上記本発明のプロセッサの系切替え方式
は、前記第１および第２のメモリコントローラが、前記
第１のメモリに書き込み要求があったときには、前記第
１のメモリに書き込むと同時に前記第２のメモリにも同
一内容を書き込み、前記第１のメモリに読み出し要求が
あったときには、前記第１のメモリの記憶内容と前記第
２のメモリの記憶内容とを比較し、読み出しアドレスに
おける前記第１のメモリの記憶内容と前記第２のメモリ
の記憶内容とが異なる場合には、前記第１のメモリの記
憶内容を読み出すと同時に前記第２のメモリに書き込む
ことで、前記第１のメモリの記憶内容と前記第２のメモ
リの記憶内容とを常時等しくすることができる。
は、前記第１および第２のメモリコントローラが、前記
第１のメモリに書き込み要求があったときには、前記第
１のメモリに書き込むと同時に前記第２のメモリにも同
一内容を書き込み、前記第１のメモリに読み出し要求が
あったときには、前記第１のメモリの記憶内容と前記第
２のメモリの記憶内容とを比較し、読み出しアドレスに
おける前記第１のメモリの記憶内容と前記第２のメモリ
の記憶内容とが異なる場合には、前記第１のメモリの記
憶内容を読み出すと同時に前記第２のメモリに書き込む
ことで、前記第１のメモリの記憶内容と前記第２のメモ
リの記憶内容とを常時等しくすることができる。
【０００９】
【００１０】
（１）第１のアービタを停止して第２のアービタを起動
することで第１のプロセッサから第２のプロセッサに系
を切替えるので、系の切替えに要する手順が少なくな
り、二重化プロセッサの系の切替え時間を短縮すること
ができる。
することで第１のプロセッサから第２のプロセッサに系
を切替えるので、系の切替えに要する手順が少なくな
り、二重化プロセッサの系の切替え時間を短縮すること
ができる。
【００１１】（２）第１および第２のメモリコントロー
ラが、第１のメモリに書き込み要求があったときには、
第１のメモリに書き込むと同時に第２のメモリにも同一
内容を書き込み、第１のメモリに読み出し要求があった
ときには、第１のメモリの記憶内容と第２のメモリの記
憶内容とを比較し、読み出しアドレスにおける第１のメ
モリの記憶内容と第２のメモリの記憶内容とが異なる場
合には、第１のメモリの記憶内容を読み出すと同時に第
２のメモリに書き込むことで、第１のメモリの記憶内容
と第２のメモリの記憶内容とを常時等しくするので、系
を切り替えるときに第１のメモリから第２のメモリに記
憶内容をコピーする必要がなくなり、二重化プロセッサ
の系の切替え時間を短縮することができる。
ラが、第１のメモリに書き込み要求があったときには、
第１のメモリに書き込むと同時に第２のメモリにも同一
内容を書き込み、第１のメモリに読み出し要求があった
ときには、第１のメモリの記憶内容と第２のメモリの記
憶内容とを比較し、読み出しアドレスにおける第１のメ
モリの記憶内容と第２のメモリの記憶内容とが異なる場
合には、第１のメモリの記憶内容を読み出すと同時に第
２のメモリに書き込むことで、第１のメモリの記憶内容
と第２のメモリの記憶内容とを常時等しくするので、系
を切り替えるときに第１のメモリから第２のメモリに記
憶内容をコピーする必要がなくなり、二重化プロセッサ
の系の切替え時間を短縮することができる。
【００１２】（３）少なくとも１つの制御装置が、二重
化プロセッサの系の切替えに要する時間を待合せ可能と
する容量を有するデータバッファを備えるので、系を切
替えるときにデータをバスに掃き出す必要がなくなり、
二重化プロセッサの系の切替え時間を短縮することがで
きる。
化プロセッサの系の切替えに要する時間を待合せ可能と
する容量を有するデータバッファを備えるので、系を切
替えるときにデータをバスに掃き出す必要がなくなり、
二重化プロセッサの系の切替え時間を短縮することがで
きる。
【００１３】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明の一実施例の動作フローチャートで
あり、図２のブロック構成図におけるプロセッサの系の
切替え動作を示している。
する。図１は本発明の一実施例の動作フローチャートで
あり、図２のブロック構成図におけるプロセッサの系の
切替え動作を示している。
【００１４】図２の構成の詳細は従来の技術に記載した
通りであるが、異なる点としては、各エージェント３
１、３２、‥‥‥、３ｎが、現用プロセッサ１０から待
機予備プロセッサ２０への系の切替えの所要時間を待合
せ可能とするデータバッファ（図示せず）をそれぞれ備
えている。
通りであるが、異なる点としては、各エージェント３
１、３２、‥‥‥、３ｎが、現用プロセッサ１０から待
機予備プロセッサ２０への系の切替えの所要時間を待合
せ可能とするデータバッファ（図示せず）をそれぞれ備
えている。
【００１５】また、図２の動作で従来の技術と異なる点
としては、現用プロセッサのメモリコントローラ１４お
よび待機予備プロセッサのメモリコントローラ２４はメ
モリアクセスを常に監視している。現用プロセッサのメ
モリ１３へのライトアクセス時には、現用プロセッサの
メモリコントローラ１４は待機予備プロセッサのメモリ
２３にもライトアクセスを発生させ、現用プロセッサの
メモリ１３と待機予備プロセッサのメモリ２３の同一ア
ドレスには同一のデータ内容が書き込まれる。また、現
用プロセッサのメモリ１３へのリードアクセス時には、
現用プロセッサのメモリ１３の記憶内容と待機予備プロ
セッサのメモリ２３の記憶内容とが違う場合、現用プロ
セッサのメモリ１３の内容を正しいと判断し、現用プロ
セッサのメモリ１３の内容をリードするとともに待機予
備プロセッサのメモリ２３にライトする。このような機
能によって、常に現用プロセッサのメモリ１３と待機予
備プロセッサのメモリ２３の内容は同一となる。
としては、現用プロセッサのメモリコントローラ１４お
よび待機予備プロセッサのメモリコントローラ２４はメ
モリアクセスを常に監視している。現用プロセッサのメ
モリ１３へのライトアクセス時には、現用プロセッサの
メモリコントローラ１４は待機予備プロセッサのメモリ
２３にもライトアクセスを発生させ、現用プロセッサの
メモリ１３と待機予備プロセッサのメモリ２３の同一ア
ドレスには同一のデータ内容が書き込まれる。また、現
用プロセッサのメモリ１３へのリードアクセス時には、
現用プロセッサのメモリ１３の記憶内容と待機予備プロ
セッサのメモリ２３の記憶内容とが違う場合、現用プロ
セッサのメモリ１３の内容を正しいと判断し、現用プロ
セッサのメモリ１３の内容をリードするとともに待機予
備プロセッサのメモリ２３にライトする。このような機
能によって、常に現用プロセッサのメモリ１３と待機予
備プロセッサのメモリ２３の内容は同一となる。
【００１６】図１の動作を、図２の構成に基づいて説明
する。現用プロセッサ１０に障害等が発生した場合（Ｓ
１）には、待機予備プロセッサ２０に系を切り替えるた
めに、現用プロセッサのアービタ１２を停止させる（Ｓ
２）とともに、現用プロセッサのＣＰＵ１１から待機予
備プロセッサのＣＰＵ２１に系切替え信号を出力して、
系の切替えを通知する（Ｓ３）。このときバス３０は、
アービタが一時的になくなるので使用されなくなる。待
機予備プロセッサ２０は、現用プロセッサ１０から系切
替え信号を受信すると、アービタ２２の起動を行なう
（Ｓ４）だけですぐに実行可能となり、現用プロセッサ
１０から待機予備プロセッサ２０への系の切替えが完了
する（Ｓ５）。
する。現用プロセッサ１０に障害等が発生した場合（Ｓ
１）には、待機予備プロセッサ２０に系を切り替えるた
めに、現用プロセッサのアービタ１２を停止させる（Ｓ
２）とともに、現用プロセッサのＣＰＵ１１から待機予
備プロセッサのＣＰＵ２１に系切替え信号を出力して、
系の切替えを通知する（Ｓ３）。このときバス３０は、
アービタが一時的になくなるので使用されなくなる。待
機予備プロセッサ２０は、現用プロセッサ１０から系切
替え信号を受信すると、アービタ２２の起動を行なう
（Ｓ４）だけですぐに実行可能となり、現用プロセッサ
１０から待機予備プロセッサ２０への系の切替えが完了
する（Ｓ５）。
【００１７】複数のエージェント３１、３２、‥‥‥、
３ｎは、現用プロセッサ１０から待機予備プロセッサ２
０への系の切替え時間分の情報をデータバッファにおい
てバッファリングすることによって、現用プロセッサ１
０から待機予備プロセッサ２０への系の切替えをスムー
ズに行うことができる。
３ｎは、現用プロセッサ１０から待機予備プロセッサ２
０への系の切替え時間分の情報をデータバッファにおい
てバッファリングすることによって、現用プロセッサ１
０から待機予備プロセッサ２０への系の切替えをスムー
ズに行うことができる。
【００１８】
【発明の効果】以上説明したように本発明は、以下に記
述する効果を有する。
述する効果を有する。
【００１９】（１）第１のアービタを停止して第２のア
ービタを起動することで第１のプロセッサから第２のプ
ロセッサに系を切替えることによって、系の切替えに要
する手順が少なくなり、二重化プロセッサの系の切替え
時間を短縮することができるという効果を有する。
ービタを起動することで第１のプロセッサから第２のプ
ロセッサに系を切替えることによって、系の切替えに要
する手順が少なくなり、二重化プロセッサの系の切替え
時間を短縮することができるという効果を有する。
【００２０】（２）第１および第２のメモリコントロー
ラが、第１のメモリに書き込み要求があったときには、
第１のメモリに書き込むと同時に第２のメモリにも同一
内容を書き込み、第１のメモリに読み出し要求があった
ときには、第１のメモリの記憶内容と第２のメモリの記
憶内容とを比較し、読み出しアドレスにおける第１のメ
モリの記憶内容と第２のメモリの記憶内容とが異なる場
合には、第１のメモリの記憶内容を読み出すと同時に第
２のメモリに書き込むことで、第１のメモリの記憶内容
と第２のメモリの記憶内容とを常時等しくすることによ
って、系を切り替えるときに第１のメモリから第２のメ
モリに記憶内容をコピーする必要がなくなり、二重化プ
ロセッサの系の切替え時間を短縮することができるとい
う効果を有する。
ラが、第１のメモリに書き込み要求があったときには、
第１のメモリに書き込むと同時に第２のメモリにも同一
内容を書き込み、第１のメモリに読み出し要求があった
ときには、第１のメモリの記憶内容と第２のメモリの記
憶内容とを比較し、読み出しアドレスにおける第１のメ
モリの記憶内容と第２のメモリの記憶内容とが異なる場
合には、第１のメモリの記憶内容を読み出すと同時に第
２のメモリに書き込むことで、第１のメモリの記憶内容
と第２のメモリの記憶内容とを常時等しくすることによ
って、系を切り替えるときに第１のメモリから第２のメ
モリに記憶内容をコピーする必要がなくなり、二重化プ
ロセッサの系の切替え時間を短縮することができるとい
う効果を有する。
【００２１】（３）少なくとも１つの制御装置が、二重
化プロセッサの系の切替えに要する時間を待合せ可能と
する容量を有するデータバッファを備えることによっ
て、系を切替えるときにデータをバスに掃き出す必要が
なくなり、二重化プロセッサの系の切替え時間を短縮す
ることができるという効果を有する。
化プロセッサの系の切替えに要する時間を待合せ可能と
する容量を有するデータバッファを備えることによっ
て、系を切替えるときにデータをバスに掃き出す必要が
なくなり、二重化プロセッサの系の切替え時間を短縮す
ることができるという効果を有する。
【図１】本発明の一実施例の動作フローチャート
【図２】従来のプロセッサの系切替え方式が適用される
二重化プロセッサシステムのブロック構成図
二重化プロセッサシステムのブロック構成図
１０ 現用プロセッサ １１ 現用プロセッサのＣＰＵ １２ 現用プロセッサのアービタ １３ 現用プロセッサのメモリ １４ 現用プロセッサのメモリコントローラ ２０ 待機予備プロセッサ ２１ 待機予備プロセッサのＣＰＵ ２２ 待機予備プロセッサのアービタ ２３ 待機予備プロセッサのメモリ ２４ 待機予備プロセッサのメモリコントローラ ３０ バス ３１、３２、‥‥‥、３ｎ ｎ個のエージェント
フロントページの続き (56)参考文献 特開 平１−296352（ＪＰ，Ａ) 特開 昭57−86968（ＪＰ，Ａ) 特開 昭57−86970（ＪＰ，Ａ) 特開 昭57−86972（ＪＰ，Ａ) 特開 平４−337856（ＪＰ，Ａ) 特開 平１−161538（ＪＰ，Ａ) 特開 平４−263333（ＪＰ，Ａ) 特開 平４−281288（ＪＰ，Ａ) 特開 平５−20259（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 第１のＣＰＵと、第１のメモリと、第１
のメモリコントローラと、バスに接続されている少なく
とも１つの制御装置を制御する第１のアービタとを備え
る第１のプロセッサと、第２のＣＰＵと、第２のメモリ
と、第２のメモリコントローラと、前記少なくとも１つ
の制御装置を制御する第２のアービタとを備える第２の
プロセッサとを有する二重化プロセッサにおいて、前記少なくとも１つの制御装置が、前記二重化プロセッ
サの系の切替えに要する時間を待合せ可能とする容量を
有するデータバッファを備え、 前記第１および第２のメモリコントローラが前記第１の
メモリの記憶内容と前記第２のメモリの記憶内容とを常
時等しくし、 前記第１のアービタを停止して前記第２のアービタを起
動することで、 前記第１のプロセッサから前記第２のプロセッサに系を
切替えることを特徴とする、プロセッサの系切替え方
式。 - 【請求項２】 前記第１および第２のメモリコントロー
ラが、 前記第１のメモリに書き込み要求があったときには、前
記第１のメモリに書き込むと同時に前記第２のメモリに
も同一内容を書き込み、 前記第１のメモリに読み出し要求があったときには、前
記第１のメモリの記憶内容と前記第２のメモリの記憶内
容とを比較し、読み出しアドレスにおける前記第１のメ
モリの記憶内容と前記第２のメモリの記憶内容とが異な
る場合には、前記第１のメモリの記憶内容を読み出すと
同時に前記第２のメモリに書き込むことで、 前記第１のメモリの記憶内容と前記第２のメモリの記憶
内容とを常時等しくする、請求項１に記載のプロセッサ
の系切替え方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110770A JP2701739B2 (ja) | 1994-05-25 | 1994-05-25 | プロセッサの系切替え方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110770A JP2701739B2 (ja) | 1994-05-25 | 1994-05-25 | プロセッサの系切替え方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07319720A JPH07319720A (ja) | 1995-12-08 |
| JP2701739B2 true JP2701739B2 (ja) | 1998-01-21 |
Family
ID=14544149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6110770A Expired - Lifetime JP2701739B2 (ja) | 1994-05-25 | 1994-05-25 | プロセッサの系切替え方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701739B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4670541B2 (ja) * | 2005-08-09 | 2011-04-13 | 住友電気工業株式会社 | 交通信号制御機 |
| JP5220059B2 (ja) * | 2010-06-02 | 2013-06-26 | 日本電信電話株式会社 | ネットワーク通信システム及びネットワーク通信方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5786968A (en) * | 1980-11-19 | 1982-05-31 | Yokogawa Hokushin Electric Corp | Doubled computer system |
| JPS5787970A (en) * | 1980-11-25 | 1982-06-01 | Citizen Watch Co Ltd | Printing method for serial dot printer |
| JP2869971B2 (ja) * | 1987-12-18 | 1999-03-10 | 日本電気株式会社 | 障害検出装置 |
| JPH01296352A (ja) * | 1988-05-24 | 1989-11-29 | Nec Corp | 二重化処理装置 |
| JPH04337856A (ja) * | 1991-05-15 | 1992-11-25 | Toshiba Corp | 二重化記憶装置の管理方式 |
-
1994
- 1994-05-25 JP JP6110770A patent/JP2701739B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07319720A (ja) | 1995-12-08 |
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