JPH0553934A - バスライン監視方式 - Google Patents
バスライン監視方式Info
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- JPH0553934A JPH0553934A JP3210816A JP21081691A JPH0553934A JP H0553934 A JPH0553934 A JP H0553934A JP 3210816 A JP3210816 A JP 3210816A JP 21081691 A JP21081691 A JP 21081691A JP H0553934 A JPH0553934 A JP H0553934A
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Abstract
(57)【要約】
【目的】 本発明は、ＣＰＵのダウン時でも外部装置か
らトレース用メモリの情報を容易に取得することにあ
る。 【構成】 ＣＰＵ１より導出されたバスライン２にＤＭ
Ａ３および通信制御インタフェース７が接続され、当該
通信制御インタフェースに外部装置９を接続してなるコ
ンピュータシステムであって、前記バスラインには少な
くとも通信制御インタフェース、バス監視手段１１〜１
３およびトレース用メモリ１５を接続する。そして、Ｃ
ＰＵの動作時、バス監視手段では、外部装置からのトレ
ース情報に対してバスライン上のＣＰＵのデータ入出力
命令実行時にトレース用メモリに書き込む一方、ＣＰＵ
のダウン時には、外部装置が通信制御インタフェースお
よびバス監視手段を介してトレース用メモリに保存され
ているトレース情報を読み取る方式である。
らトレース用メモリの情報を容易に取得することにあ
る。 【構成】 ＣＰＵ１より導出されたバスライン２にＤＭ
Ａ３および通信制御インタフェース７が接続され、当該
通信制御インタフェースに外部装置９を接続してなるコ
ンピュータシステムであって、前記バスラインには少な
くとも通信制御インタフェース、バス監視手段１１〜１
３およびトレース用メモリ１５を接続する。そして、Ｃ
ＰＵの動作時、バス監視手段では、外部装置からのトレ
ース情報に対してバスライン上のＣＰＵのデータ入出力
命令実行時にトレース用メモリに書き込む一方、ＣＰＵ
のダウン時には、外部装置が通信制御インタフェースお
よびバス監視手段を介してトレース用メモリに保存され
ているトレース情報を読み取る方式である。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵおよびＤＭＡな
どを用いて外部装置との間で高速データ転送を行うコン
ピュータシステムに利用されるバスライン監視方式に係
わり、特にＣＰＵダウン時のデータ収集手段を改良した
バスライン監視方式に関する。
どを用いて外部装置との間で高速データ転送を行うコン
ピュータシステムに利用されるバスライン監視方式に係
わり、特にＣＰＵダウン時のデータ収集手段を改良した
バスライン監視方式に関する。
【０００２】
【従来の技術】この種のコンピュータシステムは、図３
に示すようにＣＰＵ１より導出されたバスライン２にＤ
ＭＡ（direct memory acces ）３、メモリ４、ペリフェ
ラルＩ／Ｏ５および入出力インタフェース６などが接続
され、さらに前記バスライン２に通信制御インタフェー
ス７を介して外部装置としての通信制御装置９が接続さ
れている。ＣＰＵ１は予め定めたプログラムに基づいて
構成要素全部のの制御を実行し、またＤＭＡ３はＣＰＵ
１とバスライン２を共用しながらＣＰＵ１を介さずにメ
モリ４と通信制御装置９との間でメモリ情報のデータ転
送を行う機能をもっている。８はＲＡＳ（信頼性：reli
ability , 稼働性：availability, 保守性：serviceabi
lity）部であって、これはメモリパリティエラーなどの
ハードウェアエラー診断機能を有しており、エラーアド
レスなどを記憶する。
に示すようにＣＰＵ１より導出されたバスライン２にＤ
ＭＡ（direct memory acces ）３、メモリ４、ペリフェ
ラルＩ／Ｏ５および入出力インタフェース６などが接続
され、さらに前記バスライン２に通信制御インタフェー
ス７を介して外部装置としての通信制御装置９が接続さ
れている。ＣＰＵ１は予め定めたプログラムに基づいて
構成要素全部のの制御を実行し、またＤＭＡ３はＣＰＵ
１とバスライン２を共用しながらＣＰＵ１を介さずにメ
モリ４と通信制御装置９との間でメモリ情報のデータ転
送を行う機能をもっている。８はＲＡＳ（信頼性：reli
ability , 稼働性：availability, 保守性：serviceabi
lity）部であって、これはメモリパリティエラーなどの
ハードウェアエラー診断機能を有しており、エラーアド
レスなどを記憶する。
【０００３】従って、以上のようなコンピュータシステ
ムでは、ＣＰＵ１がプログラムに基づいて通信制御イン
タフェース７を管理するとともに、データのトレースな
どについても同様に管理し、通信制御装置９からのメモ
リ情報の取り込みおよび通信制御装置９からのデータ要
求に対して前記メモリ情報を伝送する方式をとってい
る。
ムでは、ＣＰＵ１がプログラムに基づいて通信制御イン
タフェース７を管理するとともに、データのトレースな
どについても同様に管理し、通信制御装置９からのメモ
リ情報の取り込みおよび通信制御装置９からのデータ要
求に対して前記メモリ情報を伝送する方式をとってい
る。
【０００４】すなわち、外部装置である例えば通信制御
装置９からメモリ情報を得るとき、ＣＰＵ１が通信制御
インタフェース７を制御して当該通信制御インタフェー
ス７に通信制御装置９を接続し、この通信制御装置９か
ら通信制御インタフェース７およびバスライン２を経由
して外部からメモリ情報を取得する。また、システム内
部のメモリ４などに格納されるメモリ情報については、
ＣＰＵ１がメモリ４からメモリ情報を読み出してバスラ
イン２および通信制御インタフェース７を介して通信制
御装置９に伝送するものである。
装置９からメモリ情報を得るとき、ＣＰＵ１が通信制御
インタフェース７を制御して当該通信制御インタフェー
ス７に通信制御装置９を接続し、この通信制御装置９か
ら通信制御インタフェース７およびバスライン２を経由
して外部からメモリ情報を取得する。また、システム内
部のメモリ４などに格納されるメモリ情報については、
ＣＰＵ１がメモリ４からメモリ情報を読み出してバスラ
イン２および通信制御インタフェース７を介して通信制
御装置９に伝送するものである。
【０００５】
【発明が解決しようとする課題】しかし、以上のような
コンピュータシステムでは、ＣＰＵ１が全ての制御機能
を受け持っていることから、例えばＣＰＵ１が故障や異
常状態になったとき、通信制御インタフェース７を制御
できなくなるので外部からメモリ情報を取得できなくな
る。また、ＣＰＵ１がバスライン２を占有したまま停止
すると、他の必要な構成機能がバスライン２をアクセス
できなくなる。
コンピュータシステムでは、ＣＰＵ１が全ての制御機能
を受け持っていることから、例えばＣＰＵ１が故障や異
常状態になったとき、通信制御インタフェース７を制御
できなくなるので外部からメモリ情報を取得できなくな
る。また、ＣＰＵ１がバスライン２を占有したまま停止
すると、他の必要な構成機能がバスライン２をアクセス
できなくなる。
【０００６】本発明は上記実情に鑑みてなされたもの
で、ＣＰＵのダウン時でも外部装置にてメモリ情報を容
易に取得しうるバスライン監視方式を提供することを目
的とする。
で、ＣＰＵのダウン時でも外部装置にてメモリ情報を容
易に取得しうるバスライン監視方式を提供することを目
的とする。
【０００７】さらに、本発明の他の目的は、ＣＰＵおよ
びＤＭＡによるバスラインの占有を解除し、外部装置か
らバスラインに接続されているメモリなどからメモリ情
報を容易に取得しうるバスライン監視方式を提供するこ
とにある。
びＤＭＡによるバスラインの占有を解除し、外部装置か
らバスラインに接続されているメモリなどからメモリ情
報を容易に取得しうるバスライン監視方式を提供するこ
とにある。
【０００８】
【課題を解決するための手段】先ず、請求項１に対応す
る発明は上記課題を解決するために、ＣＰＵより導出さ
れたバスラインにＤＭＡおよび通信制御インタフェース
が接続され、当該通信制御インタフェースに外部装置を
接続してなるコンピュータシステムにおいて、前記バス
ラインに少なくとも前記通信制御インタフェース、バス
監視手段およびトレース用メモリが接続され、前記ＣＰ
Ｕの動作時、前記バス監視手段は、前記外部装置からの
トレース情報に対して前記バスラインからＣＰＵのデー
タ入出力命令実行である判断したとき前記トレース用メ
モリに書き込み、
る発明は上記課題を解決するために、ＣＰＵより導出さ
れたバスラインにＤＭＡおよび通信制御インタフェース
が接続され、当該通信制御インタフェースに外部装置を
接続してなるコンピュータシステムにおいて、前記バス
ラインに少なくとも前記通信制御インタフェース、バス
監視手段およびトレース用メモリが接続され、前記ＣＰ
Ｕの動作時、前記バス監視手段は、前記外部装置からの
トレース情報に対して前記バスラインからＣＰＵのデー
タ入出力命令実行である判断したとき前記トレース用メ
モリに書き込み、
【０００９】前記ＣＰＵのダウン時、前記外部装置は、
前記通信制御インタフェースおよび前記バス監視手段を
介して前記トレース用メモリに保存されているトレース
情報を読み取るバスライン監視方式である。
前記通信制御インタフェースおよび前記バス監視手段を
介して前記トレース用メモリに保存されているトレース
情報を読み取るバスライン監視方式である。
【００１０】次に、請求項２に対応する発明は、請求項
１に対応する発明に新たにバス解放制御手段を付加し、
このバス解放制御手段が前記外部装置から設定されたア
ドレスとＣＰＵのアドレスとが一致したとき、ＣＰＵと
前記ＤＭＡの動作を停止してバスラインを解放し、前記
外部装置から前記バス監視手段を介してバスラインに接
続されるメモリ，Ｉ／Ｏなどの情報をアクセスするバス
ライン監視方式である。
１に対応する発明に新たにバス解放制御手段を付加し、
このバス解放制御手段が前記外部装置から設定されたア
ドレスとＣＰＵのアドレスとが一致したとき、ＣＰＵと
前記ＤＭＡの動作を停止してバスラインを解放し、前記
外部装置から前記バス監視手段を介してバスラインに接
続されるメモリ，Ｉ／Ｏなどの情報をアクセスするバス
ライン監視方式である。
【００１１】
【作用】従って、請求項１に対応する発明は以上のよう
な手段を講じたことにより、外部装置からトレース用メ
モリアドレスを含むトレース情報が伝送されてくると、
バス監視手段では、バスライン上のＣＰＵのアドレスお
よびデータを監視し、ＣＰＵのアドレスがトレース用メ
モリアドレスと同一のときにＣＰＵのデータ入出力命令
の実行であると検知したとき、前記トレース情報をトレ
ース用メモリに保存し、一方、外部装置は、通信制御イ
ンタフェースおよびバス監視手段を介して前記トレース
用メモリに保存されているトレース情報を読み取ること
により、外部装置はＣＰＵのダウン時にＣＰＵを介する
ことなくトレース情報を取り出すことができる。
な手段を講じたことにより、外部装置からトレース用メ
モリアドレスを含むトレース情報が伝送されてくると、
バス監視手段では、バスライン上のＣＰＵのアドレスお
よびデータを監視し、ＣＰＵのアドレスがトレース用メ
モリアドレスと同一のときにＣＰＵのデータ入出力命令
の実行であると検知したとき、前記トレース情報をトレ
ース用メモリに保存し、一方、外部装置は、通信制御イ
ンタフェースおよびバス監視手段を介して前記トレース
用メモリに保存されているトレース情報を読み取ること
により、外部装置はＣＰＵのダウン時にＣＰＵを介する
ことなくトレース情報を取り出すことができる。
【００１２】次に、請求項２に対応する発明では、バス
解放制御手段が外部装置から設定されるアドレスとＣＰ
Ｕのアドレスとをみながら、ＣＰＵと前記ＤＭＡの動作
を停止することによりバスラインを解放するので、外部
装置からバス監視手段を介してバスライン上に接続され
るメモリ，Ｉ／Ｏなどの情報をアクセスすることが可能
となる。
解放制御手段が外部装置から設定されるアドレスとＣＰ
Ｕのアドレスとをみながら、ＣＰＵと前記ＤＭＡの動作
を停止することによりバスラインを解放するので、外部
装置からバス監視手段を介してバスライン上に接続され
るメモリ，Ｉ／Ｏなどの情報をアクセスすることが可能
となる。
【００１３】
【実施例】以下、本発明の一実施例について図１を参照
して説明する。なお、同図において従来のコンピューア
システム（図３）と同一部分には同一符号を付してその
詳しい説明は省略する。
して説明する。なお、同図において従来のコンピューア
システム（図３）と同一部分には同一符号を付してその
詳しい説明は省略する。
【００１４】すなわち、このコンピュータシステムは、
バスライン２と通信制御インタフェース７との間に新た
にバス監視インタフェース１１およびトレース制御手段
１２が設けられている。このバス監視インタフェース１
１はＣＰＵ１の命令フェッチサイクルかメモリ４または
Ｉ／Ｏへのデータの入出力命令かを判断し、このデータ
入出力命令の実行時に後述するごとく外部装置からトレ
ース情報の書込み指令を送出する。一方、トレース制手
御手段１２は、通信制御インタフェース７などを制御
し、かつ、通信制御装置９からのトレース情報をトレー
ス情報設定部１３に設定する機能をもっている。
バスライン２と通信制御インタフェース７との間に新た
にバス監視インタフェース１１およびトレース制御手段
１２が設けられている。このバス監視インタフェース１
１はＣＰＵ１の命令フェッチサイクルかメモリ４または
Ｉ／Ｏへのデータの入出力命令かを判断し、このデータ
入出力命令の実行時に後述するごとく外部装置からトレ
ース情報の書込み指令を送出する。一方、トレース制手
御手段１２は、通信制御インタフェース７などを制御
し、かつ、通信制御装置９からのトレース情報をトレー
ス情報設定部１３に設定する機能をもっている。
【００１５】さらに、このシステムには、トレース情報
設定部１３などから特定のメモリアドレスに対するＲ／
Ｗデータや回数などのトレース情報、さらにはＤＭＡの
トレース情報およびＩ／Ｏの入出力情報などのトレース
情報を設定する前記トレース情報設定部１３の他、ＣＰ
Ｕ１，ＤＭＡ３或いはＩ／Ｏ用のアドレスを使用せず
に、効率良くトレース情報を書き込むためのアドレス信
号に変換するアドレス変換手段１４と、このアドレス変
換手段１４からのアドレス信号の下にトレース情報を保
存するＲＡＭ，ＩＣカードその他ハードディスクなどの
トレース用メモリ１５とが設けられている。なお、これ
らバス監視インタフェース１１、トレース制御手段１２
およびトレース情報設定部１３はバス監視手段を構成し
ている。
設定部１３などから特定のメモリアドレスに対するＲ／
Ｗデータや回数などのトレース情報、さらにはＤＭＡの
トレース情報およびＩ／Ｏの入出力情報などのトレース
情報を設定する前記トレース情報設定部１３の他、ＣＰ
Ｕ１，ＤＭＡ３或いはＩ／Ｏ用のアドレスを使用せず
に、効率良くトレース情報を書き込むためのアドレス信
号に変換するアドレス変換手段１４と、このアドレス変
換手段１４からのアドレス信号の下にトレース情報を保
存するＲＡＭ，ＩＣカードその他ハードディスクなどの
トレース用メモリ１５とが設けられている。なお、これ
らバス監視インタフェース１１、トレース制御手段１２
およびトレース情報設定部１３はバス監視手段を構成し
ている。
【００１６】次に、以上のようなシステムの動作につい
て説明する。なお、ここでは特定番地に入出力が実施さ
れたときのメモリデータおよび実施回数をトレースする
例について述べる。
て説明する。なお、ここでは特定番地に入出力が実施さ
れたときのメモリデータおよび実施回数をトレースする
例について述べる。
【００１７】先ず、外部の通信制御装置９などからメモ
リアドレス，メモリデータおよび実施回数などの条件設
定データが入力すると、通信制御インタフェース７では
かかる条件設定データについて伝送エラーチェックを実
施した後、必要な条件設定データを取り出してトレース
制御手段１２に送出する。ここで、トレース制御手段１
２は、通信制御インタフェース７からの条件設定データ
を必要なトレース情報に変換した後トレース情報設定部
１３に設定する。
リアドレス，メモリデータおよび実施回数などの条件設
定データが入力すると、通信制御インタフェース７では
かかる条件設定データについて伝送エラーチェックを実
施した後、必要な条件設定データを取り出してトレース
制御手段１２に送出する。ここで、トレース制御手段１
２は、通信制御インタフェース７からの条件設定データ
を必要なトレース情報に変換した後トレース情報設定部
１３に設定する。
【００１８】このバス監視インタフェース１１において
は、トレース情報がトレース情報設定部１３に設定され
た時点でバスライン上のＣＰＵ１のアドレスおよびバス
ライン２の入出力命令データなどを監視し、トレース情
報設定部１３に設定したアドレスと同じアドレスで入出
力命令が実行されているとき、その旨をトレース情報設
定部１３を介してアドレス変換手段１４に送出する。こ
こで、アドレス変換手段１４では、トレース情報設定部
１３に設定したアドレスをトレース用メモリアドレスに
変換した後、この変換アドレスを用いてトレース情報を
トレース用メモリ１５に書き込み、さらにトレース用メ
モリ１５に“１”を加算し実施回数データを保存する。
は、トレース情報がトレース情報設定部１３に設定され
た時点でバスライン上のＣＰＵ１のアドレスおよびバス
ライン２の入出力命令データなどを監視し、トレース情
報設定部１３に設定したアドレスと同じアドレスで入出
力命令が実行されているとき、その旨をトレース情報設
定部１３を介してアドレス変換手段１４に送出する。こ
こで、アドレス変換手段１４では、トレース情報設定部
１３に設定したアドレスをトレース用メモリアドレスに
変換した後、この変換アドレスを用いてトレース情報を
トレース用メモリ１５に書き込み、さらにトレース用メ
モリ１５に“１”を加算し実施回数データを保存する。
【００１９】一方、外部の通信制御装置９によるトレー
ス情報の読み出しの場合、この通信制御装置９からアド
レスデータを含むデータ読み出しの伝送データを送出す
る。ここで、通信制御インタフェース７が当該伝送デー
タを受け取ってトレース制御手段１２に渡すと、このト
レース制御手段１２ではそのアドレスの下にトレース用
メモリ１５からトレース情報を読み出し、通信制御イン
タフェース７を介してデータ伝送によって外部の通信制
御装置９に送出する。
ス情報の読み出しの場合、この通信制御装置９からアド
レスデータを含むデータ読み出しの伝送データを送出す
る。ここで、通信制御インタフェース７が当該伝送デー
タを受け取ってトレース制御手段１２に渡すと、このト
レース制御手段１２ではそのアドレスの下にトレース用
メモリ１５からトレース情報を読み出し、通信制御イン
タフェース７を介してデータ伝送によって外部の通信制
御装置９に送出する。
【００２０】従って、以上のような実施例の方式によれ
ば、ＣＰＵ１の異常によるダウン時、外部の通信制御装
置９からのアドレスデータを含むデータ読み出しの伝送
データを受けて、トレース制御手段１２がトレース用メ
モリ１５から必要なデータ例えばメモリ４に対する入出
力データおよび入出力回数のトレース、Ｉ／Ｏに対する
入出力データおよび入出力回数のトレース、命令実行の
トレースなどを容易に読み出すことができる。さらに、
通信制御装置９はＣＰＵ１を介していないのでバスライ
ン２を利用してＤＭＡ２からのデータを容易にトレース
することができる。
ば、ＣＰＵ１の異常によるダウン時、外部の通信制御装
置９からのアドレスデータを含むデータ読み出しの伝送
データを受けて、トレース制御手段１２がトレース用メ
モリ１５から必要なデータ例えばメモリ４に対する入出
力データおよび入出力回数のトレース、Ｉ／Ｏに対する
入出力データおよび入出力回数のトレース、命令実行の
トレースなどを容易に読み出すことができる。さらに、
通信制御装置９はＣＰＵ１を介していないのでバスライ
ン２を利用してＤＭＡ２からのデータを容易にトレース
することができる。
【００２１】次に、図２は本発明方式の他の実施例を適
用したコンピュータシステムのハードウエア構成を示す
図である。このシステムは、ＣＰＵ１やＤＭＡ３が自身
の故障時にバスライン２を占有することがあるので、強
制的にバスを開放するためにバス解放インタフェース２
１およびバス解放制御手段２２を設けたものである。つ
まり、バス解放制御手段２２は、ＣＰＵ１がウォッチド
グタイマ異常とかメモリパリティ異常などで動作できな
くなったとき、通信制御装置９から設定されるアドレス
とＲＡＳ部２３に記憶されているＣＰＵ１のアドレスと
を比較しこれらアドレスが一致したとき、ＣＰＵ１やＤ
ＭＡ３の動作を停止してバスライン２を解放する。その
結果、通信制御装置９は、バス解放制御手段２２および
バス監視インタフェース１１を介してバスライン２に接
続されているメモリ４，Ｉ／Ｏなどの情報をアクセスす
ることができる。
用したコンピュータシステムのハードウエア構成を示す
図である。このシステムは、ＣＰＵ１やＤＭＡ３が自身
の故障時にバスライン２を占有することがあるので、強
制的にバスを開放するためにバス解放インタフェース２
１およびバス解放制御手段２２を設けたものである。つ
まり、バス解放制御手段２２は、ＣＰＵ１がウォッチド
グタイマ異常とかメモリパリティ異常などで動作できな
くなったとき、通信制御装置９から設定されるアドレス
とＲＡＳ部２３に記憶されているＣＰＵ１のアドレスと
を比較しこれらアドレスが一致したとき、ＣＰＵ１やＤ
ＭＡ３の動作を停止してバスライン２を解放する。その
結果、通信制御装置９は、バス解放制御手段２２および
バス監視インタフェース１１を介してバスライン２に接
続されているメモリ４，Ｉ／Ｏなどの情報をアクセスす
ることができる。
【００２２】また、バス解放制御手段２２では、トレー
ス情報設定部１３の１命令ごとのスングルステップ検出
部からの検出信号に基づいてバス解放インタフェース２
１を介してＣＰＵ１をホールドすることができ、これに
よってシングルステップごとにＣＰＵ１の動作を実行す
ることができる。その他、本発明はその要旨を逸脱しな
い範囲で種々変形して実施できる。
ス情報設定部１３の１命令ごとのスングルステップ検出
部からの検出信号に基づいてバス解放インタフェース２
１を介してＣＰＵ１をホールドすることができ、これに
よってシングルステップごとにＣＰＵ１の動作を実行す
ることができる。その他、本発明はその要旨を逸脱しな
い範囲で種々変形して実施できる。
【００２３】
【発明の効果】以上説明したように本発明によれば、次
のような効果を奏する。請求項１の発明においては、Ｃ
ＰＵのダウン時でも外部装置からトレース用メモリの情
報を容易に取得できる。
のような効果を奏する。請求項１の発明においては、Ｃ
ＰＵのダウン時でも外部装置からトレース用メモリの情
報を容易に取得できる。
【００２４】次に、請求項２では、ＣＰＵおよびＤＭＡ
によるバスラインの占有を解除することにより、外部装
置からバスラインに接続されている機器の情報を容易に
取得できる。
によるバスラインの占有を解除することにより、外部装
置からバスラインに接続されている機器の情報を容易に
取得できる。
【図１】 本発明に係わるバスライン監視方式を適用し
たコンピュータシステムの一実施例を示すハードウエア
構成図。
たコンピュータシステムの一実施例を示すハードウエア
構成図。
【図２】 同じく本発明に係わるバスライン監視方式を
適用したコンピュータシステムの他の実施例を示すハー
ドウエア構成図。
適用したコンピュータシステムの他の実施例を示すハー
ドウエア構成図。
【図３】 従来方式を適用したコンピュータシステムの
ハードウエア構成図。
ハードウエア構成図。
１…ＣＰＵ、２…バスライン、３…ＤＭＡ、４…メモ
リ、７…通信制御インタフェース、９…通信制御装置
（外部装置）、１１…バス監視インタフェース、１２…
トレース制御手段、１３…トレース情報設定部、１４…
アドレス変換手段、１５…トレース用メモリ、２１…バ
ス解放インタフェース、２２…バス解放制御手段。
リ、７…通信制御インタフェース、９…通信制御装置
（外部装置）、１１…バス監視インタフェース、１２…
トレース制御手段、１３…トレース情報設定部、１４…
アドレス変換手段、１５…トレース用メモリ、２１…バ
ス解放インタフェース、２２…バス解放制御手段。
Claims (2)
- 【請求項１】 ＣＰＵより導出されたバスラインにＤＭ
Ａおよび通信制御インタフェースが接続され、当該通信
制御インタフェースに外部装置を接続してなるコンピュ
ータシステムにおいて、 前記バスラインに少なくとも前記通信制御インタフェー
ス、バス監視手段およびトレース用メモリが接続され、 前記ＣＰＵの動作時、前記バス監視手段は、前記外部装
置からのトレース情報に対して前記バスラインからＣＰ
Ｕのデータ入出力命令実行である判断したとき前記トレ
ース用メモリに書き込み、 前記ＣＰＵのダウン時、前記外部装置は、前記通信制御
インタフェースおよび前記バス監視手段を介して前記ト
レース用メモリに保存されているトレース情報を読み取
るようにしたことを特徴とするバスライン監視方式。 - 【請求項２】 請求項１にバス解放制御手段を付加し、
このバス解放制御手段は、前記外部装置から設定された
アドレスとＣＰＵのアドレスとが一致したとき、ＣＰＵ
と前記ＤＭＡの動作を停止して前記バスラインを解放
し、前記外部装置から前記バス監視手段を介してバスラ
インに接続されているメモリ，Ｉ／Ｏなどの情報をアク
セス可能としたことを特徴とするバスライン監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21081691A JP3350069B2 (ja) | 1991-08-22 | 1991-08-22 | バスライン監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21081691A JP3350069B2 (ja) | 1991-08-22 | 1991-08-22 | バスライン監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553934A true JPH0553934A (ja) | 1993-03-05 |
| JP3350069B2 JP3350069B2 (ja) | 2002-11-25 |
Family
ID=16595600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21081691A Expired - Fee Related JP3350069B2 (ja) | 1991-08-22 | 1991-08-22 | バスライン監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3350069B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006198783A (ja) * | 2005-01-18 | 2006-08-03 | Toray Ind Inc | ポリアリーレンスルフィド積層シート |
| WO2021106925A1 (ja) * | 2019-11-29 | 2021-06-03 | 株式会社メガチップス | 情報処理装置 |
-
1991
- 1991-08-22 JP JP21081691A patent/JP3350069B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006198783A (ja) * | 2005-01-18 | 2006-08-03 | Toray Ind Inc | ポリアリーレンスルフィド積層シート |
| WO2021106925A1 (ja) * | 2019-11-29 | 2021-06-03 | 株式会社メガチップス | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3350069B2 (ja) | 2002-11-25 |
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