JPH0553934A - バスライン監視方式 - Google Patents
バスライン監視方式Info
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- JPH0553934A JPH0553934A JP3210816A JP21081691A JPH0553934A JP H0553934 A JPH0553934 A JP H0553934A JP 3210816 A JP3210816 A JP 3210816A JP 21081691 A JP21081691 A JP 21081691A JP H0553934 A JPH0553934 A JP H0553934A
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- JP
- Japan
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- cpu
- trace
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- bus
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Abstract
(57)【要約】
【目的】 本発明は、CPUのダウン時でも外部装置か
らトレース用メモリの情報を容易に取得することにあ
る。 【構成】 CPU1より導出されたバスライン2にDM
A3および通信制御インタフェース7が接続され、当該
通信制御インタフェースに外部装置9を接続してなるコ
ンピュータシステムであって、前記バスラインには少な
くとも通信制御インタフェース、バス監視手段11〜1
3およびトレース用メモリ15を接続する。そして、C
PUの動作時、バス監視手段では、外部装置からのトレ
ース情報に対してバスライン上のCPUのデータ入出力
命令実行時にトレース用メモリに書き込む一方、CPU
のダウン時には、外部装置が通信制御インタフェースお
よびバス監視手段を介してトレース用メモリに保存され
ているトレース情報を読み取る方式である。
らトレース用メモリの情報を容易に取得することにあ
る。 【構成】 CPU1より導出されたバスライン2にDM
A3および通信制御インタフェース7が接続され、当該
通信制御インタフェースに外部装置9を接続してなるコ
ンピュータシステムであって、前記バスラインには少な
くとも通信制御インタフェース、バス監視手段11〜1
3およびトレース用メモリ15を接続する。そして、C
PUの動作時、バス監視手段では、外部装置からのトレ
ース情報に対してバスライン上のCPUのデータ入出力
命令実行時にトレース用メモリに書き込む一方、CPU
のダウン時には、外部装置が通信制御インタフェースお
よびバス監視手段を介してトレース用メモリに保存され
ているトレース情報を読み取る方式である。
Description
【0001】
【産業上の利用分野】本発明は、CPUおよびDMAな
どを用いて外部装置との間で高速データ転送を行うコン
ピュータシステムに利用されるバスライン監視方式に係
わり、特にCPUダウン時のデータ収集手段を改良した
バスライン監視方式に関する。
どを用いて外部装置との間で高速データ転送を行うコン
ピュータシステムに利用されるバスライン監視方式に係
わり、特にCPUダウン時のデータ収集手段を改良した
バスライン監視方式に関する。
【0002】
【従来の技術】この種のコンピュータシステムは、図3
に示すようにCPU1より導出されたバスライン2にD
MA(direct memory acces )3、メモリ4、ペリフェ
ラルI/O5および入出力インタフェース6などが接続
され、さらに前記バスライン2に通信制御インタフェー
ス7を介して外部装置としての通信制御装置9が接続さ
れている。CPU1は予め定めたプログラムに基づいて
構成要素全部のの制御を実行し、またDMA3はCPU
1とバスライン2を共用しながらCPU1を介さずにメ
モリ4と通信制御装置9との間でメモリ情報のデータ転
送を行う機能をもっている。8はRAS(信頼性:reli
ability , 稼働性:availability, 保守性:serviceabi
lity)部であって、これはメモリパリティエラーなどの
ハードウェアエラー診断機能を有しており、エラーアド
レスなどを記憶する。
に示すようにCPU1より導出されたバスライン2にD
MA(direct memory acces )3、メモリ4、ペリフェ
ラルI/O5および入出力インタフェース6などが接続
され、さらに前記バスライン2に通信制御インタフェー
ス7を介して外部装置としての通信制御装置9が接続さ
れている。CPU1は予め定めたプログラムに基づいて
構成要素全部のの制御を実行し、またDMA3はCPU
1とバスライン2を共用しながらCPU1を介さずにメ
モリ4と通信制御装置9との間でメモリ情報のデータ転
送を行う機能をもっている。8はRAS(信頼性:reli
ability , 稼働性:availability, 保守性:serviceabi
lity)部であって、これはメモリパリティエラーなどの
ハードウェアエラー診断機能を有しており、エラーアド
レスなどを記憶する。
【0003】従って、以上のようなコンピュータシステ
ムでは、CPU1がプログラムに基づいて通信制御イン
タフェース7を管理するとともに、データのトレースな
どについても同様に管理し、通信制御装置9からのメモ
リ情報の取り込みおよび通信制御装置9からのデータ要
求に対して前記メモリ情報を伝送する方式をとってい
る。
ムでは、CPU1がプログラムに基づいて通信制御イン
タフェース7を管理するとともに、データのトレースな
どについても同様に管理し、通信制御装置9からのメモ
リ情報の取り込みおよび通信制御装置9からのデータ要
求に対して前記メモリ情報を伝送する方式をとってい
る。
【0004】すなわち、外部装置である例えば通信制御
装置9からメモリ情報を得るとき、CPU1が通信制御
インタフェース7を制御して当該通信制御インタフェー
ス7に通信制御装置9を接続し、この通信制御装置9か
ら通信制御インタフェース7およびバスライン2を経由
して外部からメモリ情報を取得する。また、システム内
部のメモリ4などに格納されるメモリ情報については、
CPU1がメモリ4からメモリ情報を読み出してバスラ
イン2および通信制御インタフェース7を介して通信制
御装置9に伝送するものである。
装置9からメモリ情報を得るとき、CPU1が通信制御
インタフェース7を制御して当該通信制御インタフェー
ス7に通信制御装置9を接続し、この通信制御装置9か
ら通信制御インタフェース7およびバスライン2を経由
して外部からメモリ情報を取得する。また、システム内
部のメモリ4などに格納されるメモリ情報については、
CPU1がメモリ4からメモリ情報を読み出してバスラ
イン2および通信制御インタフェース7を介して通信制
御装置9に伝送するものである。
【0005】
【発明が解決しようとする課題】しかし、以上のような
コンピュータシステムでは、CPU1が全ての制御機能
を受け持っていることから、例えばCPU1が故障や異
常状態になったとき、通信制御インタフェース7を制御
できなくなるので外部からメモリ情報を取得できなくな
る。また、CPU1がバスライン2を占有したまま停止
すると、他の必要な構成機能がバスライン2をアクセス
できなくなる。
コンピュータシステムでは、CPU1が全ての制御機能
を受け持っていることから、例えばCPU1が故障や異
常状態になったとき、通信制御インタフェース7を制御
できなくなるので外部からメモリ情報を取得できなくな
る。また、CPU1がバスライン2を占有したまま停止
すると、他の必要な構成機能がバスライン2をアクセス
できなくなる。
【0006】本発明は上記実情に鑑みてなされたもの
で、CPUのダウン時でも外部装置にてメモリ情報を容
易に取得しうるバスライン監視方式を提供することを目
的とする。
で、CPUのダウン時でも外部装置にてメモリ情報を容
易に取得しうるバスライン監視方式を提供することを目
的とする。
【0007】さらに、本発明の他の目的は、CPUおよ
びDMAによるバスラインの占有を解除し、外部装置か
らバスラインに接続されているメモリなどからメモリ情
報を容易に取得しうるバスライン監視方式を提供するこ
とにある。
びDMAによるバスラインの占有を解除し、外部装置か
らバスラインに接続されているメモリなどからメモリ情
報を容易に取得しうるバスライン監視方式を提供するこ
とにある。
【0008】
【課題を解決するための手段】先ず、請求項1に対応す
る発明は上記課題を解決するために、CPUより導出さ
れたバスラインにDMAおよび通信制御インタフェース
が接続され、当該通信制御インタフェースに外部装置を
接続してなるコンピュータシステムにおいて、前記バス
ラインに少なくとも前記通信制御インタフェース、バス
監視手段およびトレース用メモリが接続され、前記CP
Uの動作時、前記バス監視手段は、前記外部装置からの
トレース情報に対して前記バスラインからCPUのデー
タ入出力命令実行である判断したとき前記トレース用メ
モリに書き込み、
る発明は上記課題を解決するために、CPUより導出さ
れたバスラインにDMAおよび通信制御インタフェース
が接続され、当該通信制御インタフェースに外部装置を
接続してなるコンピュータシステムにおいて、前記バス
ラインに少なくとも前記通信制御インタフェース、バス
監視手段およびトレース用メモリが接続され、前記CP
Uの動作時、前記バス監視手段は、前記外部装置からの
トレース情報に対して前記バスラインからCPUのデー
タ入出力命令実行である判断したとき前記トレース用メ
モリに書き込み、
【0009】前記CPUのダウン時、前記外部装置は、
前記通信制御インタフェースおよび前記バス監視手段を
介して前記トレース用メモリに保存されているトレース
情報を読み取るバスライン監視方式である。
前記通信制御インタフェースおよび前記バス監視手段を
介して前記トレース用メモリに保存されているトレース
情報を読み取るバスライン監視方式である。
【0010】次に、請求項2に対応する発明は、請求項
1に対応する発明に新たにバス解放制御手段を付加し、
このバス解放制御手段が前記外部装置から設定されたア
ドレスとCPUのアドレスとが一致したとき、CPUと
前記DMAの動作を停止してバスラインを解放し、前記
外部装置から前記バス監視手段を介してバスラインに接
続されるメモリ,I/Oなどの情報をアクセスするバス
ライン監視方式である。
1に対応する発明に新たにバス解放制御手段を付加し、
このバス解放制御手段が前記外部装置から設定されたア
ドレスとCPUのアドレスとが一致したとき、CPUと
前記DMAの動作を停止してバスラインを解放し、前記
外部装置から前記バス監視手段を介してバスラインに接
続されるメモリ,I/Oなどの情報をアクセスするバス
ライン監視方式である。
【0011】
【作用】従って、請求項1に対応する発明は以上のよう
な手段を講じたことにより、外部装置からトレース用メ
モリアドレスを含むトレース情報が伝送されてくると、
バス監視手段では、バスライン上のCPUのアドレスお
よびデータを監視し、CPUのアドレスがトレース用メ
モリアドレスと同一のときにCPUのデータ入出力命令
の実行であると検知したとき、前記トレース情報をトレ
ース用メモリに保存し、一方、外部装置は、通信制御イ
ンタフェースおよびバス監視手段を介して前記トレース
用メモリに保存されているトレース情報を読み取ること
により、外部装置はCPUのダウン時にCPUを介する
ことなくトレース情報を取り出すことができる。
な手段を講じたことにより、外部装置からトレース用メ
モリアドレスを含むトレース情報が伝送されてくると、
バス監視手段では、バスライン上のCPUのアドレスお
よびデータを監視し、CPUのアドレスがトレース用メ
モリアドレスと同一のときにCPUのデータ入出力命令
の実行であると検知したとき、前記トレース情報をトレ
ース用メモリに保存し、一方、外部装置は、通信制御イ
ンタフェースおよびバス監視手段を介して前記トレース
用メモリに保存されているトレース情報を読み取ること
により、外部装置はCPUのダウン時にCPUを介する
ことなくトレース情報を取り出すことができる。
【0012】次に、請求項2に対応する発明では、バス
解放制御手段が外部装置から設定されるアドレスとCP
Uのアドレスとをみながら、CPUと前記DMAの動作
を停止することによりバスラインを解放するので、外部
装置からバス監視手段を介してバスライン上に接続され
るメモリ,I/Oなどの情報をアクセスすることが可能
となる。
解放制御手段が外部装置から設定されるアドレスとCP
Uのアドレスとをみながら、CPUと前記DMAの動作
を停止することによりバスラインを解放するので、外部
装置からバス監視手段を介してバスライン上に接続され
るメモリ,I/Oなどの情報をアクセスすることが可能
となる。
【0013】
【実施例】以下、本発明の一実施例について図1を参照
して説明する。なお、同図において従来のコンピューア
システム(図3)と同一部分には同一符号を付してその
詳しい説明は省略する。
して説明する。なお、同図において従来のコンピューア
システム(図3)と同一部分には同一符号を付してその
詳しい説明は省略する。
【0014】すなわち、このコンピュータシステムは、
バスライン2と通信制御インタフェース7との間に新た
にバス監視インタフェース11およびトレース制御手段
12が設けられている。このバス監視インタフェース1
1はCPU1の命令フェッチサイクルかメモリ4または
I/Oへのデータの入出力命令かを判断し、このデータ
入出力命令の実行時に後述するごとく外部装置からトレ
ース情報の書込み指令を送出する。一方、トレース制手
御手段12は、通信制御インタフェース7などを制御
し、かつ、通信制御装置9からのトレース情報をトレー
ス情報設定部13に設定する機能をもっている。
バスライン2と通信制御インタフェース7との間に新た
にバス監視インタフェース11およびトレース制御手段
12が設けられている。このバス監視インタフェース1
1はCPU1の命令フェッチサイクルかメモリ4または
I/Oへのデータの入出力命令かを判断し、このデータ
入出力命令の実行時に後述するごとく外部装置からトレ
ース情報の書込み指令を送出する。一方、トレース制手
御手段12は、通信制御インタフェース7などを制御
し、かつ、通信制御装置9からのトレース情報をトレー
ス情報設定部13に設定する機能をもっている。
【0015】さらに、このシステムには、トレース情報
設定部13などから特定のメモリアドレスに対するR/
Wデータや回数などのトレース情報、さらにはDMAの
トレース情報およびI/Oの入出力情報などのトレース
情報を設定する前記トレース情報設定部13の他、CP
U1,DMA3或いはI/O用のアドレスを使用せず
に、効率良くトレース情報を書き込むためのアドレス信
号に変換するアドレス変換手段14と、このアドレス変
換手段14からのアドレス信号の下にトレース情報を保
存するRAM,ICカードその他ハードディスクなどの
トレース用メモリ15とが設けられている。なお、これ
らバス監視インタフェース11、トレース制御手段12
およびトレース情報設定部13はバス監視手段を構成し
ている。
設定部13などから特定のメモリアドレスに対するR/
Wデータや回数などのトレース情報、さらにはDMAの
トレース情報およびI/Oの入出力情報などのトレース
情報を設定する前記トレース情報設定部13の他、CP
U1,DMA3或いはI/O用のアドレスを使用せず
に、効率良くトレース情報を書き込むためのアドレス信
号に変換するアドレス変換手段14と、このアドレス変
換手段14からのアドレス信号の下にトレース情報を保
存するRAM,ICカードその他ハードディスクなどの
トレース用メモリ15とが設けられている。なお、これ
らバス監視インタフェース11、トレース制御手段12
およびトレース情報設定部13はバス監視手段を構成し
ている。
【0016】次に、以上のようなシステムの動作につい
て説明する。なお、ここでは特定番地に入出力が実施さ
れたときのメモリデータおよび実施回数をトレースする
例について述べる。
て説明する。なお、ここでは特定番地に入出力が実施さ
れたときのメモリデータおよび実施回数をトレースする
例について述べる。
【0017】先ず、外部の通信制御装置9などからメモ
リアドレス,メモリデータおよび実施回数などの条件設
定データが入力すると、通信制御インタフェース7では
かかる条件設定データについて伝送エラーチェックを実
施した後、必要な条件設定データを取り出してトレース
制御手段12に送出する。ここで、トレース制御手段1
2は、通信制御インタフェース7からの条件設定データ
を必要なトレース情報に変換した後トレース情報設定部
13に設定する。
リアドレス,メモリデータおよび実施回数などの条件設
定データが入力すると、通信制御インタフェース7では
かかる条件設定データについて伝送エラーチェックを実
施した後、必要な条件設定データを取り出してトレース
制御手段12に送出する。ここで、トレース制御手段1
2は、通信制御インタフェース7からの条件設定データ
を必要なトレース情報に変換した後トレース情報設定部
13に設定する。
【0018】このバス監視インタフェース11において
は、トレース情報がトレース情報設定部13に設定され
た時点でバスライン上のCPU1のアドレスおよびバス
ライン2の入出力命令データなどを監視し、トレース情
報設定部13に設定したアドレスと同じアドレスで入出
力命令が実行されているとき、その旨をトレース情報設
定部13を介してアドレス変換手段14に送出する。こ
こで、アドレス変換手段14では、トレース情報設定部
13に設定したアドレスをトレース用メモリアドレスに
変換した後、この変換アドレスを用いてトレース情報を
トレース用メモリ15に書き込み、さらにトレース用メ
モリ15に“1”を加算し実施回数データを保存する。
は、トレース情報がトレース情報設定部13に設定され
た時点でバスライン上のCPU1のアドレスおよびバス
ライン2の入出力命令データなどを監視し、トレース情
報設定部13に設定したアドレスと同じアドレスで入出
力命令が実行されているとき、その旨をトレース情報設
定部13を介してアドレス変換手段14に送出する。こ
こで、アドレス変換手段14では、トレース情報設定部
13に設定したアドレスをトレース用メモリアドレスに
変換した後、この変換アドレスを用いてトレース情報を
トレース用メモリ15に書き込み、さらにトレース用メ
モリ15に“1”を加算し実施回数データを保存する。
【0019】一方、外部の通信制御装置9によるトレー
ス情報の読み出しの場合、この通信制御装置9からアド
レスデータを含むデータ読み出しの伝送データを送出す
る。ここで、通信制御インタフェース7が当該伝送デー
タを受け取ってトレース制御手段12に渡すと、このト
レース制御手段12ではそのアドレスの下にトレース用
メモリ15からトレース情報を読み出し、通信制御イン
タフェース7を介してデータ伝送によって外部の通信制
御装置9に送出する。
ス情報の読み出しの場合、この通信制御装置9からアド
レスデータを含むデータ読み出しの伝送データを送出す
る。ここで、通信制御インタフェース7が当該伝送デー
タを受け取ってトレース制御手段12に渡すと、このト
レース制御手段12ではそのアドレスの下にトレース用
メモリ15からトレース情報を読み出し、通信制御イン
タフェース7を介してデータ伝送によって外部の通信制
御装置9に送出する。
【0020】従って、以上のような実施例の方式によれ
ば、CPU1の異常によるダウン時、外部の通信制御装
置9からのアドレスデータを含むデータ読み出しの伝送
データを受けて、トレース制御手段12がトレース用メ
モリ15から必要なデータ例えばメモリ4に対する入出
力データおよび入出力回数のトレース、I/Oに対する
入出力データおよび入出力回数のトレース、命令実行の
トレースなどを容易に読み出すことができる。さらに、
通信制御装置9はCPU1を介していないのでバスライ
ン2を利用してDMA2からのデータを容易にトレース
することができる。
ば、CPU1の異常によるダウン時、外部の通信制御装
置9からのアドレスデータを含むデータ読み出しの伝送
データを受けて、トレース制御手段12がトレース用メ
モリ15から必要なデータ例えばメモリ4に対する入出
力データおよび入出力回数のトレース、I/Oに対する
入出力データおよび入出力回数のトレース、命令実行の
トレースなどを容易に読み出すことができる。さらに、
通信制御装置9はCPU1を介していないのでバスライ
ン2を利用してDMA2からのデータを容易にトレース
することができる。
【0021】次に、図2は本発明方式の他の実施例を適
用したコンピュータシステムのハードウエア構成を示す
図である。このシステムは、CPU1やDMA3が自身
の故障時にバスライン2を占有することがあるので、強
制的にバスを開放するためにバス解放インタフェース2
1およびバス解放制御手段22を設けたものである。つ
まり、バス解放制御手段22は、CPU1がウォッチド
グタイマ異常とかメモリパリティ異常などで動作できな
くなったとき、通信制御装置9から設定されるアドレス
とRAS部23に記憶されているCPU1のアドレスと
を比較しこれらアドレスが一致したとき、CPU1やD
MA3の動作を停止してバスライン2を解放する。その
結果、通信制御装置9は、バス解放制御手段22および
バス監視インタフェース11を介してバスライン2に接
続されているメモリ4,I/Oなどの情報をアクセスす
ることができる。
用したコンピュータシステムのハードウエア構成を示す
図である。このシステムは、CPU1やDMA3が自身
の故障時にバスライン2を占有することがあるので、強
制的にバスを開放するためにバス解放インタフェース2
1およびバス解放制御手段22を設けたものである。つ
まり、バス解放制御手段22は、CPU1がウォッチド
グタイマ異常とかメモリパリティ異常などで動作できな
くなったとき、通信制御装置9から設定されるアドレス
とRAS部23に記憶されているCPU1のアドレスと
を比較しこれらアドレスが一致したとき、CPU1やD
MA3の動作を停止してバスライン2を解放する。その
結果、通信制御装置9は、バス解放制御手段22および
バス監視インタフェース11を介してバスライン2に接
続されているメモリ4,I/Oなどの情報をアクセスす
ることができる。
【0022】また、バス解放制御手段22では、トレー
ス情報設定部13の1命令ごとのスングルステップ検出
部からの検出信号に基づいてバス解放インタフェース2
1を介してCPU1をホールドすることができ、これに
よってシングルステップごとにCPU1の動作を実行す
ることができる。その他、本発明はその要旨を逸脱しな
い範囲で種々変形して実施できる。
ス情報設定部13の1命令ごとのスングルステップ検出
部からの検出信号に基づいてバス解放インタフェース2
1を介してCPU1をホールドすることができ、これに
よってシングルステップごとにCPU1の動作を実行す
ることができる。その他、本発明はその要旨を逸脱しな
い範囲で種々変形して実施できる。
【0023】
【発明の効果】以上説明したように本発明によれば、次
のような効果を奏する。請求項1の発明においては、C
PUのダウン時でも外部装置からトレース用メモリの情
報を容易に取得できる。
のような効果を奏する。請求項1の発明においては、C
PUのダウン時でも外部装置からトレース用メモリの情
報を容易に取得できる。
【0024】次に、請求項2では、CPUおよびDMA
によるバスラインの占有を解除することにより、外部装
置からバスラインに接続されている機器の情報を容易に
取得できる。
によるバスラインの占有を解除することにより、外部装
置からバスラインに接続されている機器の情報を容易に
取得できる。
【図1】 本発明に係わるバスライン監視方式を適用し
たコンピュータシステムの一実施例を示すハードウエア
構成図。
たコンピュータシステムの一実施例を示すハードウエア
構成図。
【図2】 同じく本発明に係わるバスライン監視方式を
適用したコンピュータシステムの他の実施例を示すハー
ドウエア構成図。
適用したコンピュータシステムの他の実施例を示すハー
ドウエア構成図。
【図3】 従来方式を適用したコンピュータシステムの
ハードウエア構成図。
ハードウエア構成図。
1…CPU、2…バスライン、3…DMA、4…メモ
リ、7…通信制御インタフェース、9…通信制御装置
(外部装置)、11…バス監視インタフェース、12…
トレース制御手段、13…トレース情報設定部、14…
アドレス変換手段、15…トレース用メモリ、21…バ
ス解放インタフェース、22…バス解放制御手段。
リ、7…通信制御インタフェース、9…通信制御装置
(外部装置)、11…バス監視インタフェース、12…
トレース制御手段、13…トレース情報設定部、14…
アドレス変換手段、15…トレース用メモリ、21…バ
ス解放インタフェース、22…バス解放制御手段。
Claims (2)
- 【請求項1】 CPUより導出されたバスラインにDM
Aおよび通信制御インタフェースが接続され、当該通信
制御インタフェースに外部装置を接続してなるコンピュ
ータシステムにおいて、 前記バスラインに少なくとも前記通信制御インタフェー
ス、バス監視手段およびトレース用メモリが接続され、 前記CPUの動作時、前記バス監視手段は、前記外部装
置からのトレース情報に対して前記バスラインからCP
Uのデータ入出力命令実行である判断したとき前記トレ
ース用メモリに書き込み、 前記CPUのダウン時、前記外部装置は、前記通信制御
インタフェースおよび前記バス監視手段を介して前記ト
レース用メモリに保存されているトレース情報を読み取
るようにしたことを特徴とするバスライン監視方式。 - 【請求項2】 請求項1にバス解放制御手段を付加し、
このバス解放制御手段は、前記外部装置から設定された
アドレスとCPUのアドレスとが一致したとき、CPU
と前記DMAの動作を停止して前記バスラインを解放
し、前記外部装置から前記バス監視手段を介してバスラ
インに接続されているメモリ,I/Oなどの情報をアク
セス可能としたことを特徴とするバスライン監視方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21081691A JP3350069B2 (ja) | 1991-08-22 | 1991-08-22 | バスライン監視方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21081691A JP3350069B2 (ja) | 1991-08-22 | 1991-08-22 | バスライン監視方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0553934A true JPH0553934A (ja) | 1993-03-05 |
JP3350069B2 JP3350069B2 (ja) | 2002-11-25 |
Family
ID=16595600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21081691A Expired - Fee Related JP3350069B2 (ja) | 1991-08-22 | 1991-08-22 | バスライン監視方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3350069B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006198783A (ja) * | 2005-01-18 | 2006-08-03 | Toray Ind Inc | ポリアリーレンスルフィド積層シート |
WO2021106925A1 (ja) * | 2019-11-29 | 2021-06-03 | 株式会社メガチップス | 情報処理装置 |
-
1991
- 1991-08-22 JP JP21081691A patent/JP3350069B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006198783A (ja) * | 2005-01-18 | 2006-08-03 | Toray Ind Inc | ポリアリーレンスルフィド積層シート |
WO2021106925A1 (ja) * | 2019-11-29 | 2021-06-03 | 株式会社メガチップス | 情報処理装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3350069B2 (ja) | 2002-11-25 |
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