JPH04217230A - 液晶表示素子およびその製造方法 - Google Patents
液晶表示素子およびその製造方法Info
- Publication number
- JPH04217230A JPH04217230A JP2403633A JP40363390A JPH04217230A JP H04217230 A JPH04217230 A JP H04217230A JP 2403633 A JP2403633 A JP 2403633A JP 40363390 A JP40363390 A JP 40363390A JP H04217230 A JPH04217230 A JP H04217230A
- Authority
- JP
- Japan
- Prior art keywords
- scanning line
- electrode
- liquid crystal
- crystal display
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000010408 film Substances 0.000 claims description 63
- 239000003990 capacitor Substances 0.000 claims description 27
- 239000010409 thin film Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 4
- 238000007493 shaping process Methods 0.000 claims description 3
- 238000003860 storage Methods 0.000 description 23
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 10
- 229910052804 chromium Inorganic materials 0.000 description 10
- 239000011651 chromium Substances 0.000 description 10
- 229910021357 chromium silicide Inorganic materials 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示素子およびその
製造方法に関し、特に薄膜電界効果型トランジスタを用
いたアクティブマトリクス駆動方式の液晶表示素子およ
びその製造方法に関する。
製造方法に関し、特に薄膜電界効果型トランジスタを用
いたアクティブマトリクス駆動方式の液晶表示素子およ
びその製造方法に関する。
【０００２】
【従来の技術】ガラスなどの絶縁性基板上にシリコン薄
膜を用いて薄膜トランジスタアレイを構成する技術は、
マトリクス表示素子などの中心的技術として重要である
。近年ＥＤＴＶ、ＨＤＴＶなど高品位ＴＶやワークステ
ーションのディスプレイのフラット化に対応するため、
表示容量の増大のニーズが高まり、１画素あたりの面積
は縮小化され、小さい面積の中でディスプレイの開口率
を維持しつつ、液晶ディスプレイのエレメントとしての
配線、薄膜電界効果トランジスタ（以下ＴＦＴという）
、および液晶印加電圧を安定化させるための蓄積容量を
形成する必要がある。特にＴＦＴを縮小化するために、
これを自己整合化して形成することにより、目合わせの
負担が軽減し縮小化が容易になるとともに、寄生容量の
低減を図ることができる。この際、ソース・ドレインの
コンタクト領域の高濃度Ｎ型層をイオン注入を用いて行
う方法は非常にプロセスの制御性がよく、自己整合化技
術として最適なものの一つである。
膜を用いて薄膜トランジスタアレイを構成する技術は、
マトリクス表示素子などの中心的技術として重要である
。近年ＥＤＴＶ、ＨＤＴＶなど高品位ＴＶやワークステ
ーションのディスプレイのフラット化に対応するため、
表示容量の増大のニーズが高まり、１画素あたりの面積
は縮小化され、小さい面積の中でディスプレイの開口率
を維持しつつ、液晶ディスプレイのエレメントとしての
配線、薄膜電界効果トランジスタ（以下ＴＦＴという）
、および液晶印加電圧を安定化させるための蓄積容量を
形成する必要がある。特にＴＦＴを縮小化するために、
これを自己整合化して形成することにより、目合わせの
負担が軽減し縮小化が容易になるとともに、寄生容量の
低減を図ることができる。この際、ソース・ドレインの
コンタクト領域の高濃度Ｎ型層をイオン注入を用いて行
う方法は非常にプロセスの制御性がよく、自己整合化技
術として最適なものの一つである。
【０００３】またパッシベーション膜の上側に半透明の
ゲート電極を、基板の裏面より紫外線を照射して露光す
る、いわゆる背面露光を用いることにより自己整合的に
形成し、これを下側のゲート電極に接続することにより
、半導体層を上下のゲート電極で制御する構造のＴＦＴ
を容易に作成できる。このトランジスタは下部のみにゲ
ート電極を持ついわゆる逆スタガード型ＴＦＴの同じサ
イズのものに比して、高いＯＮ電流を得ることができ、
画素への書き込み時間を減ずることが可能になる。
ゲート電極を、基板の裏面より紫外線を照射して露光す
る、いわゆる背面露光を用いることにより自己整合的に
形成し、これを下側のゲート電極に接続することにより
、半導体層を上下のゲート電極で制御する構造のＴＦＴ
を容易に作成できる。このトランジスタは下部のみにゲ
ート電極を持ついわゆる逆スタガード型ＴＦＴの同じサ
イズのものに比して、高いＯＮ電流を得ることができ、
画素への書き込み時間を減ずることが可能になる。
【０００４】一方、画素電極は液晶ディスプレイの対向
基板との間に液晶を挟んで容量を形成している。この容
量は印加電圧とともに大きく変化し、その追従時間は、
画素への書き込み時間に比べて大きいため、印加電圧を
安定化させるためには、液晶層で構成する容量に比べて
２倍から５倍程度の大きさの蓄積容量を形成する必要が
ある。液晶層の容量は１００μｍ□あたり０．１５ｐＦ
程度であり、一方蓄積容量は厚さ４００ｎｍの窒化シリ
コン（ＳｉＮｘ ）膜を絶縁層として用いるとすると、
１００μｍ□あたり１．５ｐＦ程度となる。従って、画
素電極の占める面積の１／５から１／３程度必要である
。
基板との間に液晶を挟んで容量を形成している。この容
量は印加電圧とともに大きく変化し、その追従時間は、
画素への書き込み時間に比べて大きいため、印加電圧を
安定化させるためには、液晶層で構成する容量に比べて
２倍から５倍程度の大きさの蓄積容量を形成する必要が
ある。液晶層の容量は１００μｍ□あたり０．１５ｐＦ
程度であり、一方蓄積容量は厚さ４００ｎｍの窒化シリ
コン（ＳｉＮｘ ）膜を絶縁層として用いるとすると、
１００μｍ□あたり１．５ｐＦ程度となる。従って、画
素電極の占める面積の１／５から１／３程度必要である
。
【０００５】この蓄積容量を形成するために、従来は画
素電極の下側に前述のように比較的大きい面積のＩＴＯ
電極を配して、これを蓄積容量線に接続するか、もしく
は隣りの走査線に接続することによりこの問題を解決し
ていた。
素電極の下側に前述のように比較的大きい面積のＩＴＯ
電極を配して、これを蓄積容量線に接続するか、もしく
は隣りの走査線に接続することによりこの問題を解決し
ていた。
【０００６】
【発明が解決しようとする課題】ＴＦＴの縮小化に伴い
、ゲート長（Ｌ）およびゲート幅（Ｗ）を縮小していく
とき、ゲート幅（Ｗ）はほぼＯＮ電流に比例する。Ｗを
縮小すると、ＯＮ電流が減少する。また蓄積容量を形成
する場合でも、形成を行うことのできる領域が制限され
ており、より狭い面積で有効に蓄積容量を形成すること
が必要になる。
、ゲート長（Ｌ）およびゲート幅（Ｗ）を縮小していく
とき、ゲート幅（Ｗ）はほぼＯＮ電流に比例する。Ｗを
縮小すると、ＯＮ電流が減少する。また蓄積容量を形成
する場合でも、形成を行うことのできる領域が制限され
ており、より狭い面積で有効に蓄積容量を形成すること
が必要になる。
【０００７】本発明の目的は、１画素の縮小化に対応し
て、一つの層を追加することにより、ＴＦＴのゲート幅
を縮小しつつ、十分なＯＮ電流を確保するとともに、従
来用いられていなかったっ領域に蓄積容量を形成するこ
との両方を同時に満足する構造の薄膜トランジスタアレ
イを有する液晶表示素子と、この構造を自己整合的に形
成することにより高い開口率を維持することのできる液
晶表示素子の製造方法を提供することにある。
て、一つの層を追加することにより、ＴＦＴのゲート幅
を縮小しつつ、十分なＯＮ電流を確保するとともに、従
来用いられていなかったっ領域に蓄積容量を形成するこ
との両方を同時に満足する構造の薄膜トランジスタアレ
イを有する液晶表示素子と、この構造を自己整合的に形
成することにより高い開口率を維持することのできる液
晶表示素子の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本願第１の発明は、半導
体層を挟んでその上下にそれぞれゲート電極を設けた薄
膜トランジスタを信号線と走査線の交差点に配し、前記
薄膜トランジスタのドレインに画素電極を接続し、前記
走査線に隣接する他の走査線と前記画素電極との間に容
量を接続した液晶表示素子において、前記薄膜トランジ
スタの下側のゲート電極と同一の層で前記走査線を形成
し、前記薄膜トランジスタの上側のゲート電極と同一の
層および前記走査線とで前記画素電極に接続された電極
を挟んで前記容量を構成したというものである。
体層を挟んでその上下にそれぞれゲート電極を設けた薄
膜トランジスタを信号線と走査線の交差点に配し、前記
薄膜トランジスタのドレインに画素電極を接続し、前記
走査線に隣接する他の走査線と前記画素電極との間に容
量を接続した液晶表示素子において、前記薄膜トランジ
スタの下側のゲート電極と同一の層で前記走査線を形成
し、前記薄膜トランジスタの上側のゲート電極と同一の
層および前記走査線とで前記画素電極に接続された電極
を挟んで前記容量を構成したというものである。
【０００９】又、本願第２の発明は、透明な絶縁性基板
上に走査線および下側のゲート電極を形成し、下側のゲ
ート絶縁膜および第１の水素化非晶質シリコン膜を堆積
したのち、前記絶縁性基板の裏面より紫外線を照射して
前記走査線を露光時のマスクとして用い前記第１の水素
化非晶質シリコン膜を整形加工して容量電極の画素電極
側の電極を形成する工程と、所定の絶縁膜および導電膜
を堆積したのち再び裏面より紫外線を照射して前記走査
線を露光時のマスクとして用い前記導電膜を整形加工し
て上側の容量電極を形成する工程とを有するというもの
である。
上に走査線および下側のゲート電極を形成し、下側のゲ
ート絶縁膜および第１の水素化非晶質シリコン膜を堆積
したのち、前記絶縁性基板の裏面より紫外線を照射して
前記走査線を露光時のマスクとして用い前記第１の水素
化非晶質シリコン膜を整形加工して容量電極の画素電極
側の電極を形成する工程と、所定の絶縁膜および導電膜
を堆積したのち再び裏面より紫外線を照射して前記走査
線を露光時のマスクとして用い前記導電膜を整形加工し
て上側の容量電極を形成する工程とを有するというもの
である。
【００１０】
【実施例】図１は本発明液晶表示素子の一実施例を示す
平面図であり、液晶表示マトリクスの一画素分を示すも
の、図２および図３はそれぞれ図１のＡ−Ａ線断面図お
よびＢ−Ｂ線断面図である。
平面図であり、液晶表示マトリクスの一画素分を示すも
の、図２および図３はそれぞれ図１のＡ−Ａ線断面図お
よびＢ−Ｂ線断面図である。
【００１１】この実施例は半導体層（第１の水素化非晶
質シリコン膜５）を挟んでその上下にそれぞれゲート電
極（下側のゲート電極２ａ，上側のゲート電極２０ａ）
を設けた薄膜トランジスタを信号線と走査線２ｂの交差
点に配し、前述の薄膜トランジスタのドレインに画素電
極１５を接続し、走査線２ｂに隣接する他の走査線と画
素電極１５との間に容量を接続した液晶表示素子におい
て、前述薄膜トランジスタの下側のゲート電極２ａと同
一の層で走査線２ｂを形成し、前述の薄膜トランジスタ
の上側のゲート電極２０ａと同一の層および走査線２ｂ
とで画素電極１５に接続された電極（４，５よりなる）
を挟んで前述の容量を構成したというものである。
質シリコン膜５）を挟んでその上下にそれぞれゲート電
極（下側のゲート電極２ａ，上側のゲート電極２０ａ）
を設けた薄膜トランジスタを信号線と走査線２ｂの交差
点に配し、前述の薄膜トランジスタのドレインに画素電
極１５を接続し、走査線２ｂに隣接する他の走査線と画
素電極１５との間に容量を接続した液晶表示素子におい
て、前述薄膜トランジスタの下側のゲート電極２ａと同
一の層で走査線２ｂを形成し、前述の薄膜トランジスタ
の上側のゲート電極２０ａと同一の層および走査線２ｂ
とで画素電極１５に接続された電極（４，５よりなる）
を挟んで前述の容量を構成したというものである。
【００１２】次に、本発明液晶表示素子の製造方法の一
実施例について説明する。
実施例について説明する。
【００１３】まず、図４に示すように、ガラスなどの絶
縁性基板１上に第１のアルミニウム膜をスパッタ法によ
り厚さ１００ｎｍ堆積させ、下側ゲート電極２ａ、走査
線２ｂのパタンに加工したあと、この上に第１のクロミ
ウム膜をスパッタ法により１００ｎｍ堆積させ、アルミ
ニウムよりやや広いパタンに加工する。
縁性基板１上に第１のアルミニウム膜をスパッタ法によ
り厚さ１００ｎｍ堆積させ、下側ゲート電極２ａ、走査
線２ｂのパタンに加工したあと、この上に第１のクロミ
ウム膜をスパッタ法により１００ｎｍ堆積させ、アルミ
ニウムよりやや広いパタンに加工する。
【００１４】これを十分洗浄後、図５，図６に示すよう
に、この上に下側のゲート絶縁膜として第１の酸化シリ
コン膜を１００ｎｍスパッタ法により成膜した後、プラ
ズマＣＶＤ法を用いて第１の窒化シリコン膜を３００ｎ
ｍ堆積した後、連続して第１の水素化非晶質シリコン膜
４を９０ｎｍ、さらに第２の窒化シリコン膜６を１５０
ｎｍ連続的に堆積する。ここでポジ型の高分子レジスト
剤を塗布後、基板の裏面より紫外線を照射して、第１の
クロミニウム電極（２ａ，２ｂ）に対して３００ｎｍ内
側の領域まで露光する。これを現像、ベーク後、このレ
ジストにより、第２の窒化シリコン薄膜をドライエッチ
ングによりパタン形成を行い、レジストを剥離する。
に、この上に下側のゲート絶縁膜として第１の酸化シリ
コン膜を１００ｎｍスパッタ法により成膜した後、プラ
ズマＣＶＤ法を用いて第１の窒化シリコン膜を３００ｎ
ｍ堆積した後、連続して第１の水素化非晶質シリコン膜
４を９０ｎｍ、さらに第２の窒化シリコン膜６を１５０
ｎｍ連続的に堆積する。ここでポジ型の高分子レジスト
剤を塗布後、基板の裏面より紫外線を照射して、第１の
クロミニウム電極（２ａ，２ｂ）に対して３００ｎｍ内
側の領域まで露光する。これを現像、ベーク後、このレ
ジストにより、第２の窒化シリコン薄膜をドライエッチ
ングによりパタン形成を行い、レジストを剥離する。
【００１５】これを十分洗浄後、リンを２５ｋＶの加速
電圧で平方ｃｍあたり１０の１５乗の４倍（４Ｅ１５と
記す。以下これに準じる）だけイオン注入する。さらに
プラズマＣＶＤ法を用いて、この上に図示しない第３の
窒化シリコン膜を５０ｎｍ堆積する。
電圧で平方ｃｍあたり１０の１５乗の４倍（４Ｅ１５と
記す。以下これに準じる）だけイオン注入する。さらに
プラズマＣＶＤ法を用いて、この上に図示しない第３の
窒化シリコン膜を５０ｎｍ堆積する。
【００１６】ここでポジ型の高分子レジスト剤を塗布後
、基板の裏面より紫外線を照射して、第１のクロミウム
電極に対して１００ｎｍ内側の領域まで露光する。
、基板の裏面より紫外線を照射して、第１のクロミウム
電極に対して１００ｎｍ内側の領域まで露光する。
【００１７】これを現像、ベーク後、このレジストによ
り、第３の窒化シリコン膜を垂直性の強いドライエッチ
ングにより、サイドエッチングをできるだけ回避してパ
タン形成を行う。
り、第３の窒化シリコン膜を垂直性の強いドライエッチ
ングにより、サイドエッチングをできるだけ回避してパ
タン形成を行う。
【００１８】レジスト剥離後、図７に示すようなパタン
でレジスト膜８を形成して、図８，図９に示すように第
２および第３の窒化シリコン膜をエッチング除去する。
でレジスト膜８を形成して、図８，図９に示すように第
２および第３の窒化シリコン膜をエッチング除去する。
【００１９】これを軽く弗酸処理し、第２のクロミウム
膜をスパッタ法により５０ｎｍ堆積する。さらにこれに
連続して第２のアルミニウム膜をスパッタ法により３０
０ｎｍ堆積する。
膜をスパッタ法により５０ｎｍ堆積する。さらにこれに
連続して第２のアルミニウム膜をスパッタ法により３０
０ｎｍ堆積する。
【００２０】レジスト剥離後、図１０に示すような信号
線のパタンでレジストを形成して、それ以外の部分の第
２のアルミニウム膜をウェットエッチングにより除去す
る。
線のパタンでレジストを形成して、それ以外の部分の第
２のアルミニウム膜をウェットエッチングにより除去す
る。
【００２１】レジスタ剥離後、図１１，図１２に示すよ
うなパタンでレジストを形成して、それ以外の部分の第
２のクロミウム膜１１をウェットエッチングにより除去
する。この後、非晶質シリコンが表面に出ている部分で
はクロミウムシリサイド層１２が形成されている。
うなパタンでレジストを形成して、それ以外の部分の第
２のクロミウム膜１１をウェットエッチングにより除去
する。この後、非晶質シリコンが表面に出ている部分で
はクロミウムシリサイド層１２が形成されている。
【００２２】再びポジ型の高分子レジスト剤を塗布して
、これを基板の裏面より紫外線を照射することにより、
第１のクロミウム膜、第２のクロミウム膜をマスクとす
る背面露光と、蓄積容量電極と信号線およびＴＦＴの半
導体層を分離する図１３のようなパタンを用いて露光を
行う。レジストで覆われていない部分の第２の窒化シリ
コン膜、第３の窒化シリコン膜、及び第１の非晶質シリ
コン層をエッチングすると図１４，図１５に示すものが
得られる。
、これを基板の裏面より紫外線を照射することにより、
第１のクロミウム膜、第２のクロミウム膜をマスクとす
る背面露光と、蓄積容量電極と信号線およびＴＦＴの半
導体層を分離する図１３のようなパタンを用いて露光を
行う。レジストで覆われていない部分の第２の窒化シリ
コン膜、第３の窒化シリコン膜、及び第１の非晶質シリ
コン層をエッチングすると図１４，図１５に示すものが
得られる。
【００２３】レジスト剥離後、図１６に示すように、レ
ジストパタン１４を形成し、それ以外の部分の第２のク
ロミウム膜をエッチング除去する。
ジストパタン１４を形成し、それ以外の部分の第２のク
ロミウム膜をエッチング除去する。
【００２４】レジスト剥離後、画素電極としてＩＴＯを
３０ｎｍスパッタにより形成する。このあと図１７に示
すような画素電極１５のパタンを形成する。
３０ｎｍスパッタにより形成する。このあと図１７に示
すような画素電極１５のパタンを形成する。
【００２５】レジスト剥離後、図１，図２，図３に示す
ように、プラズマＣＶＤ法を用いて、この上に第４の窒
化シリコン膜１６を３００ｎｍ堆積する。第１の酸化シ
リコン膜、第１の窒化シリコン膜（３）、第４の窒化シ
リコン膜１６にコンタクトホール１７を形成する。
ように、プラズマＣＶＤ法を用いて、この上に第４の窒
化シリコン膜１６を３００ｎｍ堆積する。第１の酸化シ
リコン膜、第１の窒化シリコン膜（３）、第４の窒化シ
リコン膜１６にコンタクトホール１７を形成する。
【００２６】レジスト剥離後、この上からリンをドーピ
ングした第２の水素化非晶質シリコン膜１８を５０ｎｍ
堆積し、この表面を軽く弗酸処理したあと、おの上にク
ロミウムを堆積し、これをエッチング除去する。
ングした第２の水素化非晶質シリコン膜１８を５０ｎｍ
堆積し、この表面を軽く弗酸処理したあと、おの上にク
ロミウムを堆積し、これをエッチング除去する。
【００２７】再び、ポジ型の高分子レジスト剤を塗布し
て、これを基板の裏面より紫外線を照射し、露光を行な
い、第２の非晶質シリコン膜１８およびクロミウムシリ
サイド層１９をエッチングして上側の蓄積容量電極２０
を形成し、レジスト剥離する。
て、これを基板の裏面より紫外線を照射し、露光を行な
い、第２の非晶質シリコン膜１８およびクロミウムシリ
サイド層１９をエッチングして上側の蓄積容量電極２０
を形成し、レジスト剥離する。
【００２８】一般的に、シリコン系薄膜を半導体層とし
て用いる電界効果型薄膜トランジスタにおいて、ゲート
電極を下部に配する逆スタガード型ＴＦＴ、ゲート電極
を上部に配する順スタガード型ＴＦＴに対して、ゲート
電極を上下両方に配したＴＦＴを用いると、どちらか一
方でゲートをＯＮさせたときのＯＮ電流の和以上のＯＮ
電流が流れ、面積効率が良い。
て用いる電界効果型薄膜トランジスタにおいて、ゲート
電極を下部に配する逆スタガード型ＴＦＴ、ゲート電極
を上部に配する順スタガード型ＴＦＴに対して、ゲート
電極を上下両方に配したＴＦＴを用いると、どちらか一
方でゲートをＯＮさせたときのＯＮ電流の和以上のＯＮ
電流が流れ、面積効率が良い。
【００２９】このため、ＴＦＴを縮小化するときにゲー
ト幅（Ｗ）を短くしても、上下にゲート電極を配する構
造では、十分なＯＮ電流が確保でき、画素電極への書き
込み特性も十分である。
ト幅（Ｗ）を短くしても、上下にゲート電極を配する構
造では、十分なＯＮ電流が確保でき、画素電極への書き
込み特性も十分である。
【００３０】この上側のゲート電極を形成する層（１８
，１９）を用いて、図１，図２，図３に示すように、画
素電極１５に接続された層（４，５）との間に上側のゲ
ート絶縁膜（１６）を挟んで蓄積容量を構成することが
できる。例えば、上側のゲート絶縁膜として、厚さ４０
０ｎｍのＳｉＮｘ を用いると、１００μｍ□あたりの
容量は１．５ｐＦ程度となる。この領域に蓄積容量を構
成することにより限られた領域に、特別な層を設けるこ
となしに比較的大きな蓄積容量を設けることが可能にな
る。
，１９）を用いて、図１，図２，図３に示すように、画
素電極１５に接続された層（４，５）との間に上側のゲ
ート絶縁膜（１６）を挟んで蓄積容量を構成することが
できる。例えば、上側のゲート絶縁膜として、厚さ４０
０ｎｍのＳｉＮｘ を用いると、１００μｍ□あたりの
容量は１．５ｐＦ程度となる。この領域に蓄積容量を構
成することにより限られた領域に、特別な層を設けるこ
となしに比較的大きな蓄積容量を設けることが可能にな
る。
【００３１】上側のゲート電極を構成する層２０ｂは、
走査線を配する層（左側のゲート電極２ａ）との間を低
抵抗の材料で接続する必要がある。この間には下側のゲ
ートに対応するゲート絶縁膜３と上側のゲート電極に対
応するゲート絶縁膜１６とがあり、その間には８００ｎ
ｍ程度の段差がある。プラズマＣＶＤなどで作成した水
素化非晶質シリコン膜は非常にステップカバレッジに優
れている。そのため、走査電極上の一部にコンタクトホ
ール１７を形成しておいて、この上からＰＣＶＤで５０
ｎｍ程度のＮ型の水素化非晶質シリコン膜を形成し、そ
の上からクロミウムなどの金属膜を積層し、これをエッ
チングしてしまったあとに残るクロミウムシリサイド層
１９を用いるとこの層はシート抵抗が４ｋΩ程度と低抵
抗で、かつ薄い膜厚で大きな段差をつなぐことができる
。
走査線を配する層（左側のゲート電極２ａ）との間を低
抵抗の材料で接続する必要がある。この間には下側のゲ
ートに対応するゲート絶縁膜３と上側のゲート電極に対
応するゲート絶縁膜１６とがあり、その間には８００ｎ
ｍ程度の段差がある。プラズマＣＶＤなどで作成した水
素化非晶質シリコン膜は非常にステップカバレッジに優
れている。そのため、走査電極上の一部にコンタクトホ
ール１７を形成しておいて、この上からＰＣＶＤで５０
ｎｍ程度のＮ型の水素化非晶質シリコン膜を形成し、そ
の上からクロミウムなどの金属膜を積層し、これをエッ
チングしてしまったあとに残るクロミウムシリサイド層
１９を用いるとこの層はシート抵抗が４ｋΩ程度と低抵
抗で、かつ薄い膜厚で大きな段差をつなぐことができる
。
【００３２】また蓄積容量の画素電極側の方の電極を形
成するときに、ＴＦＴの半導体層を形成するシリコン系
薄膜（４）とこの上に形成されるクロミウムシリサイド
膜１９からなる層が利用されている。この層を蓄積容量
に用いると、ＴＦＴの島状のパタンと同一の層で形成す
ることになるため、両者の間の目合わせの負担が軽減さ
れ、蓄積容量の面積を確保することが可能になる。
成するときに、ＴＦＴの半導体層を形成するシリコン系
薄膜（４）とこの上に形成されるクロミウムシリサイド
膜１９からなる層が利用されている。この層を蓄積容量
に用いると、ＴＦＴの島状のパタンと同一の層で形成す
ることになるため、両者の間の目合わせの負担が軽減さ
れ、蓄積容量の面積を確保することが可能になる。
【００３３】また蓄積容量を構成する層として、画素電
極側にＴＦＴの半導体層を形成するシリコン系薄膜とそ
の上に形成する金属とのアロイを、走査電極側に上側の
ゲート電極を形成するシリコン系薄膜とその上に形成す
る金属とのアロイとを用いることにより、通常の露光と
、既に形成した金属層をマスクとする背面露光を組合せ
ることにより、それぞれの電極パタンを走査電極線に対
して自己整合的に形成することができる。
極側にＴＦＴの半導体層を形成するシリコン系薄膜とそ
の上に形成する金属とのアロイを、走査電極側に上側の
ゲート電極を形成するシリコン系薄膜とその上に形成す
る金属とのアロイとを用いることにより、通常の露光と
、既に形成した金属層をマスクとする背面露光を組合せ
ることにより、それぞれの電極パタンを走査電極線に対
して自己整合的に形成することができる。
【００３４】この場合、蓄積容量の上下電極の目合わせ
の負担が軽減され、限られた面積を有効に活用すること
ができる。また、この構造の場合、自然に走査電極線そ
のものと画素電極の間に容量が形成されるため、上側の
ゲート電極を構成する層との間の蓄積容量と合わせて、
大きな蓄積容量を構成できる利点がある。
の負担が軽減され、限られた面積を有効に活用すること
ができる。また、この構造の場合、自然に走査電極線そ
のものと画素電極の間に容量が形成されるため、上側の
ゲート電極を構成する層との間の蓄積容量と合わせて、
大きな蓄積容量を構成できる利点がある。
【００３５】
【発明の効果】本発明によれば、１画素の面積が小さい
薄膜トランジスタアレイにおいて、十分な開口率を保ち
ながら、十分なＯＮ電流を持つ微小なＴＦＴと画素容量
に対して、十分大きな蓄積容量を自己整合的に形成する
ことができ、高性能の液晶表示装置が得られるという効
果がある。
薄膜トランジスタアレイにおいて、十分な開口率を保ち
ながら、十分なＯＮ電流を持つ微小なＴＦＴと画素容量
に対して、十分大きな蓄積容量を自己整合的に形成する
ことができ、高性能の液晶表示装置が得られるという効
果がある。
【図１】本発明液晶表示素子の一実施例を示す平面図で
ある。
ある。
【図２】図１のＡ−Ａ線拡大断面図である。
【図３】図１のＢ−Ｂ線拡大断面図である。
【図４】本発明液晶表示素子の製造方法の一実施例を説
明するための平面図である。
明するための平面図である。
【図５】本発明液晶表示素子の製造方法の一実施例を説
明するための平面図である。
明するための平面図である。
【図６】図５のＡ−Ａ線断面図である。
【図７】本発明液晶表示素子の製造方法の一実施例を説
明するための平面図である。
明するための平面図である。
【図８】本発明液晶表示素子の製造方法の一実施例を説
明するための平面図である。
明するための平面図である。
【図９】図８のＡ−Ａ線断面図である。
【図１０】本発明液晶表示素子の製造方法の一実施例を
説明するための平面図である。
説明するための平面図である。
【図１１】本発明液晶表示素子の製造方法の一実施例を
説明するための平面図である。
説明するための平面図である。
【図１２】図１１のＡ−Ａ線拡大断面図である。
【図１３】本発明液晶表示素子の製造方法の一実施例を
説明するための平面図である。
説明するための平面図である。
【図１４】本発明液晶表示素子の製造方法の一実施例を
説明するための平面図である。
説明するための平面図である。
【図１５】図１４のＡ−Ａ線拡大断面図である。
【図１６】本発明液晶表示素子の製造方法の一実施例を
説明するための平面図である。
説明するための平面図である。
【図１７】本発明液晶表示素子の製造方法の一実施例を
説明するための平面図である。
説明するための平面図である。
１ 絶縁性基板
２ａ 下側ゲート電極
２ｂ 走査線
３ 下側ゲート絶縁膜
４ 第１の水素化非晶質シリコン膜５ Ｎ
型拡散層 ６ 第１のパッシベーション膜 ８ レジスト膜 ９ 第２のパッシベーション膜 １０ 第２のアルミニウム膜 １１ 第２のクロミウム膜 １２ クロミウムシリサイド層 １３ レジスト膜 １４ レジスト膜 １５ 画素電極 １６ 第４の窒化シリコン膜 １７ コンタクトホール １８ 第２の水素化非晶質シリコン膜１９
クロミウムシリサイド層 ２０ａ 上側のゲート電極 ２０ｂ 上側の蓄積容量電極
型拡散層 ６ 第１のパッシベーション膜 ８ レジスト膜 ９ 第２のパッシベーション膜 １０ 第２のアルミニウム膜 １１ 第２のクロミウム膜 １２ クロミウムシリサイド層 １３ レジスト膜 １４ レジスト膜 １５ 画素電極 １６ 第４の窒化シリコン膜 １７ コンタクトホール １８ 第２の水素化非晶質シリコン膜１９
クロミウムシリサイド層 ２０ａ 上側のゲート電極 ２０ｂ 上側の蓄積容量電極
Claims (2)
- 【請求項１】 半導体層を挟んでその上下にそれぞれ
ゲート電極を設けた薄膜トランジスタを信号線と走査線
の交差点に配し、前記薄膜トランジスタのドレインに画
素電極を接続し、前記走査線に隣接する他の走査線と前
記画素電極との間に容量を接続した液晶表示素子におい
て、前記薄膜トランジスタの下側のゲート電極と同一の
層で前記走査線を形成し、前記薄膜トランジスタの上側
のゲート電極と同一の層および前記走査線とで前記画素
電極に接続された電極を挟んで前記容量を構成したこと
を特徴とする液晶表示素子。 - 【請求項２】 透明な絶縁性基板上に走査線および下
側のゲート電極を形成し、下側のゲート絶縁膜および第
１の水素化非晶質シリコン膜を堆積したのち、前記絶縁
性基板の裏面より紫外線を照射して前記走査線を露光時
のマスクとして用い前記第１の水素化非晶質シリコン膜
を整形加工して容量電極の画素電極側の電極を形成する
工程と、所定の絶縁膜および導電膜を堆積したのち再び
裏面より紫外線を照射して前記走査線を露光時のマスク
として用い前記導電膜を整形加工して上側の容量電極を
形成する工程とを有することを特徴とする液晶表示素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403633A JPH04217230A (ja) | 1990-12-19 | 1990-12-19 | 液晶表示素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403633A JPH04217230A (ja) | 1990-12-19 | 1990-12-19 | 液晶表示素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04217230A true JPH04217230A (ja) | 1992-08-07 |
Family
ID=18513363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403633A Pending JPH04217230A (ja) | 1990-12-19 | 1990-12-19 | 液晶表示素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04217230A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033488A (ja) * | 2001-05-14 | 2002-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8754995B2 (en) | 2008-10-15 | 2014-06-17 | Sony Corporation | Liquid-crystal display device |
| WO2016117609A1 (ja) * | 2015-01-21 | 2016-07-28 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP2018087980A (ja) * | 1999-08-31 | 2018-06-07 | 株式会社半導体エネルギー研究所 | 液晶表示装置、プロジェクター |
-
1990
- 1990-12-19 JP JP2403633A patent/JPH04217230A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018087980A (ja) * | 1999-08-31 | 2018-06-07 | 株式会社半導体エネルギー研究所 | 液晶表示装置、プロジェクター |
| JP2002033488A (ja) * | 2001-05-14 | 2002-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8754995B2 (en) | 2008-10-15 | 2014-06-17 | Sony Corporation | Liquid-crystal display device |
| WO2016117609A1 (ja) * | 2015-01-21 | 2016-07-28 | 株式会社ジャパンディスプレイ | 表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5926235A (en) | Active matrix liquid crystal display and method of making | |
| KR100205388B1 (ko) | 액정표시장치 및 그 제조방법 | |
| US5622814A (en) | Method for fabricating active substrate | |
| JP3116221B2 (ja) | 液晶表示装置及びその製造方法 | |
| JPH09292632A (ja) | アクティブマトリックス液晶表示装置のマトリックスアレイ及び液晶表示装置並びにその製造方法 | |
| US6885425B2 (en) | Active plate for a display device having a conductive layer with increased conductivity | |
| TW474023B (en) | Thin film transistor process of liquid crystal display | |
| JPH02196222A (ja) | アクティブマトリクス基板の製造方法 | |
| JPH04217230A (ja) | 液晶表示素子およびその製造方法 | |
| JPS6273669A (ja) | 薄膜トランジスタ装置の製造方法 | |
| JPH06151848A (ja) | 薄膜トランジスタ回路およびその製造方法 | |
| JP2000501522A (ja) | アクティブマトリクスｌｃｄ等及びそれらの製造方法 | |
| KR100192507B1 (ko) | 티에프티-엘씨디의 구조 및 제조방법 | |
| JPH06334185A (ja) | 薄膜半導体装置 | |
| JP3163844B2 (ja) | 逆スタガード型薄膜電界効果トランジスタの製造方法 | |
| JPH034566A (ja) | 薄膜電界効果型トランジスタ―およびその製造方法 | |
| US6100566A (en) | Multi-layer semiconductor device and method for fabricating the same | |
| KR100897720B1 (ko) | 액정표시장치의 제조방법 | |
| JPH08313934A (ja) | アレイ基板、その製造方法、液晶表示装置およびその製造方法 | |
| JPH07142737A (ja) | 薄膜トランジスタの製造方法 | |
| JP3419073B2 (ja) | 薄膜トランジスタ及びその製造方法、及びアクティブマトリクス液晶表示素子 | |
| JP2910656B2 (ja) | アクティブマトリクス液晶表示パネル及びその製造方法 | |
| JPH0553139A (ja) | 薄膜トランジスタ素子アレイ | |
| JPH01227127A (ja) | 薄膜トランジスタアレイ | |
| KR100267980B1 (ko) | 액정표시장치및그제조방법 |