JPH0744269B2 - Semiconductor integrated circuit device - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、MISFETを有する半導体集積回路装置に適用して有効
な技術に関するものである。Description: TECHNICAL FIELD The present invention relates to a semiconductor integrated circuit device, and more particularly to a technique effective when applied to a semiconductor integrated circuit device having a MISFET.

［背景技術］ 高集積化の傾向にある半導体集積回路装置において、MI
SFETは、ドレイン領域近傍の電界強度を緩和し、ホット
キャリアの発生によるしきい値電圧（Vth）の変動を抑
制する必要がある。そこで、ドレイン領域近傍の電界強
度を緩和するために、LDD（Ｌightly Ｄoped Ｄrain）
構造のｎチャネルMISFETが提案されている。これは、ド
レイン領域とチャネル形成領域との間に、ドレイン領域
と同一導電型で電気的に接続されかつそれよりも不純物
濃度の低い半導体領域（LDD部）を設けたものである。
このLDD部によって、ドレイン領域とチャネル形成領域
との不純物濃度勾配を緩やかなものにしている。[Background Art] In semiconductor integrated circuit devices that tend to be highly integrated, MI
It is necessary for the SFET to relax the electric field strength near the drain region and suppress the fluctuation of the threshold voltage (Vth) due to the generation of hot carriers. Therefore, in order to relax the electric field strength in the vicinity of a drain region, LDD (L ightly D oped D rain)
A structured n-channel MISFET has been proposed. In this structure, a semiconductor region (LDD portion) electrically connected to the drain region with the same conductivity type as that of the drain region and having a lower impurity concentration than that is provided between the drain region and the channel formation region.
This LDD portion makes the impurity concentration gradient between the drain region and the channel formation region gentle.

また、LDD部は、ドレイン領域よりも不純物濃度が低い
ので、チャネル形成領域への回り込みが小さく、短チャ
ネル化に適している。In addition, since the LDD portion has a lower impurity concentration than the drain region, the LDD portion is less likely to enter the channel formation region and is suitable for shortening the channel.

しかしながら、さらに高集積化が進展し、チャネル長が
0.8［μｍ］程度以下になると、ソース領域とドレイン
領域との間に、それぞれの空乏領域の結合によるパンチ
スルーが発生し易くなる。そこで、LDD構造のMISFETに
おいて、ソース領域又はドレイン領域と高い不純物濃度
のpn接合部を構成するために、反対導電型（p⁺型）の半
導体領域をLDD部にそって設けることが提案されてい
る。これにより、ソース領域又はドレイン領域からチャ
ネル形成領域に形成される空乏領域の伸びを抑制し、パ
ンチスルーの発生を抑制している。However, with higher integration, the channel length
If the thickness is about 0.8 [μm] or less, punch-through is likely to occur between the source region and the drain region due to the coupling of the respective depletion regions. Therefore, in an LDD-structured MISFET, it has been proposed to provide a semiconductor region of opposite conductivity type (p ⁺ type) along the LDD portion in order to form a pn junction with a high impurity concentration with the source region or the drain region. There is. Thereby, the extension of the depletion region formed in the channel formation region from the source region or the drain region is suppressed, and the occurrence of punch through is suppressed.

しかしながら、かかる技術における検討の結果、本発明
者は、反対導電型の半導体領域を設けたことで、ソース
領域又はドレイン領域に付加される寄生容量を増大させ
てしまうことを見出した。反対導電型の半導体領域は、
しきい値電圧の変動、チャネル形成領域部分のpn接合耐
圧の劣化等、LDD部の電気的特性の変動を生じさせない
必要がある。このため、前記反対導電型の半導体領域
は、ソース領域及びドレイン領域よりも深い部分に最大
不純物濃度部分が設けられるので、ソース領域又はドレ
イン領域の下部にそって不純物濃度の高いpn接合部を構
成してしまう。However, as a result of studies on such a technique, the present inventor has found that the provision of the semiconductor region of the opposite conductivity type increases the parasitic capacitance added to the source region or the drain region. The opposite conductivity type semiconductor region is
It is necessary to prevent fluctuations in the electrical characteristics of the LDD part, such as fluctuations in the threshold voltage and deterioration of the pn junction breakdown voltage in the channel formation region. Therefore, in the semiconductor region of the opposite conductivity type, since the maximum impurity concentration portion is provided in a portion deeper than the source region and the drain region, a pn junction portion having a high impurity concentration is formed along the lower portion of the source region or the drain region. Resulting in.

前記MISFETに付加される寄生容量の増大によって、半導
体集積回路装置は、動作速度の高速化を図ることができ
ないという問題点を生じる。The increase in parasitic capacitance added to the MISFET causes a problem that the operation speed of the semiconductor integrated circuit device cannot be increased.

なお、LDD部にそってp⁺型の半導体領域が設けられたLDD
構造のMISFETを有する半導体集積回路装置は、例えば、
1982アイイーディエム・テクニカル・ダイジェスト（IE
DM TECHNICAL DIGEST）29.6「ア・ハーフ・ミクロン・
モスエフイーティー・ユージング・ダブル・インプラン
テド・エルディディ（A HALF MICRON MOSFET USING DOU
BLE INPLANTED LDD）」p718〜p721に記載されている。An LDD in which a p ⁺ type semiconductor region is provided along the LDD part
A semiconductor integrated circuit device having a structured MISFET is, for example,
1982 IDM Technical Digest (IE
DM TECHNICAL DIGEST) 29.6 "A Half Micron
Mosfiti Youth Double Implanted Eldidi (A HALF MICRON MOSFET USING DOU
BLE INPLANTED LDD) ”p718-p721.

［発明の目的］ 本発明の目的は、MISFETを備えた半導体集積回路装置に
おいて、動作速度の高速化を図ることが可能な技術を提
供することにある。[Object of the Invention] An object of the present invention is to provide a technique capable of increasing the operating speed in a semiconductor integrated circuit device having a MISFET.

本発明の他の目的は、MISFETを備えた半導体集積回路装
置において、動作速度の高速化を図りかつ集積度を向上
することが可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of increasing the operating speed and improving the degree of integration in a semiconductor integrated circuit device including a MISFET.

本発明の他の目的は、MISFETでメモリセルを構成する記
憶機能を備えた半導体集積回路装置において、動作速度
の高速化を図りかつ大容量化を図ることが可能な技術を
提供することにある。It is another object of the present invention to provide a technique capable of increasing the operating speed and increasing the capacity of a semiconductor integrated circuit device having a storage function that constitutes a memory cell with a MISFET. .

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。[Outline of the Invention] The outline of a typical one of the inventions disclosed in the present application will be briefly described as follows.

すなわち、LDD構造のMISFETを有する半導体集積回路装
置において、ソース領域又はドレイン領域の下部と半導
体基板又はウエル領域との接合部分に、それらが低い不
純物濃度のpn接合部を構成するような半導体領域を設け
る。That is, in a semiconductor integrated circuit device having a MISFET having an LDD structure, a semiconductor region such that they form a pn junction with a low impurity concentration at the junction between the lower part of the source region or the drain region and the semiconductor substrate or the well region. Set up.

これによって、MISFETに付加される寄生容量を低減する
ことができるので、半導体集積回路装置の動作速度の高
速化を図ることができる。Since this can reduce the parasitic capacitance added to the MISFET, the operating speed of the semiconductor integrated circuit device can be increased.

以下、本発明の構成について、一実施例とともに説明す
る。Hereinafter, the configuration of the present invention will be described together with an embodiment.

［実施例Ｉ］ 本実施例Ｉは、本発明を、スタテック型ランダムアクセ
スメモリを備えた半導体集積回路装置（以下、SRAMとい
う）に適用した例について説明するものである。[Example I] Example I describes an example in which the present invention is applied to a semiconductor integrated circuit device (hereinafter referred to as SRAM) including a static random access memory.

第１図は、本発明の実施例Ｉを説明するためのSRAMのメ
モリセルを示す等価回路図である。FIG. 1 is an equivalent circuit diagram showing a memory cell of an SRAM for explaining an embodiment I of the present invention.

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。In all the drawings of the embodiments, those having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted.

第１図において、WLはワード線であり、行方向に延在
し、列方向に複数本設けられている（以下、ワード線の
延在する方向を行方向という）。ワード線WLは、後述す
るスイッチ用MISFETを制御するためのものである。In FIG. 1, WL is a word line, which extends in the row direction and is provided in plurality in the column direction (hereinafter, the extending direction of the word line is referred to as the row direction). The word line WL is for controlling a switch MISFET described later.

DL,▲▼はデータ線であり、列方向に延在し、行方
向に複数本設けられている（以下、データ線の延在する
方向を列方向という）。この、データ線DL,▲▼
は、後述するメモリセルと書込回路又は読出回路との間
で情報となる電荷を伝達するためのものである。DL, ▲ ▼ are data lines, which extend in the column direction and are provided in plural in the row direction (hereinafter, the direction in which the data lines extend is referred to as the column direction). This data line DL, ▲ ▼
Is for transmitting electric charge as information between a memory cell and a writing circuit or a reading circuit described later.

Q₁,Q₂はMISFETであり、一端が後述する抵抗素子を介し
て電源電圧用配線Vcc（例えば、5.0［Ｖ］）、他方のMI
SFETQ₂,Q₁のゲート電極及びスイッチ用MISFETに接続さ
れ、他端が基準電圧用配線Vss（例えば、０［Ｖ］）に
接続されている。Q ₁ and Q ₂ are MISFETs, one end of which is provided with a power supply voltage wiring Vcc (for example, 5.0 [V]) via a resistance element described later, and the other MI.
The gate electrodes of SFETs Q ₂ and Q ₁ are connected to the switch MISFET, and the other end is connected to the reference voltage wiring Vss (for example, 0 [V]).

R₁,R₂は抵抗素子である。この抵抗素子R₁,R₂は、電源電
圧用配線Vccから流れる電流量を制御し、書き込まれた
情報を安定に保持するように構成されている。R ₁ and R ₂ are resistance elements. The resistance elements R ₁ and R ₂ are configured to control the amount of current flowing from the power supply voltage wiring Vcc and stably hold the written information.

一対の入出力端子を有するフリップフロップ回路は、２
つのMISFETQ₁,Q₂と抵抗素子R₁,R₂とによって構成されて
いる。このフリップフロップ回路は、前記データ線DL,
▲▼から伝達される“1",“0"の情報を蓄積するよ
うに構成されている。A flip-flop circuit having a pair of input / output terminals has two
It is composed of two MISFETs Q ₁ and Q ₂ and resistance elements R ₁ and R ₂ . This flip-flop circuit includes the data lines DL,
It is configured to store the "1" and "0" information transmitted from ▲ ▼.

Qs₁,Qs₂はスイッチ用MISFETであり、一端がデータ線DL,
▲▼に接続され、他端が前記フリップフロップ回路
の一対の入出力端子に接続されている。このスイッチ用
MISFETQs₁,Qs₂は、ワード線WLによって制御され、フリ
ップフロップ回路とデータ線DL,▲▼との間でスイ
ッチ機能をするように構成されている。Qs ₁ and Qs ₂ are switch MISFETs, one end of which is the data line DL,
The other end is connected to the pair of input / output terminals of the flip-flop circuit. For this switch
The MISFETs Qs ₁ and Qs ₂ are controlled by the word line WL and are configured to have a switching function between the flip-flop circuit and the data line DL, ▲ ▼.

Ｃは情報蓄積用容量（寄生容量）であり、主として、一
方のMISFETQ₁（又はQ₂）のゲート電極及び他方のMISFET
Q₂（又はQ₁）の一方の半導体領域（ソース領域又はドレ
イン領域）に付加されている。この情報蓄積用容量Ｃ
は、メモリセルの情報となる電荷を蓄積するように構成
されている。C is an information storage capacitance (parasitic capacitance), which is mainly a gate electrode of one MISFET Q ₁ (or Q ₂ ) and the other MISFET.
It is added to one semiconductor region (source region or drain region) of Q ₂ (or Q ₁ ). This information storage capacity C
Are configured to store a charge which becomes information of the memory cell.

SRAMのメモリセルは、一対の入出力端子を有するフリッ
プフロップ回路とスイッチ用MISFETQs₁,Qs₂とによって
構成されている。そして、メモリセルは、ワード線WLと
データ線DL,▲▼との所定交差部に複数配置されて
設けられており、メモリセルアレイを構成している。A memory cell of SRAM is composed of a flip-flop circuit having a pair of input / output terminals and switch MISFETs Qs ₁ and Qs ₂ . A plurality of memory cells are arranged at predetermined intersections between the word lines WL and the data lines DL, ▲ ▼ to form a memory cell array.

次に、本実施例の具体的な構成について説明する。Next, a specific configuration of this embodiment will be described.

第２図は、本発明の実施例Ｉを説明するためのSRAMのメ
モリセルを示す要部平面図、第３図乃至第５図は、第２
図に示すメモリセルの所定の製造工程における要部平面
図、第６図は、第２図のVI−VI切断線における断面図、
第７図は、第６図に示すメモリセルのMISFETQs₁部分に
おける拡大要部断面図、第８図は、第７図に示すMISFET
Qs₁のソース領域又はドレイン領域の不純物濃度分布を
示す図である。2 is a plan view of an essential part showing a memory cell of an SRAM for explaining an embodiment I of the present invention, and FIG. 3 to FIG.
FIG. 6 is a cross-sectional view taken along the line VI-VI of FIG.
FIG. 7 is an enlarged sectional view of an essential part of the MISFET Qs ₁ portion of the memory cell shown in FIG. 6, and FIG. 8 is a MISFET shown in FIG.
It is a figure which shows the impurity concentration distribution of the source region or drain region of Qs ₁ .

なお、第２図乃至第５図に示す平面図は、本実施例の構
成をわかり易すくするために、各導電層間に設けられる
フィールド絶縁膜以外の絶縁膜は図示しない。Note that the plan views shown in FIGS. 2 to 5 do not show insulating films other than the field insulating film provided between the conductive layers in order to facilitate understanding of the configuration of the present embodiment.

第２図及び第８図において、１は単結晶シリコンからな
るn^-型の半導体基板である。この半導体基板１は、SRAM
を構成するためのものである。In FIGS. 2 and 8, reference numeral 1 denotes an n ⁻ type semiconductor substrate made of single crystal silicon. This semiconductor substrate 1 is SRAM
To configure the.

２はp^-型のウエル領域であり、半導体基板１の所定主面
部に設けられている。このウエル領域２は、相補型のMI
SFETを構成するためのものである。ウエル領域２は、例
えば、第８図に符号２で示すように、10¹⁶［atons/c
m³］程度の不純物濃度で構成される。Reference numeral 2 denotes ap ⁻ type well region, which is provided on a predetermined main surface portion of the semiconductor substrate 1. This well region 2 is a complementary MI
It is for configuring the SFET. The well region 2 has, for example, 10 ¹⁶ [atons / c as shown by reference numeral 2 in FIG.
The impurity concentration is about m ³ ].

３はフィールド絶縁膜であり、半導体素子形成領域間の
半導体基板１及びウエル領域２の主面上部に設けられて
いる。このフィールド絶縁膜３は、半導体素子間を電気
的に分離するように構成されている。A field insulating film 3 is provided above the main surfaces of the semiconductor substrate 1 and the well region 2 between the semiconductor element forming regions. The field insulating film 3 is configured to electrically isolate the semiconductor elements.

メモリセルを構成するMISFETQ₁,Q₂及びスイッチ用MISFE
TQs₁,Qs₂は、フィールド絶縁膜３によってその周囲を囲
まれ規定されている。そしてMISFETQ₂とスイッチ用MISF
ETQs₂とは、交差結合をするために、一体的にフィール
ド絶縁膜３によって規定されている。MISFETQ₁とスイッ
チ用MISFETQs₁とは、前記MISFETQ₂とスイッチ用MISFETQ
s₂とに対して交差する位置に分離してフィールド絶縁膜
３によって規定されている。MISFETQ₁とスイッチ用MISF
ETQs₁とは、フィールド絶縁膜３の上部に設けられる導
電層により交差結合が施されるようになっている。MISFETs Q ₁ and Q ₂ forming a memory cell and MISFE for switch
TQs ₁ and Qs ₂ are defined by being surrounded by the field insulating film 3. And MISFETQ ₂ and switch MISF
The ETQs ₂ are integrally defined by the field insulating film 3 for cross-coupling. The MISFETQ ₁ and the switch MISFETQs ₁ are the MISFETQ ₂ and the switch MISFETQ 1.
It is defined by the field insulating film 3 separately at the position intersecting with s ₂ . MISFETQ ₁ and MISF for switch
ETQs ₁ are configured to be cross-coupled by a conductive layer provided on the field insulating film 3.

４はｐ型のチャネルストッパ領域であり、フィールド絶
縁膜３下部のウエル領域２の主面部に設けられている。
このチャネルストッパ領域４は、寄生MISFETを防止し、
半導体素子間を電気的により分離するように構成されて
いる。Reference numeral 4 denotes a p-type channel stopper region, which is provided on the main surface portion of the well region 2 below the field insulating film 3.
This channel stopper region 4 prevents parasitic MISFET,
The semiconductor elements are electrically separated from each other.

５は絶縁膜であり、半導体素子形成領域となる半導体基
板１及びウエル領域２の主面上部に設けられている。こ
の絶縁膜５は、主として、MISFETのゲート絶縁膜を構成
するためのものである。Reference numeral 5 denotes an insulating film, which is provided above the main surfaces of the semiconductor substrate 1 and the well region 2 which are semiconductor element forming regions. This insulating film 5 is mainly for forming a gate insulating film of MISFET.

６は接続孔であり、所定部の絶縁膜５を除去して設けら
れている。この接続孔６は、半導体素子（半導体領域）
と配線（半導体領域を形成するために不純物導入用マス
クとして用いる導電層）とを電気的に接続するように構
成されている。Reference numeral 6 denotes a connection hole, which is provided by removing the insulating film 5 at a predetermined portion. The connection hole 6 is a semiconductor element (semiconductor region).
And a wiring (a conductive layer used as a mask for introducing impurities to form a semiconductor region) are electrically connected to each other.

7A乃至7Dは導電層であり、フィールド絶縁膜３又は絶縁
膜５の所定上部に延在して設けられている。7A to 7D are conductive layers, which are provided so as to extend on a predetermined upper portion of the field insulating film 3 or the insulating film 5.

導電層7Aは、スイッチ用MISFETQs₁,Qs₂形成領域の絶縁
膜５上部に設けられ、フィールド絶縁膜３上部を行方向
に延在して設けられている。この導電層7Aは、スイッチ
用MISFETQs₁,Qs₂形成領域でゲート電極を構成し、それ
以外の部分では、ワード線WLを構成するようになってい
る。The conductive layer 7A is provided on the insulating film 5 in the switch MISFETs Qs ₁ and Qs ₂ formation region, and extends on the field insulating film 3 in the row direction. This conductive layer 7A constitutes a gate electrode in the switch MISFET Qs ₁ and Qs ₂ formation region, and constitutes a word line WL in the other portions.

導電層7Bは、接続孔６を通してフリップフロップ回路を
構成するMISFETQ₁,Q₂の一方の半導体領域と電気的に接
続するように設けられ、導電層7Aと同様に、フィールド
絶縁膜３上部を行方向に延在して設けられている。この
導電層7Bは、行方向に配置される複数のメモリセルのそ
れぞれの一方の半導体領域に接続される基準電圧用配線
Vssを構成するようになっている。The conductive layer 7B is provided so as to be electrically connected to one of the semiconductor regions of the MISFETs Q ₁ and Q ₂ forming the flip-flop circuit through the connection hole 6 and, like the conductive layer 7A, is provided above the field insulating film 3. It is provided extending in the direction. The conductive layer 7B is a reference voltage wiring connected to one semiconductor region of each of the plurality of memory cells arranged in the row direction.
It is designed to configure Vss.

導電層7Cは、一端部が、接続孔６を通してスイッチ用MI
SFETQs₁の半導体領域と電気的に接続し、他端部が、フ
ィールド絶縁膜３及び一方のMISFETQ₂形成領域の絶縁膜
５上部を延在し、接続孔６を通して他方のMISFETQ₁の半
導体領域と電気的に接続するように設けられている。こ
の導電層7Cは、絶縁膜５上部でMISFETQ₂のゲート電極を
構成し、かつ、スイッチ用MISFETQs₁と他方のMISFETQ₁
との交差結合をするように構成されている。One end of the conductive layer 7C passes through the connection hole 6 and is used as a switch MI.
It is electrically connected to the semiconductor region of SFETQs ₁ , and the other end extends over the field insulating film 3 and the upper part of the insulating film 5 in the one MISFETQ ₂ forming region, and through the connection hole 6 to the other MISFETQ ₁ semiconductor region. It is provided to be electrically connected. The conductive layer 7C constitutes the gate electrode of the MISFET Q ₂ above the insulating film 5, and the switching MISFET Qs ₁ and the other MISFET Q _{1 are formed.}
It is configured to cross-link with.

導電層7Dは、一端部が、接続孔６を通してスイッチ用MI
SFETQs₂の半導体領域と電気的に接続し、他端部が、フ
ィールド絶縁膜３及び他方のMISFETQ₁形成領域の絶縁膜
５上部を延在するように設けられている。この導電層7D
は、絶縁膜５上部でMISFETQ₁のゲート電極を構成するよ
うになっている。スイッチ用MISFETQs₂とMISFETQ₂と
は、前述したように、半導体領域を一体的に構成してあ
るので、この導電層で交差結合させる必要はない。な
お、スイッチ用MISFETQs₂とMISFETQ₂とは、スイッチ用M
ISFETQs₁とMISFETQ₁の交差結合と同様に、導電層7Dを所
定の形状にして交差結合させてもよい。One end of the conductive layer 7D passes through the connection hole 6 and is used as a switch MI.
It is provided so as to be electrically connected to the semiconductor region of the SFETQs ₂ and the other end thereof to extend above the field insulating film 3 and the insulating film 5 in the other MISFETQ ₁ forming region. This conductive layer 7D
Form the gate electrode of the MISFET Q ₁ above the insulating film 5. As described above, the switch MISFET Qs ₂ and MISFET Q ₂ are integrated in the semiconductor region, and therefore, there is no need to cross-couple the conductive layers. In addition, MISFETQs ₂ for switch and MISFETQ ₂ are M for switch.
Like the cross-linking of ISFETQs ₁ and MISFET Q _1, may be cross-linked by the conductive layer 7D into a predetermined shape.

導電層7A乃至7Dは、他結晶シリコン膜の上部に、シリコ
ンと高融点金属との化合物であるシリサイド膜を設けた
ポリサイド（MoSi₂,TiSi₂,TaSi₂,WSi₂/polySi）膜で構
成する。また、導電層7A乃至7Dは、その導電性材料とし
て、多結晶シリコン膜、シリサイド（MoSi₂,TiSi₂,TaSi
₂,WSi₂）膜、高融点金属（Mo,Ti,Ta,W）膜等で構成して
もよい。The conductive layers 7A to 7D are composed of a polycide (MoSi ₂ , TiSi ₂ , TaSi ₂ , WSi ₂ / polySi) film in which a silicide film which is a compound of silicon and a refractory metal is provided on the other crystalline silicon film. . Further, the conductive layers 7A to 7D are made of a polycrystalline silicon film, a silicide (MoSi ₂ , TiSi ₂ , TaSi
₂ , WSi ₂ ) film, refractory metal (Mo, Ti, Ta, W) film or the like.

導電層7A乃至7Dは、製造工程における第１層目の導電層
形成工程により形成される。The conductive layers 7A to 7D are formed by the first conductive layer forming step in the manufacturing process.

８はn^-型の半導体領域（LDD部）であり、スイッチ用MIS
FETQs₁,Qs₂、MISFETQ₁,Q₂形成領域となる導電層7A,7C,7
Dの両側部（ソース領域又はドレイン領域とチャネル形
成領域との間）のウエル領域２の主面部に設けられてい
る。この半導体領域８は、LDD構造を構成するようにな
っている。Reference numeral 8 denotes an n ⁻ type semiconductor region (LDD part), which is a switch MIS.
_{FETQs 1, Qs 2, MISFETQ 1} , Q 2 forming region to become conductive layer 7A, 7C, 7
It is provided on the main surface of the well region 2 on both sides of D (between the source region or the drain region and the channel forming region). The semiconductor region 8 constitutes an LDD structure.

この半導体領域８は、後述する実質的なソース領域又は
ドレイン領域となる半導体領域に比べて低い不純物濃度
を有している。これによって、半導体領域８とウエル領
域２とのpn接合部における電界強度を緩和できるので、
MISFETのpn接合耐圧（ソース又はドレイン耐圧）を向上
することができる。The semiconductor region 8 has a lower impurity concentration than a semiconductor region which will be a substantial source region or drain region described later. As a result, the electric field strength at the pn junction between the semiconductor region 8 and the well region 2 can be relaxed,
The pn junction breakdown voltage (source or drain breakdown voltage) of the MISFET can be improved.

また、半導体領域８は、接合深さ（xj）を浅く形成する
ことができるので、ゲート電極下部（チャネル形成領
域）への回り込みを小さくすることができる。これによ
って、短チャネル効果を抑制することができる。Further, since the semiconductor region 8 can be formed to have a shallow junction depth (xj), it is possible to reduce the wraparound to the lower portion of the gate electrode (channel forming region). Thereby, the short channel effect can be suppressed.

半導体領域８は、主として、導電層7A,7C,7Dを不純物導
入用マスクとして用い、イオン打込み技術によって形成
するので、導電層（ゲート電極）7A,7C,7Dに対して自己
整合で構成される。半導体領域８は、例えば、第８図に
符号８で示すように、10¹⁸［atoms/cm³］程度の不純物
濃度で、その接合深さが2.0［μｍ］程度、最大不純物
濃度部分が0.1［μｍ］程度の深さになるように構成す
る。Since the semiconductor region 8 is mainly formed by the ion implantation technique using the conductive layers 7A, 7C, 7D as a mask for introducing impurities, it is self-aligned with the conductive layers (gate electrodes) 7A, 7C, 7D. . For example, as shown by reference numeral 8 in FIG. 8, the semiconductor region 8 has an impurity concentration of about 10 ¹⁸ [atoms / cm ³ ] and a junction depth of about 2.0 [μm] and a maximum impurity concentration portion of 0.1 [. [μm].

９は不純物導入用マスクであり、導電層7A乃至7Dの両側
部にそれらに対して自己整合で設けられている。この不
純物導入用マスク９は、実質的なソース領域又はドレイ
ン領域を構成するのに使用されるもので、主として、LD
D構造を構成するようになっている。なお、不純物導入
用マスク９は、後述するn⁺型の半導体領域を構成した後
に除去し、SRAMの完成時にはなくてもよい。An impurity introduction mask 9 is provided on both sides of the conductive layers 7A to 7D in a self-aligned manner. This impurity introduction mask 9 is used to form a substantial source region or drain region, and is mainly used for LD
It is designed to form a D structure. Note that the impurity introduction mask 9 may be removed after the n ⁺ type semiconductor region, which will be described later, is formed and then removed when the SRAM is completed.

10はn⁺型の半導体領域であり、導電層7A,7C,7Dの両側部
の絶縁膜５を通したウエル領域２主面部、又は、導電層
7B,7C,7Dの下部の接続孔６部のウエル領域２主面部に設
けられている。この半導体領域10は、MISFETの実質的な
ソース領域又はドレイン領域、或いは、フリップフロッ
プ回路の交差結合用配線を構成するようになっている。Reference numeral 10 denotes an n ⁺ type semiconductor region, which is the main surface of the well region 2 through the insulating film 5 on both sides of the conductive layers 7A, 7C, 7D, or the conductive layer.
It is provided in the main surface portion of the well region 2 in the connection hole 6 portion below the 7B, 7C and 7D. This semiconductor region 10 constitutes a substantial source region or drain region of the MISFET, or a cross coupling wiring of a flip-flop circuit.

半導体領域10は、導電層（ゲート電極）7A乃至7D及び前
記不純物導入用マスク９を用い、イオン注入技術で不純
物を導入して形成するので、不純物導入用マスク９及び
導電層7A乃至7Dに対して自己整合で構成される。半導体
領域10は、例えば、第８図に符号10で示すように、10²¹
［atoms/cm³］程度の不純物濃度で、その接合深さが0.2
［μｍ］程度になるように構成する。Since the semiconductor region 10 is formed by using the conductive layers (gate electrodes) 7A to 7D and the impurity introduction mask 9 to introduce impurities by an ion implantation technique, the semiconductor region 10 is formed with respect to the impurity introduction mask 9 and the conductive layers 7A to 7D. Self-aligned. The semiconductor region 10 is, for example, 10 ^{21 as} shown by reference numeral 10 in FIG.
The impurity concentration is about [atoms / cm ³ ] and the junction depth is 0.2.
It is configured to have a size of about [μm].

11はp⁺型（ウエル領域２よりも濃度が高いので以下この
ように表示する）の半導体領域であり、所定の半導体領
域10の下部にそったウエル領域２主面部に、半導体領域
10と接触して設けられている。半導体領域11は、不純物
導入用マスク９、又は、導電層7A乃至7Dに対して自己整
合で構成される。Reference numeral 11 denotes a p ⁺ type semiconductor region (which will be indicated as follows because the concentration is higher than that of the well region 2). The semiconductor region 11 is formed on the main surface of the well region 2 along the lower portion of a predetermined semiconductor region 10.
It is provided in contact with 10. The semiconductor region 11 is configured to be self-aligned with the impurity introduction mask 9 or the conductive layers 7A to 7D.

半導体領域11は、例えば、第８図に符号11で示すよう
に、表面不純物濃度を10¹⁷［atoms/cm³］程度で構成す
る。そして、半導体領域11は、例えば、最大不純物濃度
が0.4〜0.5［μｍ］程度の深さになるように構成する。The semiconductor region 11 has a surface impurity concentration of about 10 ¹⁷ [atoms / cm ³ ] as shown by reference numeral 11 in FIG. Then, the semiconductor region 11 is configured, for example, so that the maximum impurity concentration has a depth of about 0.4 to 0.5 [μm].

チャネル形成領域側に設けられた半導体領域11は、所
謂、ｐポケットと称され、半導体領域（ソース領域又は
ドレイン領域）10とウエル領域２とのpn接合部を高い不
純物濃度のpn接合部に構成している。すなわち、チャネ
ル形成領域側に形成される空乏領域の伸びを抑制するこ
とができるので、空乏領域の結合による半導体領域10間
のパンチスルーを抑制することができる。これによっ
て、短チャネル効果を防止し、チャネル長を短縮するこ
とができるので、MISFETの占有面積を縮小することがで
きる。The semiconductor region 11 provided on the channel formation region side is called a so-called p pocket, and the pn junction between the semiconductor region (source region or drain region) 10 and the well region 2 is formed as a pn junction having a high impurity concentration. is doing. That is, since the extension of the depletion region formed on the channel formation region side can be suppressed, punch through between the semiconductor regions 10 due to the coupling of the depletion region can be suppressed. As a result, the short channel effect can be prevented and the channel length can be shortened, so that the area occupied by the MISFET can be reduced.

また、半導体領域11は、特に、フリップフロップ回路の
MISFETQ₁,Q₂の半導体領域10の下部、スイッチ用MISFETQ
s₁,Qs₂の一方の半導体領域10の下部、すなわち、メモリ
セルにおける情報となる電荷の蓄積量を増大させるのに
寄与する部分に設けられている。半導体領域11は、ウエ
ル領域２と半導体領域10とのpn接合部に比べて不純物濃
度が高いpn接合部を構成できるので、接合容量を増大さ
せ、情報蓄積用容量Ｃの情報となる電荷の蓄積量を増大
さることができる。これによって、アルファ（以下、α
という）線により生じるソフトエラーを防止することが
できる。In addition, the semiconductor region 11 is particularly used for a flip-flop circuit.
MISFETQ ₁ and Q ₂ lower part of semiconductor region 10, MISFETQ for switch
It is provided under one of the semiconductor regions 10 of s ₁ and Qs ₂ , that is, in a portion that contributes to increasing the amount of accumulated electric charge serving as information in the memory cell. Since the semiconductor region 11 can form a pn junction having an impurity concentration higher than that of the pn junction between the well region 2 and the semiconductor region 10, the junction capacitance is increased and the electric charge which becomes the information of the information storage capacitance C is accumulated. The quantity can be increased. As a result, alpha (hereinafter α
It is possible to prevent the soft error caused by the line.

また、半導体領域11は、ウエル領域２に比べて高い不純
物濃度で構成しているので、α線により生じる少数キャ
リアの不要な侵入を抑制するバリア効果を高めることが
でき、前記と同様にソフトエラーを防止することができ
る。このため、SRAMのメモリセル内においては、半導体
領域12（後述する）によって打消され又は反転されない
半導体領域11が存在する。Further, since the semiconductor region 11 has a higher impurity concentration than that of the well region 2, it is possible to enhance the barrier effect of suppressing unnecessary intrusion of minority carriers caused by α-rays, and soft error similar to the above. Can be prevented. Therefore, in the memory cell of the SRAM, there is a semiconductor region 11 that is not canceled or inverted by the semiconductor region 12 (described later).

12はｎ型の半導体領域であり、導電層7Bに接続されるMI
SFETQ₁,Q₂の一方の半導体領域10下部及びMISFETQs₁,Qs₂
の半導体領域10下部と半導体領域11とのpn接合部分に設
けられている。すなわち、半導体領域12は、半導体領域
10と半導体領域11とのpn接合部に付加される寄生容量値
の増加を避たい部分に設けられている。12 is an n-type semiconductor region, which is connected to the conductive layer 7B MI
The lower part of the semiconductor region 10 of one of SFETQ ₁ and Q ₂ and MISFETQs ₁ and Qs ₂
It is provided at the pn junction between the lower part of the semiconductor region 10 and the semiconductor region 11. That is, the semiconductor region 12 is a semiconductor region
It is provided in a portion where an increase in the parasitic capacitance value added to the pn junction between 10 and the semiconductor region 11 is avoided.

半導体領域12は、所定の半導体領域10の下部の半導体領
域11を打消し又はその不純物濃度を低減（半導体領域11
をn,n^-,p又はp^-型にする）し、半導体領域10から半導体
領域11に伸びる空乏領域の伸びを大きくするように構成
されている。これによって、半導体領域10に付加される
接合容量の増加を低減することができるので、半導体領
域12を設けたMISFETQ₁,Q₂,Qs₁,Qs₂は、その動作速度を
速くすることができる。The semiconductor region 12 cancels the semiconductor region 11 below the predetermined semiconductor region 10 or reduces its impurity concentration (semiconductor region 11
Are made n, n ⁻ , p or p ⁻ type), and the extension of the depletion region extending from the semiconductor region 10 to the semiconductor region 11 is increased. As a result, an increase in the junction capacitance added to the semiconductor region 10 can be reduced, so that the operation speed of the MISFETs Q ₁ , Q ₂ , Qs ₁ , and Qs ₂ provided with the semiconductor region 12 can be increased. .

半導体領域12は、例えば、第８図に符号12で示すよう
に、10¹⁷［atoms/cm³］程度の不純物濃度で、その接合
深さを0.5［μｍ］程度になるように構成する。半導体
領域12は、半導体領域10と半導体領域11とのpn接合部に
付加される寄生容量値を半導体領域10とウエル領域２と
の間のそれと同等又はそれ以下にすることが望ましい。
半導体領域12は、第２図及び第５図に符号12で示した点
線で囲れた領域以外の半導体領域10の下部に設けられる
ようになっている。For example, as shown by reference numeral 12 in FIG. 8, the semiconductor region 12 has an impurity concentration of about 10 ¹⁷ [atoms / cm ³ ] and a junction depth of about 0.5 [μm]. In the semiconductor region 12, it is desirable that the parasitic capacitance value added to the pn junction between the semiconductor region 10 and the semiconductor region 11 be equal to or less than that between the semiconductor region 10 and the well region 2.
The semiconductor region 12 is provided below the semiconductor region 10 other than the region surrounded by the dotted line indicated by reference numeral 12 in FIGS. 2 and 5.

スイッチ用MISFETQs₁,Qs₂は、主として、ウエル領域
２、絶縁膜５、導電層7A、一対の半導体領域８、一対の
半導体領域10、半導体領域11及び半導体領域12によって
構成されている。The switch MISFETs Qs ₁ and Qs ₂ are mainly composed of a well region 2, an insulating film 5, a conductive layer 7A, a pair of semiconductor regions 8, a pair of semiconductor regions 10, a semiconductor region 11 and a semiconductor region 12.

MISFETQ₁は、主として、ウエル領域２、絶縁膜５、導電
層7D、一対の半導体領域８、一対の半導体領域10、半導
体領域11及び導電層7Bと接続される半導体領域10の下部
に設けられた半導体領域12によって構成されている。The MISFETQ ₁ is provided mainly below the well region 2, the insulating film 5, the conductive layer 7D, the pair of semiconductor regions 8, the pair of semiconductor regions 10, the semiconductor region 11 and the semiconductor region 10 connected to the conductive layer 7B. It is composed of the semiconductor region 12.

MISFETQ₂は、主として、ウエル領域２、絶縁膜５、導電
層7C、一対の半導体領域８、一対の半導体領域10、半導
体領域11及び導電層7Bと接続される半導体領域10の下部
に設けられた半導体領域12によって構成されている。The MISFETQ ₂ is mainly provided under the well region 2, the insulating film 5, the conductive layer 7C, the pair of semiconductor regions 8, the pair of semiconductor regions 10, the semiconductor region 11 and the semiconductor region 10 connected to the conductive layer 7B. It is composed of the semiconductor region 12.

13は絶縁膜であり、導電層7A乃至7D、半導体領域10等を
覆うように設けられている。この絶縁膜13は、導電層7A
乃至7D、半導体領域10等とその上部に設けられる導電層
とを電気的に分離するように構成されている。An insulating film 13 is provided so as to cover the conductive layers 7A to 7D, the semiconductor region 10, and the like. This insulating film 13 is a conductive layer 7A.
Through 7D, the semiconductor region 10 and the like are electrically separated from the conductive layer provided thereon.

14は接続孔であり、所定の導電層7C、7D及び半導体領域
10上部の絶縁膜13を除去して設けられている。この接続
孔14は、所定の導電層7C、7D及び半導体領域10とその上
部に設けられる導電層とを電気的に接続するためのもの
である。Reference numeral 14 is a connection hole, which has predetermined conductive layers 7C and 7D and a semiconductor region.
It is provided by removing the insulating film 13 on the upper part. The connection hole 14 is for electrically connecting the predetermined conductive layers 7C, 7D and the semiconductor region 10 to the conductive layer provided on the semiconductor region 10.

15Aは導電層であり、導電層7B（基準電圧用配線Vss）と
重ね合わされ、かつ、絶縁膜13上部を導電層7Bと略同様
の行方向に延在して設けられている。この導電層15A
は、行方向に配置されるメモリセルのそれぞれに接続さ
れる電源電圧用配線Vccを構成するようになっている。Reference numeral 15A denotes a conductive layer, which is overlapped with the conductive layer 7B (reference voltage wiring Vss), and is provided so as to extend above the insulating film 13 in a row direction substantially similar to the conductive layer 7B. This conductive layer 15A
Configures a power supply voltage wiring Vcc connected to each of the memory cells arranged in the row direction.

15Bは抵抗素子であり、一端部が導電層15Aに電気的に接
続され、他端部が接続孔６、14を通して導電層7C、半導
体領域10又は導電層7D、半導体領域10に電気的に接続さ
れている。この抵抗素子15Bは、抵抗素子R₁,R₂を構成す
るようになっている。15B is a resistance element, one end of which is electrically connected to the conductive layer 15A, and the other end of which is electrically connected to the conductive layer 7C, the semiconductor region 10 or the conductive layer 7D, and the semiconductor region 10 through the connection holes 6 and 14. Has been done. The resistance element 15B constitutes the resistance elements R ₁ and R ₂ .

導電層15A及び抵抗素子15Bは、製造工程における第２層
目の導電層形成工程によって形成され、例えば、化学的
気相析出（以下、CVDという）技術で形成した多結晶シ
リコン膜で構成する。そして、導電層15は、多結晶シリ
コン膜に抵抗値を低減するための不純物を導入し、抵抗
素子15Bは、多結晶シリコン膜のまま又はそれに適度に
導電層15Aよりも少ない量の不純物を導入して形成す
る。この導電層15Aを構成する不純物の導入は、例え
ば、ヒ素イオンを用い、イオン打込み技術で導入する。The conductive layer 15A and the resistance element 15B are formed by a second conductive layer forming step in the manufacturing process, and are composed of, for example, a polycrystalline silicon film formed by a chemical vapor deposition (hereinafter referred to as CVD) technique. Then, the conductive layer 15 introduces impurities for reducing the resistance value into the polycrystalline silicon film, and the resistance element 15B remains as the polycrystalline silicon film or appropriately introduces a smaller amount of impurities than the conductive layer 15A. To form. The impurities forming the conductive layer 15A are introduced by ion implantation technology using, for example, arsenic ions.

16は絶縁膜であり、導電層15A及び抵抗素子15B上部に設
けられている。この絶縁膜16は、導電層15A及び抵抗素
子15Bとその上部に設けられる導電層との電気的な分離
をするように構成されている。Reference numeral 16 is an insulating film, which is provided on the conductive layer 15A and the resistive element 15B. The insulating film 16 is configured to electrically separate the conductive layer 15A and the resistive element 15B from the conductive layer provided on the resistive element 15B.

17は接続孔であり、スイッチ用MISFETQs₁,Qs₂の一方の
半導体領域10上部の絶縁膜５、13,16を除去して設けら
れている。この接続孔17は、半導体領域10と絶縁膜16の
上部に設けられる導電層との電気的な接続をするように
構成されている。Reference numeral 17 denotes a connection hole, which is provided by removing the insulating films 5, 13, 16 above the semiconductor region 10 of one of the switch MISFETs Qs ₁ , Qs ₂ . The connection hole 17 is configured to electrically connect the semiconductor region 10 and the conductive layer provided on the insulating film 16.

18は導電層であり、接続孔17を通して所定の半導体領域
10と電気的に接続し、絶縁膜16上部を導電層7A,7B,15A
と交差するように列方向に延在し、導電層7C,7D、抵抗
素子15Bと重ね合わされて設けられている。この導電層1
8は、データ線DL,▲▼を構成するようになってい
る。Reference numeral 18 is a conductive layer, and a predetermined semiconductor region is formed through the connection hole 17.
10 is electrically connected to the upper surface of the insulating film 16 and the conductive layers 7A, 7B, 15A
It extends in the column direction so as to intersect with, and is provided so as to be overlapped with the conductive layers 7C and 7D and the resistance element 15B. This conductive layer 1
8 constitutes the data line DL, ▲ ▼.

導電層18は、製造工程における第３層目の導電層形成工
程により構成される。The conductive layer 18 is formed by the third conductive layer forming step in the manufacturing process.

このようにして構成されるメモリセルは、Xa−Xa線又は
Xb−Xb線に略線対称で行方向に複数配置され、Ya点又は
Yb点に略180［度］の回転角度の回転対称で列方向に複
数配置され、メモリセルアレイを構成している。The memory cell configured in this way can be a Xa-Xa line or
A plurality of them are arranged in the row direction in a line symmetry with respect to the Xb-Xb line, and the Ya point or
A plurality of memory cells are arranged at the Yb point in the column direction with rotational symmetry with a rotation angle of approximately 180 degrees.

次に、本実施例の製造方法について説明する。Next, the manufacturing method of this embodiment will be described.

第９図乃至第13図は、本発明の実施例Ｉの製造方法を説
明するための各製造工程におけるSRAMのメモリセルを示
す要部断面図である。9 to 13 are cross-sectional views of the essential part showing the memory cell of the SRAM in each manufacturing process for explaining the manufacturing method of the embodiment I of the present invention.

まず、単結晶シリコンからなるn^-型の半導体基板１を用
意する。この半導体基板１の所定の主面部にp^-型のウエ
ル領域２を形成する。First, an n ⁻ type semiconductor substrate 1 made of single crystal silicon is prepared. A p ⁻ type well region 2 is formed on a predetermined main surface portion of the semiconductor substrate 1.

前記ウエル領域２は、例えば、２×10¹²［atoms/cm²］
程度のBF₂イオンを60［KeV］程度のエネルギイオン打込
み技術によって導入し、引き伸し拡散を施すことにより
形成する。The well region 2 is, for example, 2 × 10 ¹² [atoms / cm ² ].
BF ₂ ions of about 60 [KeV] are introduced by an energy ion implantation technique, and stretched and diffused to form.

そして、半導体基板１及びウエル領域２の所定の主面上
部に、フィールド絶縁膜３を形成し、ウエル領域の所定
の主面部に、ｐ型のチャネルストッパ領域４を形成す
る。Then, the field insulating film 3 is formed on the predetermined main surface of the semiconductor substrate 1 and the well region 2, and the p-type channel stopper region 4 is formed on the predetermined main surface portion of the well region.

フィールド絶縁膜３は、ウエル領域２主面部の選択的な
熱酸化技術で形成した酸化シリコン膜を用いる。As the field insulating film 3, a silicon oxide film formed by the selective thermal oxidation technique of the main surface of the well region 2 is used.

チャネルストッパ領域４は、例えば３×10¹³［atoms/cm
²］程度のBF₂イオンを60［KeV］程度のエネルギのイオ
ン打込み技術によって導入し、前記フィールド絶縁膜３
を形成する熱酸化技術で引き伸し拡散を施して形成す
る。The channel stopper region 4 is, for example, 3 × 10 ¹³ [atoms / cm
² ] of BF ₂ ions are introduced by an ion implantation technique with energy of about 60 [KeV], and the field insulating film 3
It is formed by stretching and diffusing by a thermal oxidation technique for forming.

次に、第９図に示すように、半導体素子形成領域となる
半導体基板１及びウエル領域２の主面上部に、絶縁膜５
を形成する。Next, as shown in FIG. 9, the insulating film 5 is formed on the main surface of the semiconductor substrate 1 and the well region 2 which will be the semiconductor element forming region.
To form.

絶縁膜５は、MISFETのゲート絶縁膜を構成するように、
例えば、半導体基板１の熱酸化で形成した酸化シリコン
膜を用い、その膜厚を200〜300［オングストローム（以
下、Ａという）］程度で形成する。The insulating film 5 forms a gate insulating film of MISFET,
For example, a silicon oxide film formed by thermal oxidation of the semiconductor substrate 1 is used, and the film thickness thereof is about 200 to 300 [angstrom (hereinafter referred to as A)].

第９図に示す絶縁膜５を形成する工程の後に、絶縁膜５
の所定部を除去し、接続孔６を形成する。After the step of forming the insulating film 5 shown in FIG.
Then, a predetermined portion of is removed and the connection hole 6 is formed.

そして、フィールド絶縁膜３上部、絶縁膜５上部又は接
続孔６を通して所定のウエル領域２の主面と接続するよ
うに、導電層7A乃至7Dを形成する。Then, conductive layers 7A to 7D are formed so as to be connected to the main surface of a predetermined well region 2 through the field insulating film 3, the insulating film 5, or the connection hole 6.

この導電層7A乃至7Dは、夫々、多結晶シリコン膜7aとモ
リブデンシリサイド膜7bとからなる。多結晶シリコン膜
7aは例えば、CVD技術で基板上全面に形成し抵抗値を低
減するためにリンを導入する。このとき、第10図に示す
ように、接続孔６を通して導電層7B,7C又は7Dと接続さ
れたウエル領域２の主面部に、多結晶シリコン膜7aに導
入されたリンイオンが拡散し、n⁺型の半導体領域10Aが
形成される。次に、この上部にスパッタ技術でモリブデ
ンシリサイド膜7bを形成する。多結晶シリコン膜7aの膜
厚は、例えば2000［Ａ］程度で形成し、モリブデンシリ
サイド膜7bは、例えば、3000［Ａ］程度で形成する。こ
の後、多結晶シリコン膜7a及びシリサイド膜7bをパター
ンニングして導電層7A乃至7Dを形成する。導電層7A乃至
7Dは、モリブデンシリサイド7aで構成しているので、そ
の抵抗値は、数［Ω／□］程度にすることができる。The conductive layers 7A to 7D each include a polycrystalline silicon film 7a and a molybdenum silicide film 7b. Polycrystalline silicon film
7a is formed on the entire surface of the substrate by the CVD technique, for example, and phosphorus is introduced to reduce the resistance value. At this time, as shown in FIG. 10, phosphorus ions introduced into the polycrystalline silicon film 7a are diffused into the main surface portion of the well region 2 connected to the conductive layer 7B, 7C or 7D through the connection hole 6, and n ⁺ A semiconductor region 10A of the mold is formed. Next, a molybdenum silicide film 7b is formed on this by a sputtering technique. The polycrystalline silicon film 7a is formed with a thickness of, for example, about 2000 [A], and the molybdenum silicide film 7b is formed with, for example, about 3000 [A]. After that, the polycrystalline silicon film 7a and the silicide film 7b are patterned to form conductive layers 7A to 7D. Conductive layer 7A to
Since 7D is composed of molybdenum silicide 7a, its resistance value can be about several [Ω / □].

半導体領域10Aを形成する工程の後に、半導体領域11を
形成する。半導体領域11は例えば１×10¹³［atoms/c
m²］程度のボロンを80［KeV］程度のエネルギのイオン
打込み技術で導電層7A乃至7Dをマスクとして基板内にや
や深く導入し、引き伸し拡散を施して形成する。この
後、第11図に示すように、ソース領域又はドレイン領域
に寄生容量が付加されることを避たい部分の絶縁膜５を
通したウエル領域２の主面部に、ｎ型の半導体領域12を
形成する。半導体領域12は、例えば、４×10¹²［atoms/
cm²］程度のリンイオンを80［KeV］程度のエネルギのイ
オン打込み技術で導入し、引き伸し拡散を施して形成す
る。半導体領域12は、導電層7A乃至7D又はそのエッチン
グ用マスク（チャネル形成領域に不純物が導入されるの
を防止する）及び前記第２図，第５図で説明した点線12
で囲まれた部分を覆う不純物導入用マスクを用い、導電
層7A乃至7Dに対して自己整合で形成する。After the step of forming the semiconductor region 10A, the semiconductor region 11 is formed. The semiconductor region 11 is, for example, 1 × 10 ¹³ [atoms / c
m ² ] boron is ion-implanted with an energy of about 80 [KeV], and is slightly deeply introduced into the substrate using the conductive layers 7A to 7D as a mask, and stretched and diffused. After that, as shown in FIG. 11, an n-type semiconductor region 12 is formed on the main surface of the well region 2 through the insulating film 5 at the portion where it is desired to avoid adding parasitic capacitance to the source region or the drain region. Form. The semiconductor region 12 is, for example, 4 × 10 ¹² [atoms /
It is formed by introducing phosphorus ions of about cm ² ] by an ion implantation technique with energy of about 80 [KeV], stretching and diffusing. The semiconductor region 12 includes the conductive layers 7A to 7D or a mask for etching the same (to prevent impurities from being introduced into the channel formation region) and the dotted line 12 described in FIGS. 2 and 5 above.
It is formed in self-alignment with the conductive layers 7A to 7D using an impurity introduction mask that covers the portion surrounded by.

この後、第11図に示すように、絶縁膜５を通した導電層
7A,7C,7Dの両側部のウエル領域２の主面部に、LDD構造
を構成するために、n^-型の半導体領域８を形成する。半
導体領域８は、導電層7A,7C,7D及びフィールド絶縁膜３
を不純物導入用マスクとして用い、例えば１×10¹³［at
oms/cm²］程度のリンイオンを50［KeV］程度のエネルギ
のイオン打込み技術によって導入し、引き伸し拡散を施
して形成する。After this, as shown in FIG. 11, a conductive layer through the insulating film 5 is formed.
In order to form an LDD structure, n ⁻ type semiconductor regions 8 are formed in the main surface portions of the well regions 2 on both sides of 7A, 7C and 7D. The semiconductor region 8 includes the conductive layers 7A, 7C, 7D and the field insulating film 3
Is used as a mask for introducing impurities, for example, 1 × 10 ¹³ [at
Phosphorus ions of about oms / cm ² ] are introduced by ion implantation technology with energy of about 50 [KeV], and stretched and diffused to form.

第11図に示す半導体領域８を形成する工程の後に、導電
層7A乃至7Dに対して自己整合でそれらの両側部に、不純
物導入用マスク９を形成する。この不純物導入用マスク
９は、例えば、CVD技術で形成した酸化シリコン膜に異
方性エッチング（例えば、反応性イオンエッチング）技
術を施して形成する。また、不純物導入用マスク９とし
て、CVD技術で形成した多結晶シリコン膜を用いてもよ
い。After the step of forming the semiconductor region 8 shown in FIG. 11, the impurity introduction masks 9 are formed on both sides of the conductive layers 7A to 7D in a self-aligned manner. The impurity introducing mask 9 is formed, for example, by subjecting a silicon oxide film formed by a CVD technique to an anisotropic etching (for example, reactive ion etching) technique. Further, a polycrystalline silicon film formed by the CVD technique may be used as the impurity introduction mask 9.

そして、第12図に示すように、不純物導入用マスク９を
用いて、該不純物導入用マスク９又は導電層7A乃至7Dに
対して自己整合でウエル領域２の所定の主面部にn⁺型の
半導体領域10を形成する。Then, as shown in FIG. 12, by using the impurity introducing mask 9, self-alignment with the impurity introducing mask 9 or the conductive layers 7A to 7D is performed on the predetermined main surface portion of the well region 2 so that an n ⁺ type A semiconductor region 10 is formed.

この半導体領域10は、MISFETのソース領域又はドレイン
領域を構成するように、例えば、１×10¹⁶［atoms/c
m²］程度ヒ素イオンを80［KeV］程度のエネルギのイオ
ン打込み技術によって導入し、引き伸し拡散を施して形
成する。The semiconductor region 10 is, for example, 1 × 10 ¹⁶ [atoms / c] so as to form a source region or a drain region of the MISFET.
Arsenic ions of about m ² ] are introduced by an ion implantation technique with energy of about 80 [KeV], and stretched and diffused to form.

すなわち、半導体領域8,10,11及び12は、導電層7A乃至7
Dに対して自己整合で形成されるようになっている。That is, the semiconductor regions 8, 10, 11 and 12 are formed of the conductive layers 7A to 7A.
It is designed to be self-aligned with D.

第12図に示す半導体領域10,11を形成する工程の後に、
絶縁膜13を形成する。この絶縁膜13は、例えば、CVD技
術によって形成した酸化シリコン膜を用い、その膜厚を
1000〜2000［Ａ］程度に形成する。After the step of forming the semiconductor regions 10 and 11 shown in FIG. 12,
The insulating film 13 is formed. As the insulating film 13, for example, a silicon oxide film formed by a CVD technique is used, and its thickness is
It is formed to about 1000 to 2000 [A].

そして、所定の導電層7C,7D及び半導体領域10上部の絶
縁膜13を除去して接続孔14を形成する。Then, the predetermined conductive layers 7C and 7D and the insulating film 13 on the semiconductor region 10 are removed to form the connection hole 14.

この後、電源電圧用配線及び抵抗素子を形成するため
に、接続孔14を通して所定の半導体領域10と接続し、絶
縁膜13上部を覆うように多結晶シリコン膜を形成する。
この多結晶シリコン膜は、例えば、CVD技術によって形
成し、その膜厚を1000〜2000［Ａ］程度に形成する。After that, in order to form a power supply voltage wiring and a resistance element, a polycrystalline silicon film is formed so as to be connected to a predetermined semiconductor region 10 through a connection hole 14 and to cover an upper portion of the insulating film 13.
The polycrystalline silicon film is formed by, for example, a CVD technique and has a film thickness of about 1000 to 2000 [A].

そして、抵抗素子形成領域以外の電源電圧用配線形成領
域となる多結晶シリコン膜に、抵抗値を低減するための
不純物を導入する。この不純物は、ヒ素イオンを用い、
イオン打込み技術によって導入し、熱拡散技術によって
拡散させる。Then, an impurity for reducing the resistance value is introduced into the polycrystalline silicon film which will be the power supply voltage wiring formation region other than the resistance element formation region. This impurity uses arsenic ions,
It is introduced by ion implantation technology and diffused by thermal diffusion technology.

この後、第13図に示すように、前記多結晶シリコン膜に
パターンニングを施し、電源電圧用配線Vccとして使用
される導電層15A及び抵抗素子R₁,R₂として使用される抵
抗素子15Bを形成する。Thereafter, as shown in FIG. 13, the polycrystalline silicon film is subjected to patterning to form a conductive layer 15A used as the power supply voltage wiring Vcc and a resistance element 15B used as the resistance elements R ₁ and R _2. Form.

なお、導電層15A及び抵抗素子15Bを形成するために導入
される不純物は、前記第２図及び第５図に符号15Bで示
される点線で囲まれた領域外の前記多結晶シリコン膜に
導入される。The impurities introduced to form the conductive layer 15A and the resistance element 15B are introduced into the polycrystalline silicon film outside the region surrounded by the dotted line indicated by reference numeral 15B in FIGS. 2 and 5. It

第13図に示す導電層15A及び抵抗素子15Bを形成する工程
の後に、絶縁膜16を形成する。この絶縁膜16は、例え
ば、CVD技術によって形成した酸化シリコン膜を用い、
その膜厚を3000〜4000［Ａ］程度に形成する。After the step of forming the conductive layer 15A and the resistance element 15B shown in FIG. 13, the insulating film 16 is formed. This insulating film 16 uses, for example, a silicon oxide film formed by a CVD technique,
The film thickness is formed to about 3000 to 4000 [A].

そして、所定の半導体領域10上部の絶縁膜5,13,16を除
去し、接続孔17を形成する。Then, the insulating films 5, 13, 16 above the predetermined semiconductor region 10 are removed to form the connection hole 17.

この後、前記第２図及び第６図に示すように、接続孔17
を通して所定の半導体領域10と電気的に接続し、絶縁膜
16上部を導電層7Aと交差するように列方向に延在して導
電層18を形成する。After this, as shown in FIG. 2 and FIG.
Electrically connected to the predetermined semiconductor region 10 through
A conductive layer 18 is formed by extending the upper portion 16 in the column direction so as to intersect the conductive layer 7A.

導電層18は、例えば、スパッタ蒸着技術によって形成さ
れたアルミニウム膜を用いる。For the conductive layer 18, for example, an aluminum film formed by a sputter deposition technique is used.

これら一連の製造工程によって、本実施例のSRAMは完成
する。なお、この後に、保護膜等の処理工程を施しても
よい。The SRAM of this embodiment is completed by these series of manufacturing steps. It should be noted that after this, a treatment step of a protective film or the like may be performed.

次に、本実施例Ｉの他の製造方法について説明する。Next, another manufacturing method of the embodiment I will be described.

第14図乃至第16図は、本発明の実施例Ｉの他の製造方法
を説明するための各製造工程におけるSRAMのメモリセル
を示す要部断面図である。14 to 16 are cross-sectional views of the essential part showing the memory cell of the SRAM in each manufacturing process for explaining the other manufacturing method of the embodiment I of the present invention.

前記第10図に示す半導体領域10Aを形成する工程の後
に、第14図に示すように、半導体領域８を形成する。After the step of forming the semiconductor region 10A shown in FIG. 10, the semiconductor region 8 is formed as shown in FIG.

第14図に示す半導体領域８を形成する工程の後に、不純
物導入用マスク９を形成する。After the step of forming the semiconductor region 8 shown in FIG. 14, an impurity introduction mask 9 is formed.

そして、第15図に示すように、不純物導入用マスク９を
用い、不純物導入用マスク９又は導電層7A乃至7Dに対し
て自己整合で半導体領域10及び半導体領域11を形成す
る。Then, as shown in FIG. 15, the semiconductor region 10 and the semiconductor region 11 are formed in self-alignment with the impurity introduction mask 9 or the conductive layers 7A to 7D using the impurity introduction mask 9.

第15図に示す半導体領域10及び半導体領域11を形成する
工程の後に、寄生容量の増加を避たい部分に例えば、第
２図及び第５図に点線12で示した不純物導入用マスク
（第15図には図示していない）を形成する。After the step of forming the semiconductor region 10 and the semiconductor region 11 shown in FIG. 15, for example, the impurity introduction mask (the 15th line) shown in FIG. 2 and FIG. (Not shown in the figure).

そして、第16図に示すように、前記不純物導入用マスク
を用い、半導体領域12を形成する。Then, as shown in FIG. 16, a semiconductor region 12 is formed using the impurity introduction mask.

第16図に示す半導体領域12を形成する工程の後に、前記
第12図に示す半導体領域10,11を形成する工程以後の工
程を施すことにより、本実施例１のSRAMは完成する。After the step of forming the semiconductor region 12 shown in FIG. 16 and the steps after the step of forming the semiconductor regions 10 and 11 shown in FIG. 12 are performed, the SRAM of the first embodiment is completed.

後者の製造方法は、導電層7A乃至7Dに対して半導体領域
12を自己整合で形成することができないが、前者の製造
方法と同様に、その付加を避たい部分の寄生容量を充分
に低減することができる。In the latter manufacturing method, a semiconductor region is formed for the conductive layers 7A to 7D.
Although 12 cannot be formed by self-alignment, it is possible to sufficiently reduce the parasitic capacitance of the portion where the addition is to be avoided, as in the former manufacturing method.

なお、本実施例Ｉは、本発明を、LDD部（半導体領域
８）を有するLDD構造のMISFETに反対導電型の半導体領
域11を設け、該半導体領域11と半導体領域10との接合容
量を半導体領域12で低減した例に適用したが、単にLDD
構造のMISFETに半導体領域12を設け、半導体領域10とウ
エル領域２との接合容量を低減する例に適用してもよ
い。In this Example I, the present invention is applied to a MISFET having an LDD structure having an LDD portion (semiconductor region 8) provided with a semiconductor region 11 of an opposite conductivity type, and the junction capacitance between the semiconductor region 11 and the semiconductor region 10 is set as a semiconductor. Applied to the reduced example in region 12, but just LDD
It may be applied to an example in which the semiconductor region 12 is provided in the MISFET having the structure and the junction capacitance between the semiconductor region 10 and the well region 2 is reduced.

以上説明したように、本実施例Ｉによれば、以下に述べ
る効果を得ることができる。As described above, according to the present Example I, the effects described below can be obtained.

（１）LDD部（半導体領域８）を有するLDDのMISFETを備
えた半導体集積回路装置において、ソース領域又はドレ
ン領域（半導体領域10）の下部に半導体領域12を設けた
ことにより、ウエル２とのpn接合部における空乏領域の
伸びを大きくすることができるので、MISFETに付加され
る接合容量を低減することができる。(1) In the semiconductor integrated circuit device including the LDD MISFET having the LDD portion (semiconductor region 8), since the semiconductor region 12 is provided below the source region or the drain region (semiconductor region 10), Since the extension of the depletion region in the pn junction can be increased, the junction capacitance added to the MISFET can be reduced.

（２）LDD構造のMISFETに反対導電型の半導体領域11を
設けた半導体集積回路装置において、ソース領域又はド
レイン領域（半導体領域10）の下部に半導体領域12を設
けたことにより、半導体領域11とのpn接合部における空
乏領域の伸びを大きくすることができるので、MISFETに
付加される接合容量を低減することができる。(2) In the semiconductor integrated circuit device in which the semiconductor region 11 of the opposite conductivity type is provided in the MISFET having the LDD structure, the semiconductor region 12 is provided below the source region or the drain region (semiconductor region 10). Since the extension of the depletion region in the pn junction can be increased, the junction capacitance added to the MISFET can be reduced.

（３）前記（１）又は（２）により、半導体集積回路装
置の高速化を図ることができる。(3) Due to the above (1) or (2), the speed of the semiconductor integrated circuit device can be increased.

（４）前記（１）又は（２）により、LDD部でチャネル
形成領域への不純物の回り込みを低減することができる
ので、MISFETの実効チャネル長を充分に確保することが
できる。(4) According to the above (1) or (2), it is possible to reduce the wraparound of impurities into the channel formation region in the LDD portion, so that the effective channel length of the MISFET can be sufficiently secured.

（５）前記（４）により、短チャネル効果を抑制するこ
とができるので、MISFETの占有面積を縮小し、半導体集
積回路装置の集積度を向上することができる。(5) Since the short channel effect can be suppressed by the above (4), the occupied area of the MISFET can be reduced and the integration degree of the semiconductor integrated circuit device can be improved.

（６）前記（２）により、半導体領域11でソース領域と
ドレイン領域との間の空乏領域の結合を抑制することが
できるので、パンチスルーを抑制することができる。(6) Due to the above (2), the coupling of the depletion region between the source region and the drain region in the semiconductor region 11 can be suppressed, so punch-through can be suppressed.

（７）前記（２）により、半導体領域11でソース領域又
はドレイン領域に付加される接合容量を増大させること
ができるので、SRAMのメモリセルの情報蓄積量を増大さ
せることができる。(7) By the above (2), the junction capacitance added to the source region or the drain region in the semiconductor region 11 can be increased, so that the information storage amount of the memory cell of the SRAM can be increased.

（８）前記（２）により、SRAMのメモリセルにおいて、
情報となる電荷の蓄積する部分に半導体領域11でバリア
を構成することができるので、α線で生じる不要なキャ
リアの侵入を抑制することができる。(8) According to (2) above, in the SRAM memory cell,
Since the semiconductor region 11 can form a barrier in the portion where the electric charge as information is accumulated, it is possible to suppress the intrusion of unnecessary carriers caused by α-rays.

（９）前記（７）又は（８）により、ソフトエラーを抑
制することができるので、SRAMの電気的信頼性を向上す
ることができる。(9) Since the soft error can be suppressed by the above (7) or (8), the electrical reliability of the SRAM can be improved.

（10）前記（２）により、パンチスルーを抑制するため
に設けられる半導体領域11で、所定の部分に情報の蓄積
量を増大するために接合容量を付加させることができる
ので、製造工程を増加することがなくなる。(10) According to the above (2), in the semiconductor region 11 provided to suppress punch-through, it is possible to add a junction capacitance to increase the amount of information stored in a predetermined portion, so that the number of manufacturing steps is increased. There is nothing to do.

（11）前記（１）又は（２）により、接合容量を低減す
るためのバックバイアス及びその回路が不要になるの
で、半導体集積回路装置の設計が簡単化され、かつ、そ
の占有面積を無くして集積度を向上することができる。(11) According to the above (1) or (2), the back bias for reducing the junction capacitance and its circuit are unnecessary, so that the design of the semiconductor integrated circuit device is simplified and the occupied area is eliminated. The degree of integration can be improved.

（12）前記（３）、（５）及び（９）により、半導体集
積回路装置の動作速度の高速化、集積度の向上（又は大
容量化）及び電気的信頼性の向上を同時にすることがで
きる。(12) Due to the above (3), (5) and (9), it is possible to simultaneously increase the operating speed of the semiconductor integrated circuit device, improve the degree of integration (or increase the capacity) and improve the electrical reliability. it can.

［実施例II］ 本実施例IIは、本発明を、前記反対導電型の半導体領域
をMISFETのチャネル領域下にまで設けたものである。Example II In Example II, the present invention is provided with the semiconductor region of the opposite conductivity type even under the channel region of the MISFET.

第17図は、本発明の実施例IIを説明するためのSRAMのメ
モリセルの要部断面図である。FIG. 17 is a cross-sectional view of an essential part of an SRAM memory cell for explaining an embodiment II of the present invention.

第17図において、11Aはp⁺型（反対導電型）の半導体領
域であり、所定の半導体領域10及び半導体領域８の下部
にそったウエル領域２の主面部に、それらと接触して設
けられている。第17図に示す半導体領域11Aは、前記実
施例Ｉと同様に、半導体領域12に比べて接合深さが浅く
構成されている。In FIG. 17, 11A is a p ⁺ type (opposite conductivity type) semiconductor region, which is provided on the main surface portion of the well region 2 along the lower part of the predetermined semiconductor region 10 and the semiconductor region 8 in contact therewith. ing. The semiconductor region 11A shown in FIG. 17 has a junction depth smaller than that of the semiconductor region 12 as in the case of the embodiment I.

半導体領域11Aは、不純物導入用マスク９、又は導電層7
A乃至7Dに対して自己整合で構成される。The semiconductor region 11A includes the impurity introducing mask 9 or the conductive layer 7
It is self-aligned for A to 7D.

半導体領域11Aは、前記半導体領域11と略同様の機能を
有している。The semiconductor region 11A has substantially the same function as the semiconductor region 11.

本実施例の特徴は、この半導体領域11Aがチャンネル形
成領域に回り込んでいることであり、これによって、し
きい値電圧の変動、半導体領域（LDD部）８の不純物濃
度の変動を生じる。このため、チャネル形成領域の不純
物濃度、半導体領域８の不純物濃度を、半導体領域11A,
11Bによる不純物濃度の変動分だけあらかじめ制御して
おけばよい。The feature of the present embodiment is that the semiconductor region 11A wraps around the channel forming region, which causes a change in the threshold voltage and a change in the impurity concentration of the semiconductor region (LDD portion) 8. Therefore, the impurity concentration of the channel formation region and the impurity concentration of the semiconductor region 8 are set to the semiconductor regions 11A,
It suffices to control in advance only the variation of the impurity concentration due to 11B.

以上説明したように、本実施例IIよれば、前記実施例Ｉ
と略同様の効果を得ることができる。As described above, according to the present Example II, the above Example I
It is possible to obtain substantially the same effect as.

［実施例III］ 本実施例IIIは、本発明を、前記反対導電型の半導体領
域をより深い部分にまで設けたものである。Example III In Example III, the present invention is provided with the semiconductor region of the opposite conductivity type even deeper.

第18図は、本発明の実施例IIIを説明するためのSRAMの
メモリセルの要部断面図である。FIG. 18 is a cross-sectional view of an essential part of an SRAM memory cell for explaining a third embodiment of the present invention.

第18図において、11Bはp⁺型（反対導電型）の半導体領
域であり、所定の半導体領域10及び半導体領域８の下部
にそったウエル領域２の主面部に、それらと接触して設
けられている。第18図に示す半導体領域11Bは、半導体
領域12に比べて接合深さが深く構成されている。In FIG. 18, 11B is a p ⁺ type (opposite conductivity type) semiconductor region, which is provided on the main surface of the well region 2 along the lower part of the predetermined semiconductor region 10 and the semiconductor region 8 in contact therewith. ing. The semiconductor region 11B shown in FIG. 18 has a junction depth deeper than that of the semiconductor region 12.

半導体領域11Bは、不純物導入用マスク９、又は導電層7
A乃至7Dに対して自己整合で構成される。The semiconductor region 11B includes the impurity introduction mask 9 or the conductive layer 7
It is self-aligned for A to 7D.

半導体領域11Bは、前記半導体領域11Aと略同様の機能を
有している。このため、チャネル形成領域の不純物濃
度、半導体領域８の不純物濃度を、半導体領域11Bによ
る不純物濃度の変動分だけあらかじめ制御しておけばよ
い。The semiconductor region 11B has substantially the same function as the semiconductor region 11A. Therefore, the impurity concentration of the channel forming region and the impurity concentration of the semiconductor region 8 may be controlled in advance by the amount corresponding to the fluctuation of the impurity concentration of the semiconductor region 11B.

以上説明したように、本実施例IIIよれば、前記実施例
Ｉと略同様の効果を得ることができる。As described above, according to the present Example III, substantially the same effect as that of Example I can be obtained.

［実施例IV］ 本実施例IVは、本発明を、ダイナミック型ランダムアク
セスメモリを備えた半導体集積回路装置（以下、DRAMと
いう）に適用したものである。Example IV In Example IV, the present invention is applied to a semiconductor integrated circuit device (hereinafter referred to as DRAM) including a dynamic random access memory.

第19図は、本発明の実施例IVを説明するためのDRAMのメ
モリセルを示す等価回路図である。FIG. 19 is an equivalent circuit diagram showing a memory cell of a DRAM for explaining the embodiment IV of the present invention.

第19図において、DLは行方向に延在するデータ線、WLは
列方向に延在するワード線である。In FIG. 19, DL is a data line extending in the row direction, and WL is a word line extending in the column direction.

Qsはスイッチ用MISFET、C_DはMISFETQsと直列接続されて
設けられた情報蓄積用容量素子である。Qs is switch MISFET, the C _D is the information storage capacitor provided to be connected MISFETQs series.

DRAMのメモリセルは、MISFETQsと情報蓄積用容量素子C_D
とによって構成され、データ線DLとワード線WLとの所定
の交差部に設けられている。DRAM memory cells consist of MISFET Qs and information storage capacitor C _D
And is provided at a predetermined intersection between the data line DL and the word line WL.

次に、本実施例IVの具体的な構造について説明する。Next, a specific structure of Example IV will be described.

第20図は、本発明の実施例IVを説明するためのDRAMのメ
モリセルを示す要部断面図である。FIG. 20 is a cross-sectional view of essential parts showing a DRAM memory cell for explaining an embodiment IV of the present invention.

第20図において、10Bはn⁺型の半導体領域であり、半導
体領域10と電気的に接続され、情報蓄積用容量素子形成
領域のウエル領域２の主面部に設けられている。半導体
領域10Bは、情報蓄積用容量素子の一方の電極を構成す
るようになっている。In FIG. 20, 10B is an n ⁺ type semiconductor region, which is electrically connected to the semiconductor region 10 and is provided on the main surface portion of the well region 2 of the information storage capacitive element formation region. The semiconductor region 10B constitutes one electrode of the information storage capacitive element.

11Cはp⁺型の半導体領域であり、半導体領域11と電気的
に接続され、半導体領域10Bの下部のウエル領域２の主
面部に半導体領域10Bと接触して設けられている。半導
体領域11Cは、情報蓄積用容量素子の他方の電極を構成
するようになっている。Reference numeral 11C is a p ⁺ type semiconductor region, which is electrically connected to the semiconductor region 11 and is provided on the main surface of the well region 2 below the semiconductor region 10B in contact with the semiconductor region 10B. The semiconductor region 11C serves as the other electrode of the information storage capacitive element.

半導体領域11Cは、ウエル領域２に比べて、半導体領域1
0Bとのpn接合部を高い不純物濃度のpn接合部に構成する
ようになっている。すなわち、半導体領域10Bと半導体
領域11Cに付加される接合容量を大きくし、情報蓄積用
容量素子の情報となる電荷の蓄積量を増大するように構
成されている。The semiconductor region 11C is larger than the well region 2 in the semiconductor region 1
The pn junction with 0B is configured as a pn junction having a high impurity concentration. That is, it is configured to increase the junction capacitance added to the semiconductor region 10B and the semiconductor region 11C, and to increase the amount of charge stored as information in the information storage capacitive element.

19は絶縁膜であり、情報蓄積用容量素子形成領域の半導
体領域10Bの主面上部に設けられている。Reference numeral 19 denotes an insulating film, which is provided above the main surface of the semiconductor region 10B in the information storage capacitive element formation region.

20は導電プレートであり、絶縁膜19及びフィールド絶縁
膜３の上部に設けられている。導電プレート20は、製造
工程における第１層目の導電層形成工程によって形成さ
れ、例えば、CVD技術によって形成される多結晶シリコ
ン膜を用いる。A conductive plate 20 is provided on the insulating film 19 and the field insulating film 3. The conductive plate 20 is formed by the first conductive layer forming process in the manufacturing process, and uses, for example, a polycrystalline silicon film formed by the CVD technique.

なお、前記半導体領域10B,11Cは、導電プレート20を形
成する工程の前に形成する。The semiconductor regions 10B and 11C are formed before the step of forming the conductive plate 20.

絶縁膜19及び導電プレート20は、情報蓄積用容量素子を
構成するようになっている。The insulating film 19 and the conductive plate 20 constitute an information storage capacitive element.

メモリセルの情報蓄積用容量素子C_Dは、半導体領域10B
と半導体領域11Cとで構成される第１の情報蓄積用容量
素子と、半導体領域10B、絶縁膜19及び導電プレート20
で構成される第２の情報蓄積用容量素子とが並列接続さ
れて構成されている。The information storage capacitor C _D of the memory cell is formed in the semiconductor region 10B.
And a semiconductor region 11C and a first information storage capacitive element, the semiconductor region 10B, the insulating film 19 and the conductive plate 20.
And a second information storage capacitive element configured in (3) are connected in parallel.

21は絶縁膜であり、導電プレート20を覆うように設けら
れている。絶縁膜21は、導電プレート20とその上部に設
けられる導電層との電気的な分離をするように構成され
ている。Reference numeral 21 denotes an insulating film, which is provided so as to cover the conductive plate 20. The insulating film 21 is configured to electrically separate the conductive plate 20 and the conductive layer provided on the conductive plate 20.

5Aは絶縁膜であり、MISFET形成領域のウエル領域２の主
面上部に設けられている。絶縁膜5Aは、主として、MISF
ETのゲート電極を構成するようになっている。5A is an insulating film, which is provided above the main surface of the well region 2 in the MISFET formation region. The insulating film 5A is mainly formed by MISF.
It is designed to form the gate electrode of the ET.

7Eは導電層であり、絶縁膜5Aの所定の上部及び絶縁膜21
の所定の上部に列方向に延在して設けられている。導電
層7Eは、絶縁膜5Aの上部ではMISFETのゲート電極を構成
し、絶縁膜21の上部ではワード線WLを構成するようにな
っている。7E is a conductive layer, which is a predetermined upper part of the insulating film 5A and the insulating film 21.
Is provided so as to extend in the column direction on a predetermined upper part of the. The conductive layer 7E constitutes the gate electrode of the MISFET above the insulating film 5A, and constitutes the word line WL above the insulating film 21.

メモリセリのスイッチ用MISFETQsは、主として、ウエル
領域２、絶縁膜5A、導電層7E、一対の半導体領域８、一
対の半導体領域10、半導体領域11及び半導体領域12によ
って構成されている。すなわち、反対導電型の半導体領
域11が設けられたLDD構造のMISFETQsは、半導体領域12
を設けたことにより、半導体領域11の不純物濃度が低減
され、ソース領域又はドレイン領域（半導体領域10）に
付加される寄生容量を低減することができる。The switching MISFET Qs of the memory cell is mainly composed of a well region 2, an insulating film 5A, a conductive layer 7E, a pair of semiconductor regions 8, a pair of semiconductor regions 10, a semiconductor region 11 and a semiconductor region 12. That is, the MISFET Qs of the LDD structure provided with the semiconductor region 11 of the opposite conductivity type is the semiconductor region 12
By providing the above, the impurity concentration of the semiconductor region 11 can be reduced, and the parasitic capacitance added to the source region or the drain region (semiconductor region 10) can be reduced.

なお、前記実施例では、半導体領域11と半導体領域11C
とを別の工程で形成したメモリセルについて説明した
が、それらを同一の製造構成で形成してもよい。具体的
には、導電プレート20を形成する工程の前に、メモリセ
ル形成領域の全面部に反対導電型（p⁺型）の半導体領域
を形成する。Incidentally, in the above embodiment, the semiconductor region 11 and the semiconductor region 11C.
Although the description has been made of the memory cells formed in different steps, they may be formed in the same manufacturing configuration. Specifically, before the step of forming the conductive plate 20, a semiconductor region of the opposite conductivity type (p ⁺ type) is formed on the entire surface of the memory cell formation region.

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。[Effects] As described above, according to the novel technology disclosed in the present application, the effects described below can be obtained.

（１）LDD部を有するLDD構造のMISFETを備えた半導体集
積回路装置において、ソース領域又はドレイン領域の下
部と、半導体基板又はウエル領域とのpn接合部分に、そ
れらが低い不純物濃度のpn接合部を構成するような半導
体領域を設けたことにより、pn接合部における空乏領域
の伸びを大きくすることができるので、ソース領域又は
ドレイン領域に付加される寄生容量を低減することがで
きる。(1) In a semiconductor integrated circuit device including an LDD structure MISFET having an LDD portion, a pn junction portion having a low impurity concentration is formed at a pn junction portion between a lower portion of a source region or a drain region and a semiconductor substrate or a well region. By providing the semiconductor region having the above structure, the extension of the depletion region in the pn junction can be increased, so that the parasitic capacitance added to the source region or the drain region can be reduced.

（２）LDD構造のMISFETに反対導電型の半導体領域を設
けた半導体集積回路装置において、ソース領域又はドレ
イン領域の下部と反対導電型の半導体領域とのpn接合部
分に、それらが低い不純物濃度のpn接合部を構成するよ
うな半導体領域を設けたことにより、pn接合部における
空乏領域の伸びを大きくすることができるので、ソース
領域又はドレイン領域に付加される接合容量を低減する
ことができる。(2) In a semiconductor integrated circuit device in which a semiconductor region of opposite conductivity type is provided in a MISFET having an LDD structure, a pn junction between a lower portion of a source region or a drain region and a semiconductor region of opposite conductivity type has a low impurity concentration. By providing the semiconductor region that constitutes the pn junction, the extension of the depletion region in the pn junction can be increased, so that the junction capacitance added to the source region or the drain region can be reduced.

（３）前記（１）又は（２）により、半導体集積回路装
置の高速化を図ることができる。(3) Due to the above (1) or (2), the speed of the semiconductor integrated circuit device can be increased.

（４）前記（１）又は（２）により、LDD部でチャネル
形成領域への不純物の回り込みを低減することができる
ので、MISFETの実効チャネル長を充分に確保することが
できる。(4) According to the above (1) or (2), it is possible to reduce the wraparound of impurities into the channel formation region in the LDD portion, so that the effective channel length of the MISFET can be sufficiently secured.

（５）前記（４）により、短チャネル効果を抑制するこ
とができるので、MISFETの占有面積を縮小し、半導体集
積回路装置の集積度を向上することができる。(5) Since the short channel effect can be suppressed by the above (4), the occupied area of the MISFET can be reduced and the integration degree of the semiconductor integrated circuit device can be improved.

（６）前記（２）により、反対導電型の半導体領域でソ
ース領域とドレイン領域との間の空乏領域の結合を抑制
することができるので、パンチスルーを抑制することが
できる。(6) According to the above (2), it is possible to suppress the coupling of the depletion region between the source region and the drain region in the semiconductor region of the opposite conductivity type, so that punch through can be suppressed.

（７）前記（２）により、反対導電型の半導体領域でソ
ース領域又はドレイン領域に付加される接合容量を増大
させることができるので、記憶機能を備えた半導体集積
回路装置のメモリセルの情報蓄積量を増大させることが
できる。(7) Since the junction capacitance added to the source region or the drain region in the semiconductor region of the opposite conductivity type can be increased by the above (2), information storage of the memory cell of the semiconductor integrated circuit device having a memory function. The amount can be increased.

（８）前記（２）により、メモリセルにおいて、情報と
なる電荷の蓄積する部分に反対導電型の半導体領域でバ
リアを構成することができるので、α線で生じる不要な
キャリアの侵入を抑制することができる。(8) According to the above (2), since a barrier can be constituted by a semiconductor region having an opposite conductivity type in a portion where a charge as information is accumulated in the memory cell, it is possible to suppress the intrusion of unnecessary carriers caused by α rays. be able to.

（９）前記（７）又は（８）により、ソフトエラーを抑
制することができるので、記憶機能を備えた半導体集積
回路装置の電気的信頼性を向上することができる。(9) Since the soft error can be suppressed by the above (7) or (8), the electrical reliability of the semiconductor integrated circuit device having a memory function can be improved.

（10）前記（２）により、パンチスルーを抑制するため
に設けられる反対導電型の半導体領域で、所定の部分に
情報の蓄積量を増大するために接合容量を付加させるこ
とができるので、製造工程を増加することがなくなる。(10) According to the above (2), in the semiconductor region of the opposite conductivity type provided to suppress punch-through, it is possible to add a junction capacitance to increase the amount of information accumulated in a predetermined portion. The number of steps is not increased.

（11）前記（１）又は（２）により、接合容量を低減す
るためのバックバイアス及びその回路が不要になるの
で、半導体集積回路装置の設計が簡単化され、かつ、そ
の占有面積を無くして集積度を向上することができる。(11) According to the above (1) or (2), the back bias for reducing the junction capacitance and its circuit are unnecessary, so that the design of the semiconductor integrated circuit device is simplified and the occupied area is eliminated. The degree of integration can be improved.

（12）前記（３）、（５）及び（９）により、半導体集
積回路装置の動作速度の高速化、集積度の向上（又は大
容量化）及び電気的信頼性の向上を同時にすることがで
きる。(12) Due to the above (3), (5) and (9), it is possible to simultaneously increase the operating speed of the semiconductor integrated circuit device, improve the degree of integration (or increase the capacity) and improve the electrical reliability. it can.

以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。Although the invention made by the present inventor has been specifically described based on the above-described embodiments, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. Of course.

例えば、前記実施例は、本発明を、LDD構造のMISFET又
は反対導電型の半導体領域を有するLDD構造のMISFETを
備えたSRAM又はDRAMに適用した例について説明したが、
これら記憶機能を備えた半導体集積回路装置以外に、論
理機能を備えた半導体集積回路装置に適用してもよい。For example, the above-described embodiment describes the example in which the present invention is applied to the SRAM or the DRAM including the MISFET of the LDD structure or the MISFET of the LDD structure having the semiconductor region of the opposite conductivity type.
In addition to the semiconductor integrated circuit device having the storage function, it may be applied to the semiconductor integrated circuit device having the logical function.

【図面の簡単な説明】[Brief description of drawings]

第１図は、本発明の実施例Ｉを説明するためのSRAMのメ
モリセルを示す等価回路図、 第２図は、本発明の実施例Ｉを説明するためのSRAMのメ
モリセルを示す要部平面図、 第３図乃至第５図は、第２図に示すメモリセルの所定の
製造工程における要部平面図、 第６図は、第２図のVI−VI切断線における断面図、 第７図は、第６図に示すメモリセルのMISFETQs₁部分に
おける拡大要部断面図、 第８図は、第７図に示すMISFETQs₁のソース領域又はド
レイン領域の不純物濃度分布を示す図、 第９図乃至第13図は、本発明の実施例Ｉの製造方法を説
明するための各製造工程におけるSRAMのメモリセルを示
す要部断面図、 第14図乃至第16図は、本発明の実施例Ｉの他の製造方法
を説明するための各製造工程におけるSRAMのメモリセル
を示す要部断面図、 第17図及び第18図は、本発明の実施例II及びIIIを説明
するためのSRAMのメモリセルを示す要部断面図、 第19図は、本発明の実施例IVを説明するためのDRAMのメ
モリセルを示す等価回路図、 第20図は、本発明の実施例IVを説明するためのDRAMのメ
モリセルを示す要部断面図である。 図中、１……半導体基板、２……ウエル領域、５……絶
縁膜、７……導電層、8,10,11,12……半導体領域、９…
…不純物導入用マスク、Q,Qs……MISFETである。FIG. 1 is an equivalent circuit diagram showing an SRAM memory cell for explaining an embodiment I of the present invention, and FIG. 2 is a main part showing an SRAM memory cell for explaining an embodiment I of the present invention. FIG. 3 is a plan view, FIG. 3 to FIG. 5 are main part plan views in a predetermined manufacturing process of the memory cell shown in FIG. 2, and FIG. 6 is a cross-sectional view taken along the line VI-VI in FIG. 6 is an enlarged cross-sectional view of an essential part of the MISFET Qs ₁ portion of the memory cell shown in FIG. 6, FIG. 8 is a diagram showing the impurity concentration distribution in the source region or drain region of MISFET Qs ₁ shown in FIG. 7, and FIG. 13 to 13 are cross-sectional views of the essential part showing the memory cell of the SRAM in each manufacturing step for explaining the manufacturing method of the embodiment I of the present invention, and FIGS. 14 to 16 are the embodiment I of the present invention. 17 is a sectional view of an essential part showing a memory cell of an SRAM in each manufacturing step for explaining another manufacturing method of FIG. FIG. 18 is a sectional view of an essential part showing a memory cell of an SRAM for explaining the embodiments II and III of the present invention, and FIG. 19 shows a memory cell of a DRAM for explaining the embodiment IV of the present invention. FIG. 20 is an equivalent circuit diagram, and FIG. 20 is a cross-sectional view of essential parts showing a memory cell of a DRAM for explaining an embodiment IV of the present invention. In the figure, 1 ... semiconductor substrate, 2 ... well region, 5 ... insulating film, 7 ... conductive layer, 8,10,11,12 ... semiconductor region, 9 ...
… Impurity introduction mask, Q, Qs …… MISFET.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】第１導電型の第１の半導体領域の主面上部
に、絶縁膜を介してゲートとなる導電層を設け、前記第
１の半導体領域の主面内であって前記導電層の両側部に
位置してソース領域又はドレイン領域となる第２導電型
の第２の半導体領域を設け、前記第１の半導体領域の主
面部の前記第２の半導体領域とチャネル形成領域との間
に、第２導電型でかつ前記第２の半導体領域よりも不純
物濃度が低い第３の半導体領域を設け、前記第２の半導
体領域の下部に位置して第１導電型でかつ第１の半導体
領域よりも高い不純物濃度を有する第４の半導体領域を
設けて構成されるMISFETを有する半導体集積回路装置で
あって、 前記第２の半導体領域と第４の半導体領域との間に、第
２導電型でかつ第２の半導体領域よりも低い不純物濃度
を有する第５の半導体領域を、最大不純物濃度部分が前
記第２の半導体領域、第３の半導体領域又は第４の半導
体領域に比べて、第１の半導体領域の主面から深い部分
に設けて構成されるMISFETを備えたことを特徴とする半
導体集積回路装置。1. A conductive layer serving as a gate is provided above a main surface of a first semiconductor region of the first conductivity type via an insulating film, and the conductive layer is within the main surface of the first semiconductor region. A second semiconductor region of the second conductivity type, which is located on both sides of the second semiconductor region and serves as a source region or a drain region, is provided between the second semiconductor region and the channel formation region on the main surface portion of the first semiconductor region. A third semiconductor region having a second conductivity type and an impurity concentration lower than that of the second semiconductor region, the first semiconductor having a first conductivity type and being located below the second semiconductor region. A semiconductor integrated circuit device having a MISFET configured by providing a fourth semiconductor region having an impurity concentration higher than that of the region, wherein a second conductive region is provided between the second semiconductor region and the fourth semiconductor region. A second semiconductor region having an impurity concentration lower than that of the second semiconductor region The semiconductor region 5 is formed such that the maximum impurity concentration portion is deeper from the main surface of the first semiconductor region than the second semiconductor region, the third semiconductor region, or the fourth semiconductor region. A semiconductor integrated circuit device having a MISFET. 【請求項２】前記MISFETは、メモリセルのスイッチ用MI
SFETとして使用されてなることを特徴とする特許請求の
範囲第１項に記載の半導体集積回路装置。2. The MISFET is an MI for switch of a memory cell.
The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is used as an SFET.