JPH0550883U - 時間軸補正回路 - Google Patents

時間軸補正回路

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JPH0550883U
JPH0550883U JP10643391U JP10643391U JPH0550883U JP H0550883 U JPH0550883 U JP H0550883U JP 10643391 U JP10643391 U JP 10643391U JP 10643391 U JP10643391 U JP 10643391U JP H0550883 U JPH0550883 U JP H0550883U
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Abstract

(57)【要約】 【目的】 映像信号から比較的高い周波数の時間軸誤差
をも除去できる時間軸補正回路を提供すること。 【構成】 ＰＬＬ回路２により入力映像信号中の水平同
期信号およびバースト信号に同期したクロック信号を発
生し、クロック信号の位相をＰＬＬ回路２の残留位相誤
差に基づいて移相器１１によって移相し、移相されたク
ロック信号をクロック信号として入力映像信号をＡ／Ｄ
変換器７Ａにてデジタルデータに変換し、移相されたク
ロック信号を書き込みクロック信号として変換デジタル
データをメモリ８の所定アドレスに記憶し、基準クロッ
ク信号を読み出しクロック信号としてデジタルデータを
メモリ８の所定アドレスから読み出し、メモリ８から読
み出したデジタルデータを、基準クロック信号を用いて
Ｄ／Ａ変換器１０によって映像信号に変換した。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案はＬＤプレーヤ等の再生映像信号の時間軸を補正する時間軸補正回路に 関する。
【０００２】
【従来の技術】
従来の時間軸補正回路は図２に示すように、入力映像信号から同期分離回路１ で分離した水平同期信号およびバースト信号に同期したクロック信号をＰＬＬ回 路２で発生させ、前記クロック信号を用いてＡ／Ｄ変換器７において入力映像信 号をデジタルデータに変換し、前記クロック信号を書き込みクロック信号として Ａ／Ｄ変換器７によって変換されたデジタルデータをメモリ８の所定のアドレス に記憶し、かつ基準クロック発生器９から出力された基準クロック信号を読み出 しクロック信号として記憶デジタルデータをメモリ８の所定のアドレスから読み 出し、メモリ８から読み出されたデジタルデータを前記基準クロック信号を用い てＤ／Ａ変換器１０によって映像信号に変換している。
【０００３】
【考案が解決しようとする課題】
しかし上記した従来の時間軸補正回路においては、メモリへの書き込みクロッ ク信号を発生するＰＬＬ回路の特性上、比較的高い周波数の時間軸誤差を取り除 くことは困難であるという問題点があった。
【０００４】 本考案は、入力映像信号から比較的高い周波数の時間軸誤差をも除去できる時 間軸補正回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本考案の時間軸補正回路は、入力映像信号中の水平同期信号およびバースト信 号に同期したクロック信号を発生するＰＬＬ回路と、前記クロック信号の位相を 前記ＰＬＬ回路の残留位相誤差に基づいて移相する移相器と、該移相器により移 相されたクロック信号をクロック信号として入力映像信号をデジタルデータに変 換するＡ／Ｄ変換器と、基準クロック信号を発生する基準クロック発生器と、前 記移相されたクロック信号を書き込みクロック信号として前記Ａ／Ｄ変換器によ って変換されたデジタルデータを所定のアドレスに記憶し、かつ前記基準クロッ ク信号を読み出しクロック信号として記憶デジタルデータが所定のアドレスから 読み出されるメモリと、前記基準クロック信号をクロック信号として前記メモリ から読み出されたデジタルデータを映像信号に変換するＤ／Ａ変換器とを備えた ことを特徴とする。
【０００６】
【作用】
本考案の時間軸補正回路によれば、ＰＬＬ回路によって発生させたクロック信 号はＰＬＬ回路中の残留位相誤差に基づいて移相させられる。したがって、この 移相させられたクロック信号は映像信号中の水平同期信号およびバースト信号に 、より完全に同期していることになる。この移相させられたクロック信号を用い て入力映像信号はデジタルデータに変換され、かつメモリに書き込まれる。メモ リに書き込まれたデジタルデータは基準クロック信号で読み出され、かつ基準ク ロック信号を用いて映像信号に変換される。したがって、入力映像信号は比較的 高い周波数の時間軸誤差をも除去された時間軸補正がなされた映像信号となる。
【０００７】
【実施例】
以下、本考案を実施例により説明する。 図１は本考案の一実施例の構成を示す回路図である。
【０００８】 本実施例の時間軸補正回路は、入力映像信号中から水平同期信号およびバース ト信号を分離する同期分離回路１と、同期分離回路１によって分離された水平同 期信号およびバースト信号と分周器６からの出力とを位相比較する位相比較器３ 、位相比較器３の出力に対して位相補償をする位相補償器４、位相補償された位 相比較器３の出力を制御信号として発信周波数が制御される電圧制御発振器５お よび電圧制御発振器５の発信周波数を分周する分周器６からなり、水平同期信号 およびバースト信号に同期したクロック信号を発生するＰＬＬ回路２とを備えて いる。
【０００９】 本実施例の時間軸補正回路はさらに、位相比較器３の位相比較出力を受けて位 相比較出力に基づいてＰＬＬ回路２から出力されたクロック信号の位相を移相す る移相器１１と、移相器１１により移相されたクロック信号をクロック信号とし て入力映像信号をデジタルデータに変換するＡ／Ｄ変換器７Ａと、基準クロック 信号を発振する基準クロック発振器９とを備えている。
【００１０】 また本実施例の時間軸補正回路はさらに、移相されたクロック信号を書き込み クロック信号としてＡ／Ｄ変換器７Ａによって変換されたデジタルデータを所定 のアドレスに記憶し、かつ基準クロック信号を読み出しクロック信号として記憶 デジタルデータが所定のアドレスから読み出されるメモリ８と、メモリ８から読 み出されたデジタルデータを、基準クロック信号をクロック信号として映像信号 に変換するＤ／Ａ変換器１０とを備えている。
【００１１】 上記のように構成された本実施例の時間軸補正回路において、入力映像信号か ら同期分離回路１によって水平同期信号およびバースト信号が分離され、分離さ れた水平同期信号およびバースト信号に同期したクロック信号がＰＬＬ回路２か ら出力される。
【００１２】 ＰＬＬ回路２から出力されたクロック信号は、移相器１１に供給されて位相比 較器３からの位相比較出力に基づいて移相される。したがって移相器１１から出 力されるクロック信号の位相は、位相比較器３の出力中に残留している残留位相 誤差、すなわちＰＬＬ回路２からの出力クロック信号中に残留している位相誤差 に基づいて移相されている。
【００１３】 したがって、移相器１１から出力されるクロック信号は残留位相誤差分が補正 されたクロック信号となっていて、入力映像信号の水平同期信号およびバースト 信号により完全に同期していることになる。
【００１４】 移相器１１から出力されたクロック信号を用いてＡ／Ｄ変換器７Ａによって入 力映像信号はデジタルデータに変換される。変換されたデジタルデータは、移相 器１１から出力されたクロック信号を書き込みクロック信号としてメモリ８の所 定アドレスに格納される。したがって、入力映像信号の水平同期信号およびバー スト信号により完全に同期して、入力映像信号はデジタルデータに変換され、か つこの変換されたデジタルデータがメモリ８に格納されることになる。
【００１５】 このようにしてメモリ８に格納されたデジタルデータは、基準クロック発振器 ９から発振した基準クロック信号を読み出しクロック信号として所定のアドレス から読み出され、読み出されたデジタルデータは基準クロック信号を用いてＤ／ Ａ変換器１０によって映像信号に変換のうえ出力される。
【００１６】 この結果、Ｄ／Ａ変換されて出力される映像信号は、比較的高い周波数の時間 軸誤差も除去された、より完全に時間軸補正がなされた映像信号となっている。
【００１７】
【考案の効果】
以上説明した如く本考案によれば、ＰＬＬ回路で発生させたクロック信号の位 相をＰＬＬ回路の残留位相誤差に基づいて移相して映像信号中の水平同期信号お よびバースト信号により完全に同期させ、移相されたクロック信号をクロック信 号として入力映像信号をデジタルデータに変換し、移相されたクロック信号を書 き込みクロック信号として変換デジタルデータをメモリの所定のアドレスに記憶 し、かつ基準クロック信号を読み出しクロック信号として記憶デジタルデータを メモリの所定のアドレスから読み出し、メモリから読み出したデジタルデータを 、基準クロック信号をクロック信号として映像信号に変換したため、比較的高い 周波数の時間軸誤差をも除去された時間軸補正がなされる効果がある。
【図面の簡単な説明】
【図１】本考案の一実施例の構成を示す回路図である。
【図２】従来例の構成を示す回路図である。
【符号の説明】
１ 同期分離回路 ２ ＰＬＬ回路 ７Ａ Ａ／Ｄ変換器 ８ メモリ ９ 基準クロック発振器 １０ Ｄ／Ａ変換器

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 入力映像信号中の水平同期信号およびバ
    ースト信号に同期したクロック信号を発生するＰＬＬ回
    路と、前記クロック信号の位相を前記ＰＬＬ回路の残留
    位相誤差に基づいて移相する移相器と、該移相器により
    移相されたクロック信号をクロック信号として入力映像
    信号をデジタルデータに変換するＡ／Ｄ変換器と、基準
    クロック信号を発生する基準クロック発生器と、前記移
    相されたクロック信号を書き込みクロック信号として前
    記Ａ／Ｄ変換器によって変換されたデジタルデータを所
    定のアドレスに記憶し、かつ前記基準クロック信号を読
    み出しクロック信号として記憶デジタルデータが所定の
    アドレスから読み出されるメモリと、前記基準クロック
    信号をクロック信号として前記メモリから読み出された
    デジタルデータを映像信号に変換するＤ／Ａ変換器とを
    備えたことを特徴とする時間軸補正回路。
JP1991106433U 1991-12-02 1991-12-02 時間軸補正回路 Expired - Lifetime JP2604543Y2 (ja)

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JPH0550883U true JPH0550883U (ja) 1993-07-02
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9469250B2 (en) 2010-12-22 2016-10-18 Magna Electronics Inc. Vision display system for vehicle
US9495876B2 (en) 2009-07-27 2016-11-15 Magna Electronics Inc. Vehicular camera with on-board microcontroller

Cited By (3)

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Publication number Priority date Publication date Assignee Title
US9495876B2 (en) 2009-07-27 2016-11-15 Magna Electronics Inc. Vehicular camera with on-board microcontroller
US9469250B2 (en) 2010-12-22 2016-10-18 Magna Electronics Inc. Vision display system for vehicle
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