JPH0548037A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To enable a current density which is required for a word wire to be secured and a high-density memory cell array to be realized for a semiconductor memory device which is provided with a memory cell array consisting of a plurality of memory cells, a peripheral circuit corresponding to the above memory cell array, a word wire for selecting each memory cell, and a word wire driving circuit. CONSTITUTION:A word wire WL consists of one set of two wires. With two word wires which constitute one set, for example, WL(1) and WL(2), one of them, for example, WL(1), is in a geometry of one trapezoid which is formed by dividing a rectangle with a straight line which is placed near a diagonal and the other, for example, WL(2), is in geometry a remaining trapezoid.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は，半導体記憶装置に関す
る。半導体記憶装置は，高集積化および微細加工技術の
進歩に伴い，メモリセルの縮小化が進んでいる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device. 2. Description of the Related Art In semiconductor memory devices, memory cells are being reduced in size with the progress of higher integration and fine processing technology.

【０００２】一方，高集積化により，メモリセルを選択
するためのワード線の電流密度は，ますます高まる傾向
にある。電流密度が許容限度を超えると，エレクトロマ
イグレーション等の市場故障が発生するおそれがある。On the other hand, with higher integration, the current density of word lines for selecting memory cells tends to increase more and more. If the current density exceeds the permissible limit, market failure such as electromigration may occur.

【０００３】メモリセルを構成する素子の縮小が可能に
なっても，配線系であるワード線の線幅を縮小すること
ができないと，ワード線の線幅によってメモリセルのサ
イズが限定されてしまう。Even if the elements constituting the memory cell can be reduced, if the line width of the word line which is the wiring system cannot be reduced, the size of the memory cell is limited by the line width of the word line. ..

【０００４】ワード線には，図２に示すように，複数個
のメモリセルＭＣ（１）〜ＭＣ（ｎ）から成るメモリセ
ルアレイが接続されており，各メモリセルには，記憶保
持のための電流がワード線を通して供給されている。As shown in FIG. 2, a memory cell array composed of a plurality of memory cells MC (1) to MC (n) is connected to the word line, and each memory cell is used for holding data. Current is supplied through the word line.

【０００５】ワード線の電流密度は，図３に示すよう
に，ワードドライバから遠ざかるに従って減少してい
く。As shown in FIG. 3, the current density of the word line decreases as the distance from the word driver increases.

【０００６】[0006]

【従来の技術】（従来例１）図４は従来例１を示す図で
ある。2. Description of the Related Art (Prior Art Example 1) FIG.

【０００７】同図において，ＷＤはワードドライバ，Ｗ
Ｌはワード線，ＩＨは保持電流源である。本従来例で
は，ワード線ＷＬの幅がメモリセルの位置によらず同一
の線幅となっている。In the figure, WD is a word driver, W
L is a word line, and IH is a holding current source. In this conventional example, the word line WL has the same line width regardless of the position of the memory cell.

【０００８】（従来例２）図５は従来例２を示す図であ
る。同図において，ＷＤはワードドライバ，ＷＬはワー
ド線，ＩＨは保持電流源である。(Conventional Example 2) FIG. 5 is a diagram showing a conventional example 2. In the figure, WD is a word driver, WL is a word line, and IH is a holding current source.

【０００９】本従来例では，寄生容量による伝播遅延を
低減するために，ワード線ＷＬの幅を，ワードドライバ
ＷＤから保持電流源ＩＨの方向に向けてしだいに狭くな
るようにしている。In the conventional example, in order to reduce the propagation delay due to the parasitic capacitance, the width of the word line WL is gradually narrowed from the word driver WD toward the holding current source IH.

【００１０】[0010]

【発明が解決しようとする課題】従来例１には，ワード
線の幅がメモリセルの位置によらず同一の線幅となって
いるので，メモリセルを構成する素子が縮小してもメモ
リセルのサイズを縮小できない，という問題があった。In the conventional example 1, since the width of the word line has the same line width regardless of the position of the memory cell, even if the elements constituting the memory cell are reduced in size, the memory cell There was a problem that the size of could not be reduced.

【００１１】従来例２には，ワードドライバから遠ざか
るに従ってメモリセルのサイズを小さくすることは可能
であるが，メモリセルアレイのサイズを小さくすること
はできない，という問題があった。The conventional example 2 has a problem that the size of the memory cell can be reduced as the distance from the word driver increases, but the size of the memory cell array cannot be reduced.

【００１２】本発明は，上記の問題点を解決して，ワー
ド線に必要な電流密度を確保し，かつ高密度なメモリセ
ルアレイを実現できる半導体記憶装置を提供することを
目的とする。An object of the present invention is to solve the above problems and provide a semiconductor memory device which can secure a current density necessary for a word line and realize a high density memory cell array.

【００１３】[0013]

【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体記憶装置は，複数個のメモリ
セルから成るメモリセルアレイ，および該メモリセルア
レイに対応する周辺回路を備え，各メモリセルを選択す
るためのワード線，およびワード線駆動回路を有する半
導体記憶装置において，ワード線は，２本１組で構成さ
れており，１つの組を構成する２本のワード線は，一方
が長方形を対角線寄りの直線で分割してできる一方の台
形の形状をしており，他方が残りの台形の形状をしてい
るように構成する。To achieve the above object, a semiconductor memory device according to the present invention comprises a memory cell array composed of a plurality of memory cells, and a peripheral circuit corresponding to the memory cell array. In a semiconductor memory device having a word line for selecting a memory cell and a word line drive circuit, the word line is composed of two groups, and two word lines constituting one group are Has a trapezoidal shape that is formed by dividing a rectangle by a straight line near the diagonal line, and the other has the other trapezoidal shape.

【００１４】[0014]

【作用】図６を用いて，本発明によるメモリセルアレイ
の面積削減効果を説明する。図（ａ）は従来例１のワー
ド線２本、図（ｂ）は従来例２のワード線２本，図
（ｃ）は本発明のワード線２本をそれぞれ示している。
図中，Ｌはワード線の長さ，ａはワード線の幅太部の
幅，ｂは隣り合うワード線間の間隔，ｃはワード線の幅
細部の幅である。The effect of reducing the area of the memory cell array according to the present invention will be described with reference to FIG. FIG. 1A shows two word lines of the conventional example 1, FIG. 2B shows two word lines of the conventional example 2, and FIG. 1C shows two word lines of the present invention.
In the figure, L is the length of the word line, a is the width of the wide portion of the word line, b is the interval between adjacent word lines, and c is the width of the width of the word line.

【００１５】従来例１および従来例２における２本分の
メモリセルアレイの面積Ａ１は，次のように表される。 Ａ１＝（ａ＋ｂ＋ａ＋ｂ）×Ｌ 本発明における２本分のメモリセルアレイの面積Ａ２
は，次のように表される。The area A1 of the two memory cell arrays in the conventional example 1 and the conventional example 2 is expressed as follows. A1 = (a + b + a + b) × L Area A2 of two memory cell arrays in the present invention
Is represented as follows.

【００１６】Ａ２＝（ａ＋ｂ＋ｃ＋ｂ）×Ｌ 本発明によるメモリセルアレイの面積の削減分ΔＡ＝Ａ
１−Ａ２を計算すると，次のようになる。A2 = (a + b + c + b) × L Reduction of the area of the memory cell array according to the present invention ΔA = A
The calculation of 1-A2 is as follows.

【００１７】ΔＡ＝Ａ１−Ａ２ ＝（ａ−ｃ）×Ｌ いま，ワード線の本数をｍ本とすると，チップ全体のメ
モリセルアレイの本発明による面積削減分は，次のよう
になる。ΔA = A1−A2 = (a−c) × L Now, assuming that the number of word lines is m, the area reduction of the memory cell array of the entire chip according to the present invention is as follows.

【００１８】（ａ−ｃ）×Ｌ×ｍ／２(Ac) × L × m / 2

【００１９】[0019]

【実施例】図１は本発明の一実施例を示す図である。同
図において，ＷＤはワードドライバ，ＷＬはワード線，
ＩＨは保持電流源である。FIG. 1 is a diagram showing an embodiment of the present invention. In the figure, WD is a word driver, WL is a word line,
IH is a holding current source.

【００２０】本実施例では，ワード線ＷＬは，２本１組
で構成されている。そして，１つの組を構成する２本の
ワード線，例えばＷＬ（１）とＷＬ（２）は，一方が長
方形を対角線寄りの直線で分割してできる一方の台形の
形状をしており，他方が残りの台形の形状をしている。In this embodiment, the word lines WL are composed of two lines. The two word lines forming one set, for example, WL (1) and WL (2), have one trapezoidal shape formed by dividing a rectangle by a straight line near the diagonal line and the other. Has the remaining trapezoidal shape.

【００２１】図３に示すワード線の電流密度分布を考慮
して，台形の幅太部にワードドライバＷＤを配し，幅細
部に保持電流源ＩＨを配する。したがって，ワードドラ
イバＷＤおよび保持電流源ＩＨがワード線ＷＬの両側に
交互に配される形態をとる。In consideration of the current density distribution of the word lines shown in FIG. 3, the word driver WD is arranged in the wide part of the trapezoid and the holding current source IH is arranged in the width detail. Therefore, the word driver WD and the holding current source IH are alternately arranged on both sides of the word line WL.

【００２２】本実施例によって，チップ全体でメモリセ
ルアレイの面積が従来例１および従来例２に比して，ど
の位削減できるかを具体的に説明する。上述したよう
に，本発明によるチップ全体でのメモリセルアレイの面
積削減分は，図６を用いて，次のように表される。A specific description will be made of how much the area of the memory cell array in the entire chip can be reduced by this embodiment as compared with the conventional examples 1 and 2. As described above, the area reduction of the memory cell array in the entire chip according to the present invention is expressed as follows using FIG.

【００２３】（ａ−ｃ）×Ｌ×ｍ／２ ここで，Ｌ＝３ｍｍ，ａ＝４μｍ，ｂ＝１μｍ，ｃ＝２
μｍ，ｍ＝１２８本とすると，チップ全体で，約６２０
μｍ□分のメモリセルアレイの面積削減が可能となる。(A−c) × L × m / 2 where L = 3 mm, a = 4 μm, b = 1 μm, c = 2
Assuming μm and m = 128, the total chip size is about 620
It is possible to reduce the area of the memory cell array by μm □.

【００２４】[0024]

【発明の効果】本発明によれば，半導体記憶装置におい
て，ワード線に必要な電流密度を確保し，かつ高密度な
メモリセルアレイを実現することが可能になる。According to the present invention, in a semiconductor memory device, it is possible to secure a current density required for a word line and realize a high density memory cell array.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例を示す図である。FIG. 1 is a diagram showing an embodiment of the present invention.

【図２】ワード線の電流経路を示す図である。FIG. 2 is a diagram showing a current path of a word line.

【図３】ワード線の電流密度分布を示す図である。FIG. 3 is a diagram showing a current density distribution of word lines.

【図４】従来例１を示す図である。FIG. 4 is a diagram showing a first conventional example.

【図５】従来例２を示す図である。FIG. 5 is a diagram showing a second conventional example.

【図６】本発明による面積削減効果を示す図である。FIG. 6 is a diagram showing an area reduction effect according to the present invention.

【符号の説明】[Explanation of symbols]

ＷＤ ワードドライバ ＷＬ ワード線 ＩＨ 保持電流源 WD Word driver WL Word line IH Holding current source

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 複数個のメモリセルから成るメモリセル
アレイ，および該メモリセルアレイに対応する周辺回路
を備え，各メモリセルを選択するためのワード線，およ
びワード線駆動回路を有する半導体記憶装置において， ワード線は，２本１組で構成されており， １つの組を構成する２本のワード線は，一方が長方形を
対角線寄りの直線で分割してできる一方の台形の形状を
しており，他方が残りの台形の形状をしていることを特
徴とする半導体記憶装置。1. A semiconductor memory device comprising a memory cell array composed of a plurality of memory cells and a peripheral circuit corresponding to the memory cell array, and having a word line for selecting each memory cell and a word line drive circuit, The word lines are made up of two pairs, and one of the two word lines constituting one set has a trapezoidal shape that is formed by dividing a rectangle by a straight line near the diagonal line. A semiconductor memory device having the other trapezoidal shape.