JPH09153286A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
- Publication number
- JPH09153286A JPH09153286A JP7311256A JP31125695A JPH09153286A JP H09153286 A JPH09153286 A JP H09153286A JP 7311256 A JP7311256 A JP 7311256A JP 31125695 A JP31125695 A JP 31125695A JP H09153286 A JPH09153286 A JP H09153286A
- Authority
- JP
- Japan
- Prior art keywords
- pads
- input
- pad
- output
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体記憶装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device.
【０００２】[0002]
【従来の技術】従来の半導体記憶装置について、特に、
そのパッドの配置方法について、図３、図４および図５
を参照して説明する。図３、図４および図５は、半導体
記憶装置の従来例として、日経マイクロディバイス（２
月号、１９９２年）に記載されているパッドの配置方法
を示す図であり、図３には、パッドが、半導体チップの
両側に２列に、中央部に１列に配置されている状態が示
されており、図４には、パッドが、半導体チップの中央
部に１列に配置されている状態が示され、図５には、パ
ッドが、半導体チップの片側に１列に配置されている状
態が示されている。図３においては、半導体チップを形
成する４個のメモリセルプレート５の配置に対応して、
アドレスパッド１、入出力パッド／入出力回路２、タイ
ミング系パッド３および電源パッド４を含むパッドが、
半導体チップの両側に２列に配置され、中央部には、電
源パッド４が１列に配置されている。図４においては、
４個のメモリセルプレート５の配置に対応して、アドレ
スパッド１および入出力パッド／入出力回路２を含むパ
ッドが、半導体チップの中央部に１列に配置されてい
る。また、図５においては、４個のメモリセルプレート
５の配置に対応して、アドレスパッド１および入出力パ
ッド／入出力回路２を含むパッドが、半導体チップの一
方の片側に１列に配置されている。即ち、従来の半導体
記憶装置においては、上記の何れの場合においても、ア
ドレスパッド１および入出力パッド／入出力回路２は、
常に、同一の列内に配置されている。2. Description of the Related Art Regarding conventional semiconductor memory devices,
Regarding the method of arranging the pads, FIG. 3, FIG. 4 and FIG.
This will be described with reference to FIG. FIGS. 3, 4 and 5 show a Nikkei microdevice (2
FIG. 4 is a diagram showing a method of arranging pads described in the Japanese issue, 1992). FIG. 3 shows a state in which the pads are arranged in two rows on both sides of the semiconductor chip and one row in the center. FIG. 4 shows that the pads are arranged in a line in the central portion of the semiconductor chip, and FIG. 5 shows the pads arranged in a line on one side of the semiconductor chip. The state is shown. In FIG. 3, in correspondence with the arrangement of the four memory cell plates 5 forming the semiconductor chip,
The pads including the address pad 1, the input / output pad / input / output circuit 2, the timing pad 3 and the power supply pad 4 are
The semiconductor chips are arranged in two rows on both sides, and the power supply pads 4 are arranged in one row in the central portion. In FIG.
Corresponding to the arrangement of the four memory cell plates 5, the pads including the address pads 1 and the input / output pads / input / output circuits 2 are arranged in one line at the center of the semiconductor chip. In addition, in FIG. 5, pads including address pads 1 and input / output pads / input / output circuits 2 are arranged in one row on one side of the semiconductor chip corresponding to the arrangement of four memory cell plates 5. ing. That is, in the conventional semiconductor memory device, in any of the above cases, the address pad 1 and the input / output pad / input / output circuit 2 are
Always located in the same row.
【０００３】このような従来の半導体記憶装置において
は、図６（ａ）に示されるアドレスパッドの配置構成概
念図に見られるように、アドレスパッド１には、パッド
７に対応して入力保護８のみが設けられているに過ぎな
いが、入出力パッド／入出力回路２の場合には、図６
（ｂ）に示される入出力パッド／入出力回路２の配置構
成概念図に見られるように、入出力パッド／入出力回路
２には、パッド７に対応して、入力保護回路８に加えて
出力トランジスタ９が設けられており、これにより、そ
のサイズが大きくなり、例えば、図３に示される従来例
の配置方法による場合においては、高さ方向における入
出力側のリミットによって、アドレスパッド側に無駄領
域６が生じるという状態となる。In such a conventional semiconductor memory device, as shown in the conceptual layout diagram of the address pad shown in FIG. 6A, the address pad 1 has an input protection 8 corresponding to the pad 7. However, in the case of the input / output pad / input / output circuit 2, only FIG.
As shown in the conceptual diagram of the layout configuration of the input / output pad / input / output circuit 2 shown in (b), the input / output pad / input / output circuit 2 corresponds to the pad 7 in addition to the input protection circuit 8. The output transistor 9 is provided, which increases its size. For example, in the case of the arrangement method of the conventional example shown in FIG. 3, due to the limit on the input / output side in the height direction, the output transistor 9 is provided on the address pad side. A waste area 6 is created.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、図３に示されるパッドの配置によ
る場合には、アドレスパッドのサイズに対比して、入出
力パッド／入出力回路のサイズが出力トランジスタ等の
存在により大きくなるために、これらのアドレスパッド
と入出力パッドとを１列に配置しようとする場合には、
入出力パッド／入出力回路のサイズに起因する高さ方向
のリミットによる影響を受けて、アドレスパッドの側に
無駄の領域が生じ、半導体チップサイズを無為に増大さ
せるという欠点がある。In the conventional semiconductor memory device described above, in the case of the pad arrangement shown in FIG. 3, the size of the input / output pad / input / output circuit is compared with the size of the address pad. Becomes large due to the presence of an output transistor and the like, so when these address pads and input / output pads are arranged in one row,
There is a drawback in that a waste area is generated on the address pad side due to the influence of the limit in the height direction due to the size of the input / output pad / input / output circuit, and the semiconductor chip size is unnecessarily increased.
【０００５】[0005]
【課題を解決するための手段】本発明の半導体記憶装置
は、少なくとも２個以上に分割された複数のメモリセル
アレイ群と、当該メモリセルアレイ群に対応して複数種
類のパッド群とを有する半導体記憶装置において、前記
複数種類のパッド群を、外部との間の信号入出力用とし
て機能する入出力パッドを含む第１のパッド部と、当該
第１のパッド部に含まれるパッドを除く前記複数種類の
パッド群の全てのパッドを含む第２のパッド部とに区分
して、前記第１のパッド部に含まれるパッドを、前記分
割された複数のメモリセルアレイ群の内の少なくとも１
対のメモリセルアレイの中間領域に配置することを特徴
としている。A semiconductor memory device of the present invention is a semiconductor memory having a plurality of memory cell array groups divided into at least two and a plurality of types of pad groups corresponding to the memory cell array groups. In the device, the plurality of types of pad groups include a first pad portion including an input / output pad that functions to input / output a signal to / from the outside, and the plurality of types other than the pads included in the first pad portion. Of the plurality of memory cell array groups divided into a second pad portion including all pads of the first pad group and at least one of the plurality of divided memory cell array groups.
It is characterized in that it is arranged in an intermediate region of a pair of memory cell arrays.
【０００６】なお、前記第１のパッド部に含まれるパッ
ドは、入出力パッドのみにより形成してもよく、或はま
た、当該第１のパッド部に含まれるパッドとしては、入
出力パッドと当該入出力パッド以外の少なくとも１種類
以上のパッドにより形成するようにしてもよい。The pads included in the first pad portion may be formed by only the input / output pads, or the pads included in the first pad portion may be the input / output pads and the corresponding pads. It may be formed by at least one kind of pad other than the input / output pad.
【０００７】[0007]
【発明の実施の形態】次に、本発明について図面を参照
して説明する。Next, the present invention will be described with reference to the drawings.
【０００８】図１は、本発明の１実施形態の配置構成を
示す図である。図１に示されるように、本実施形態にお
いては、アドレス側領域１２における２個のメモリセル
プレート５の配置に対応して、４個のアドレスパッド１
および１個の電源パッド４を含む５個のパッドが、半導
体チップの両側に２列に配置され、その中央部には、４
個の電源パッド４が１列に配置されている。また、入出
力側領域１３における２個のメモリセルプレート５の配
置に対応して、その中央部には、８個の入出力パッド／
入出力回路２および２個の電源パッド４を含む１０個の
パッドが１列に配置されている。そして、アドレス側領
域１２および入出力側領域１３の中間領域における中央
部には、２個のタイミング系パッド３が配置されてい
る。FIG. 1 is a diagram showing the arrangement of one embodiment of the present invention. As shown in FIG. 1, in this embodiment, four address pads 1 are provided corresponding to the arrangement of the two memory cell plates 5 in the address side region 12.
And five pads including one power supply pad 4 are arranged in two rows on both sides of the semiconductor chip, and four pads are provided at the center thereof.
The power supply pads 4 are arranged in a row. Corresponding to the arrangement of the two memory cell plates 5 in the input / output side area 13, eight input / output pads /
Ten pads including the input / output circuit 2 and the two power supply pads 4 are arranged in one row. Two timing system pads 3 are arranged in the center of the intermediate area between the address side area 12 and the input / output side area 13.
【０００９】本実施形態においては、入出力側領域１３
における１対のメモリセルプレート５は、それぞれ半導
体チップの両側面に寄せて配置されており、これにより
生じた中央部の余裕スペースに、８個の入出力パッド／
入出力回路２、２個の電源パッド４および２個のタイミ
ング系パッド３を含むパッドが、図３に見られるよう
に、従来は２列に配置されていたものが、１列に組替え
られて配置されている。このように、入出力側領域１３
における１対のメモリセルプレート５を、それぞれ半導
体チップの両側面に寄せて配置することにより生じた中
央部の余裕スペースに、サイズが大きく、高さ方向のリ
ミットになっている入出力パッド／入出力回路２を集約
して１列に配置することにより、入出力側領域１３の高
さ方向に余裕スペースが生じ、アドレス側領域１２にお
いて存在していた従来例の無駄領域６（図３参照）が解
消され、その分、半導体チップサイズが縮小化される。In this embodiment, the input / output side area 13
The pair of memory cell plates 5 are arranged close to each other on both sides of the semiconductor chip, and eight I / O pads /
Pads including the input / output circuit 2, the two power supply pads 4 and the two timing pads 3 are arranged in two rows in the related art as shown in FIG. It is arranged. In this way, the input / output side area 13
Of the I / O pad / input which has a large size and is a limit in the height direction, in the margin space in the central portion created by arranging the pair of memory cell plates 5 in the above in the side surfaces of the semiconductor chip. By consolidating the output circuits 2 and arranging them in one row, a marginal space is generated in the height direction of the input / output side area 13, and the conventional useless area 6 existing in the address side area 12 (see FIG. 3). Is solved, and the semiconductor chip size is reduced accordingly.
【００１０】なお、本実施形態において、アドレスパッ
ド１を、アドレス側領域１２における中央部に配置しな
いのは、アドレスパッド１の入力保護回路８の配置位置
が、半導体チップのスクライブ線の側から中央よりに変
わることにより、レイアウト上の制約を大きく受けるこ
とになり、半導体チップの無駄領域削減の効果が期待で
きないからである。その理由について、以下に、図２を
参照して説明する。図２は、パッド７、入力保護回路
８、接地配線１０およびスクライブ線１１を含む部分配
置概念図であるが、図２において、パッド７が半導体チ
ップ側面に配置されている場合には、ＥＳＤ対策とし
て、入力保護回路８と吸収用の接地配線１０とを接続す
る際には、新たに配線を設けることなく、スクライブ線
１１および接地配線１０を用いて行うことができる。し
かしながら、アドレスパッド１を中央部に配置すると、
スクライブ線１１および接地配線１０とは別に、新たに
吸収用の接地配線を布設することが必要となり、これに
より、半導体チップのサイズが増大する傾向となるから
である。また、アドレスパッド１を全て中央部に配置し
ようとすると、パッドの数が多くなるために、２列に配
置しないと全パッドを収容することができなくなり、こ
のために、吸収用の接地配線も２本必要となって、半導
体チップのサイズが必然的に大きくなるからである。In this embodiment, the address pad 1 is not arranged in the central portion of the address side region 12 because the input protection circuit 8 of the address pad 1 is arranged at the center from the scribe line side of the semiconductor chip. This is because the layout will be greatly restricted and the effect of reducing the wasteful area of the semiconductor chip cannot be expected. The reason will be described below with reference to FIG. FIG. 2 is a partial layout conceptual diagram including the pad 7, the input protection circuit 8, the ground wiring 10, and the scribe line 11. In FIG. 2, when the pad 7 is arranged on the side surface of the semiconductor chip, ESD countermeasures are taken. As a result, when connecting the input protection circuit 8 and the ground wiring 10 for absorption, it is possible to use the scribe line 11 and the ground wiring 10 without newly providing wiring. However, when the address pad 1 is arranged in the center,
This is because it is necessary to newly install a grounding wire for absorption separately from the scribe line 11 and the grounding wire 10, which tends to increase the size of the semiconductor chip. Further, if all the address pads 1 are arranged in the central portion, the number of pads increases, so that all the pads cannot be accommodated unless they are arranged in two rows. Therefore, the ground wiring for absorption is also included. This is because two semiconductor chips are required, which inevitably increases the size of the semiconductor chip.
【００１１】[0011]
【発明の効果】以上説明したように、本発明は、半導体
チップ上の入出力側領域における１対のメモリセルプレ
ートを、それぞれ当該半導体チップの両側面に寄せて配
置することにより、半導体チップの中央部に生じる余裕
スペースに、入出力パッド／入出力回路およびタイミン
グ系パッドを１列に配置し、アドレスパッドを、アドレ
ス領域における１対のメモリプレートの両側に、半導体
チップの中央方向に寄せて２列に配置することにより、
レイアウト上の無為の領域が削減され、半導体チップの
サイズを縮小化することができるという効果がある。As described above, according to the present invention, by arranging a pair of memory cell plates in the input / output side region on the semiconductor chip close to both side surfaces of the semiconductor chip, I / O pads / I / O circuits and timing pads are arranged in a row in a marginal space generated in the central portion, and the address pads are arranged on both sides of the pair of memory plates in the address area toward the center of the semiconductor chip. By arranging in two rows,
There is an effect that an unnecessary area on the layout is reduced and the size of the semiconductor chip can be reduced.
【図１】本発明の１実施形態のレイアウト配置を示す概
念図である。FIG. 1 is a conceptual diagram showing a layout arrangement according to an embodiment of the present invention.
【図２】半導体チップ上のパッド、入力保護回路、接地
配線およびスクライブ配線を含む部分レイアウト配置を
示す概念図である。FIG. 2 is a conceptual diagram showing a partial layout arrangement including pads on a semiconductor chip, an input protection circuit, a ground wiring and a scribe wiring.
【図３】従来例のレイアウト配置を示す概念図である。FIG. 3 is a conceptual diagram showing a layout arrangement of a conventional example.
【図４】他の従来例のレイアウト配置を示す概念図であ
る。FIG. 4 is a conceptual diagram showing a layout arrangement of another conventional example.
【図５】他の従来例のレイアウト配置を示す概念図であ
る。FIG. 5 is a conceptual diagram showing a layout arrangement of another conventional example.
【図６】半導体チップ上のパッド、入力保護回路および
出力トランジスタを含む部分レイアウト配置を示す概念
図である。FIG. 6 is a conceptual diagram showing a partial layout arrangement including pads on a semiconductor chip, an input protection circuit, and output transistors.
１ アドレスパッド ２ 入出力パッド／入出力回路 ３ タイミング系パッド ４ 電源パッド ５ メモリセルプレート ６ 無駄領域 ７ パッド ８ 入力保護回路 ９ 出力トランジスタ １０ 接地配線 １１ スクライブ配線 1 Address Pad 2 Input / Output Pad / Input / Output Circuit 3 Timing Pad 4 Power Pad 5 Memory Cell Plate 6 Waste Area 7 Pad 8 Input Protection Circuit 9 Output Transistor 10 Ground Wiring 11 Scribing Wiring
Claims (3)
メモリセルアレイ群と、当該メモリセルアレイ群に対応
して複数種類のパッド群とを有する半導体記憶装置にお
いて、 前記複数種類のパッド群を、外部との間の信号入出力用
として機能する入出力パッドを含む第１のパッド部と、
当該第１のパッド部に含まれるパッドを除く前記複数種
類のパッド群の全てのパッドを含む第２のパッド部とに
区分して、前記第１のパッド部に含まれるパッドを、前
記分割された複数のメモリセルアレイ群の内の少なくと
も１対のメモリセルアレイの中間領域に配置することを
特徴とする半導体記憶装置。1. A semiconductor memory device having a plurality of memory cell array groups divided into at least two or more, and a plurality of types of pad groups corresponding to the memory cell array groups, wherein the plurality of types of pad groups are external to each other. A first pad portion including an input / output pad that functions as a signal input / output between
The pads included in the first pad section are divided into the second pad section including all the pads of the plurality of types of pad groups excluding the pads included in the first pad section. A semiconductor memory device characterized by being arranged in an intermediate region of at least one pair of memory cell arrays of a plurality of memory cell array groups.
が、入出力パッドのみにより形成される請求項１記載の
半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the pads included in the first pad portion are formed by only input / output pads.
が、入出力パッドと当該入出力パッド以外の少なくとも
１種類以上のパッドにより形成される請求項１記載の半
導体記憶装置。3. The semiconductor memory device according to claim 1, wherein the pad included in the first pad portion is formed of an input / output pad and at least one type of pad other than the input / output pad.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311256A JPH09153286A (en) | 1995-11-29 | 1995-11-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311256A JPH09153286A (en) | 1995-11-29 | 1995-11-29 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153286A true JPH09153286A (en) | 1997-06-10 |
Family
ID=18014965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7311256A Pending JPH09153286A (en) | 1995-11-29 | 1995-11-29 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09153286A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002063688A1 (en) * | 2001-02-06 | 2002-08-15 | Hitachi, Ltd | Hybrid integrated circuit device and method for fabricating the same and electronic device |
| KR100380409B1 (en) * | 2001-01-18 | 2003-04-11 | 삼성전자주식회사 | Pad Arrangement in Semiconductor Memory Device AND Method for driving the Semiconductor Device |
| JP2010129842A (en) * | 2008-11-28 | 2010-06-10 | Renesas Electronics Corp | Semiconductor memory device |
-
1995
- 1995-11-29 JP JP7311256A patent/JPH09153286A/en active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380409B1 (en) * | 2001-01-18 | 2003-04-11 | 삼성전자주식회사 | Pad Arrangement in Semiconductor Memory Device AND Method for driving the Semiconductor Device |
| WO2002063688A1 (en) * | 2001-02-06 | 2002-08-15 | Hitachi, Ltd | Hybrid integrated circuit device and method for fabricating the same and electronic device |
| US7323770B2 (en) | 2001-02-06 | 2008-01-29 | Renesas Technology Corp. | Hybrid integrated circuit device, and method for fabricating the same, and electronic device |
| US7518228B2 (en) | 2001-02-06 | 2009-04-14 | Renesas Technology Corp. | Hybrid integrated circuit device, and method for fabricating the same, and electronic device |
| KR100947943B1 (en) * | 2001-02-06 | 2010-03-15 | 가부시키가이샤 히타치세이사쿠쇼 | High frequency power amplifier module |
| US7755182B2 (en) | 2001-02-06 | 2010-07-13 | Renesas Technology Corp. | Hybrid integrated circuit device, and method for fabricating the same, and electronic device |
| US7902656B2 (en) | 2001-02-06 | 2011-03-08 | Renesas Electronics Corporation | Hybrid integrated circuit device, and method for fabricating the same, and electronic device |
| US8084852B2 (en) | 2001-02-06 | 2011-12-27 | Renesas Electronics Corporation | Hybrid integrated circuit device, and method for fabricating the same, and electronic device |
| US8222734B2 (en) | 2001-02-06 | 2012-07-17 | Renesas Electronics Corporation | Hybrid integrated circuit device and electronic device |
| US8581395B2 (en) | 2001-02-06 | 2013-11-12 | Renesas Electronics Corporation | Hybrid integrated circuit device and electronic device |
| JP2010129842A (en) * | 2008-11-28 | 2010-06-10 | Renesas Electronics Corp | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4660174A (en) | Semiconductor memory device having divided regular circuits | |
| KR100311035B1 (en) | Semiconductor memory device with efficiently disposed pads | |
| US5017993A (en) | Semiconductor integrated circuit device with bus lines | |
| JP3154650B2 (en) | Semiconductor device | |
| JP2793378B2 (en) | Semi-custom semiconductor integrated circuit macro cell design method | |
| JPH09153286A (en) | Semiconductor memory device | |
| US6727596B2 (en) | Semiconductor integrated circuit | |
| JP3259763B2 (en) | Semiconductor LSI | |
| KR100326823B1 (en) | Semiconductor device | |
| KR100359591B1 (en) | Semiconductor device | |
| JPH10163458A (en) | Clock driver circuit and semiconductor integrated circuit device | |
| JP3635768B2 (en) | Semiconductor integrated circuit | |
| JPH0542823B2 (en) | ||
| JPS61225845A (en) | Semiconductor device | |
| JPH03203363A (en) | Semiconductor device | |
| KR19980065642A (en) | Output pad arrangement method of semiconductor memory device | |
| JP3070542B2 (en) | Semiconductor device | |
| KR200205137Y1 (en) | Semiconductor chip | |
| JPH065782A (en) | Layout method at corner part of semiconductor and semiconductor integrated circuit device | |
| JPS6366059B2 (en) | ||
| JPH0774252A (en) | Semiconductor integrated circuit | |
| JPH10335614A (en) | Semiconductor device | |
| JPH0513582A (en) | Power source wiring of semiconductor device | |
| JPH05166932A (en) | Semiconductor integrated circuit device | |
| JPH06232267A (en) | Method of designing semiconductor integrated circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |