JP2006245625A

JP2006245625A - Semiconductor integrated circuit device and manufacturing method therefor

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Publication number: JP2006245625A
Application number: JP2006169081A
Authority: JP
Inventors: Makoto Yoshida; 吉田　　誠; Takahiro Kumauchi; 隆宏熊内; Yoshitaka Tadaki; 芳隆只木; Isamu Asano; 勇浅野; Norio Hasegawa; 昇雄長谷川; Keizo Kawakita; 惠三川北
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-06-20
Filing date: 2006-06-19
Publication date: 2006-09-14

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device that reduces the pitch of gate electrodes (word lines) and the pitch of bit lines, the memory cell size of DRAM for higher integration and reduces the area of a DRAM formation semiconductor chip, and to provide its manufacturing method. <P>SOLUTION: An active area L, which contains memory cell selecting MISFETs constituting DRAM memory cells, consists of island-shaped patterns that extend straight in the X direction on the principal surface of a semiconductor substrate. A gate electrode 7 (word line WL) for memory cell selection MISFET extends in the Y direction, on the principal surface of the semiconductor substrate with the same width and a distance between the adjacent gates electrodes (7) (word line WL) is shorter than the width. In addition, a bit line BL formed at the top of the memory cell selecting MISFET extends in the X direction on the principal surface of the semiconductor substrate with the same width and the distance between the adjacent bit lines BL is larger than the width. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関するものである。 The present invention relates to a semiconductor integrated circuit device and a manufacturing technique thereof, and more particularly to a technology effective when applied to a semiconductor integrated circuit device having a DRAM (Dynamic Random Access Memory).

ＤＲＡＭのメモリセルは、半導体基板の主面にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個の情報蓄積用容量素子とこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴとで構成されている。メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた半導体基板の活性領域に形成され、主としてゲート酸化膜と、ワード線と一体に構成されたゲート電極と、ソースおよびドレインを構成する一対の半導体領域とで構成されている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、２個のメモリセル選択用ＭＩＳＦＥＴによって共有された上記ソース、ドレインの一方と電気的に接続されている。情報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続されている。 A DRAM memory cell is arranged at the intersection of a plurality of word lines and a plurality of bit lines arranged in a matrix on the main surface of a semiconductor substrate, and is connected in series to one information storage capacitor element. It is composed of one memory cell selection MISFET. The memory cell selection MISFET is formed in an active region of a semiconductor substrate surrounded by an element isolation region, and mainly includes a gate oxide film, a gate electrode integrated with a word line, and a pair constituting a source and a drain. And a semiconductor region. The bit line is disposed above the memory cell selection MISFET and is electrically connected to one of the source and drain shared by the two memory cell selection MISFETs. The information storage capacitive element is also disposed above the memory cell selection MISFET and is electrically connected to the other of the source and drain.

この種のメモリセル構造を備えたＤＲＡＭについては、特開平５−２９１５３２号公報（特許文献１）などに記載がある。この公報に記載されたＤＲＡＭのメモリセルは、メモリセル選択用ＭＩＳＦＥＴを微細化したときにそのゲート長を確保し、併せてワード線のピッチを狭くできるようにするため、ワード線の幅を活性領域（ワード線がメモリセル選択用ＭＩＳＦＥＴのゲート電極として機能する領域）で太く、その他の領域で細くしている。 A DRAM having this type of memory cell structure is described in Japanese Patent Laid-Open No. 5-291532 (Patent Document 1). The DRAM memory cell described in this publication activates the word line width in order to secure the gate length when the memory cell selection MISFET is miniaturized and to reduce the word line pitch. The region is thicker (the region where the word line functions as the gate electrode of the memory cell selection MISFET), and the other regions are thinner.

また、上記公報に記載されたＤＲＡＭのメモリセルは、メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方とビット線とを接続するコンタクトホールの導通を良好に確保できるようにするため、ビット線の幅を一部で太くして活性領域の上部まで延在すると共に、活性領域の平面パターンをガルウィング状にしてその一部をビット線側に折り曲げている。 The DRAM memory cell described in the above publication has a bit line width in order to ensure good conduction of a contact hole connecting one of the source and drain of the memory cell selection MISFET and the bit line. Is partially thickened so as to extend to the upper part of the active region, and the active region has a planar pattern in a gull wing shape, and a part thereof is bent to the bit line side.

しかしながら、前記公報に記載されたＤＲＡＭのメモリセルは、メモリセルサイズの微細化が進行し、最小加工寸法がフォトリソグラフィの解像限界程度になってくると、フォトリソグラフィが微細な曲線パターンや折れ曲がりパターンを解像することが困難になるため、ワード線やビット線の幅を一部で太くしたり、活性領域の平面パターンをガルウィング状にしたりした場合、良好な寸法精度を確保することができなくなる。また、情報蓄積用容量素子の下部電極とメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方とを接続するスルーホールは、ビット線とビット線との間に配置されるので、ビット線の幅を一部で太くした場合、スルーホールの開孔マージンを確保することが困難となり、スルーホール内の下部電極とビット線とのショートを確実に防止することができなくなる。 However, the memory cells of DRAMs described in the above-mentioned publications are subject to fine curve patterns and bends when the memory cell size is miniaturized and the minimum processing dimension reaches the resolution limit of photolithography. Since it becomes difficult to resolve the pattern, good dimensional accuracy can be ensured if the width of the word line or bit line is partially increased or the planar pattern of the active region is made gull-winged. Disappear. In addition, since the through hole connecting the lower electrode of the information storage capacitor and the other of the source and drain of the memory cell selection MISFET is disposed between the bit line and the bit line, the width of the bit line is reduced. If the thickness of the through hole is increased, it becomes difficult to secure an opening margin of the through hole, and a short circuit between the lower electrode and the bit line in the through hole cannot be reliably prevented.

本発明の目的は、ＤＲＡＭのメモリセルの微細化を推進することのできる技術を提供することにある。
特開平５−２９１５３２号公報 An object of the present invention is to provide a technology capable of promoting the miniaturization of a memory cell of a DRAM.
Japanese Patent Laid-Open No. 5-291532

本発明の目的は、ＤＲＡＭのメモリセルの微細化を推進することのできる技術を提供することにある。 An object of the present invention is to provide a technology capable of promoting the miniaturization of a memory cell of a DRAM.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本願の一発明は、半導体基板の主面の第１方向に沿って延在する複数のワード線と、前記第１方向と直交する第２方向に沿って延在する複数のビット線との交点に配置され、前記ワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とで構成されるＤＲＡＭのメモリセルを有する半導体集積回路装置であって、前記ビット線は、前記半導体基板の主面の第２方向に沿って同一の幅で直線的に延在し、互いに隣接するビット線同士の間隔は、前記ワード線の幅よりも広く、前記ビット線の幅は、フォトリソグラフィの解像限界で決まる最小寸法以下の寸法で構成されているものである。 One aspect of the present application is an intersection of a plurality of word lines extending along a first direction of a main surface of a semiconductor substrate and a plurality of bit lines extending along a second direction orthogonal to the first direction. A semiconductor integrated circuit having a DRAM memory cell comprising a memory cell selection MISFET having a gate electrode integrally formed with the word line and an information storage capacitor connected in series to the MISFET. In the device, the bit lines linearly extend with the same width along the second direction of the main surface of the semiconductor substrate, and an interval between adjacent bit lines is larger than a width of the word line. In other words, the width of the bit line is configured to have a dimension less than the minimum dimension determined by the resolution limit of photolithography.

本願の一発明は、半導体基板の主面の第１方向に沿って延在する複数のワード線と、前記第１方向と直交する第２方向に沿って延在する複数のビット線との交点に配置され、前記ワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とで構成されるＤＲＡＭのメモリセルを有する半導体集積回路装置の製造方法であって、以下の工程を含んでいるものである。
（ａ）第１導電型の半導体基板の主面に、素子分離領域と、周囲が前記素子分離領域で囲まれ、前記半導体基板の主面の第２方向に沿って延在する島状のパターンで構成された活性領域とを形成する工程、
（ｂ）前記半導体基板の主面上に形成した第１導電膜をパターニングすることにより、前記半導体基板の主面の第１方向に沿って延在し、それらの間隔がその幅よりも狭くそれらの間隔がフォトリソグラフィの解像限界で決まる最小寸法となるワード線を形成する工程、
（ｃ）前記半導体基板の主面に第２導電型の不純物を導入することにより、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインを形成する工程。 One aspect of the present application is an intersection of a plurality of word lines extending along a first direction of a main surface of a semiconductor substrate and a plurality of bit lines extending along a second direction orthogonal to the first direction. A semiconductor integrated circuit having a DRAM memory cell comprising a memory cell selection MISFET having a gate electrode integrally formed with the word line and an information storage capacitor connected in series to the MISFET. A method for manufacturing an apparatus, which includes the following steps.
(A) An island-shaped pattern in which the element isolation region and the periphery are surrounded by the element isolation region on the main surface of the first conductivity type semiconductor substrate and extend along the second direction of the main surface of the semiconductor substrate Forming an active region comprising:
(B) By patterning the first conductive film formed on the main surface of the semiconductor substrate, the first conductive film extends along the first direction of the main surface of the semiconductor substrate, and their interval is narrower than the width thereof. Forming a word line having a minimum dimension determined by the resolution limit of photolithography,
(C) A step of forming a source and a drain of the memory cell selection MISFET by introducing a second conductivity type impurity into the main surface of the semiconductor substrate.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

フォトレジスト膜の解像マージンと寸法精度を確保することができ、またレイアウトの制限も低減できるため、ゲート電極（ワード線）のピッチおよびビット線のピッチを共に縮小することが可能となり、ＤＲＡＭのメモリセルサイズを縮小して高集積化を図ることができる。また、ＤＲＡＭを形成した半導体チップの面積を縮小することができるため、ＤＲＡＭの製造歩留まりを向上させることができる。 Since the resolution margin and dimensional accuracy of the photoresist film can be ensured and the restriction on layout can be reduced, both the pitch of the gate electrode (word line) and the pitch of the bit line can be reduced. High integration can be achieved by reducing the memory cell size. In addition, since the area of the semiconductor chip on which the DRAM is formed can be reduced, the manufacturing yield of the DRAM can be improved.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.

（実施の形態１）
図１は、本発明の一実施の形態であるＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線ＷＬ（ＷＬ_ｎ−１、ＷＬ_ｎ、ＷＬ_ｎ＋１…）と複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセル（ＭＣ）により構成されている。１ビットの情報を記憶する１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬの一端は、ワードドライバＷＤに接続され、ビット線ＢＬの一端は、センスアンプＳＡに接続されている。 (Embodiment 1)
FIG. 1 is an equivalent circuit diagram of a DRAM according to an embodiment of the present invention. As shown in the figure, the DRAM memory array (MARY) includes a plurality of word lines WL (WL _n−1 , WL _n , WL _{n + 1} ...) And a plurality of bit lines BL arranged in a matrix and their intersections. It is composed of a plurality of arranged memory cells (MC). One memory cell that stores 1-bit information is composed of one information storage capacitor C and one memory cell selection MISFET Qs connected in series therewith. One of the source and drain of the memory cell selection MISFET Qs is electrically connected to the information storage capacitor C, and the other is electrically connected to the bit line BL. One end of the word line WL is connected to the word driver WD, and one end of the bit line BL is connected to the sense amplifier SA.

図２は、上記メモリアレイの一部を示す半導体基板の概略平面図、図３は、図２の一部を拡大して示す平面図、図４の左側は図３のＡ−Ａ’線に沿った断面図、右側は同じくＢ−Ｂ’線に沿った断面図である。なお、図２および図３はメモリセルを構成する導電層（プレート電極を除く）のみを示し、導電層間の絶縁膜やメモリセルの上部に形成される配線の図示は省略してある。 2 is a schematic plan view of a semiconductor substrate showing a part of the memory array, FIG. 3 is an enlarged plan view showing a part of FIG. 2, and the left side of FIG. 4 is taken along the line AA ′ of FIG. The right side is a cross-sectional view along the line BB ′. 2 and 3 show only the conductive layers (excluding the plate electrodes) constituting the memory cell, and the illustration of the insulating film between the conductive layers and the wiring formed above the memory cell is omitted.

ＤＲＡＭのメモリセルは、ｐ型の半導体基板１の主面に形成されたｐ型ウエル２に形成されている。このメモリセルの平面寸法は、例えば０.４６μｍ×０.４６μｍである。特に限定はされないが、メモリセルが形成された領域（メモリアレイ）のｐ型ウエル２は、半導体基板１の他の領域に形成された回路（例えば周辺回路の一部である入出力回路）からのノイズの影響を防止するために、その下部に形成されたｎ型半導体領域３によってｐ型の半導体基板１と電気的に分離されている。 A DRAM memory cell is formed in a p-type well 2 formed on the main surface of a p-type semiconductor substrate 1. The planar dimension of the memory cell is, for example, 0.46 μm × 0.46 μm. Although not particularly limited, the p-type well 2 in the region (memory array) in which the memory cell is formed is formed from a circuit (for example, an input / output circuit that is a part of a peripheral circuit) formed in another region of the semiconductor substrate 1. In order to prevent the influence of noise, the p-type semiconductor substrate 1 is electrically isolated by an n-type semiconductor region 3 formed therebelow.

メモリセルのメモリセル選択用ＭＩＳＦＥＴＱｓはｎチャネル型で構成され、上記ｐ型ウエル２の活性領域Ｌに形成されている。図２および図３に示すように、この活性領域Ｌは、図の左右方向（Ｘ方向）に沿って真っ直ぐに延在する細長い島状のパターンで構成され、Ｘ方向の寸法は１.１６μｍ、図の上下方向（Ｙ方向）の寸法は０.２４μｍである。活性領域Ｌをこのような単純な直線パターンで構成した場合には、その寸法をフォトリソグラフィの解像限界まで微細化しても解像困難な微細なパターンが生じないので、良好な寸法精度を確保することができる。なお、上記した活性領域Ｌの寸法および以下に記述するメモリセルの各構成要素の寸法は、例示的なものであって、本発明を限定するためのものではない。 The memory cell selection MISFET Qs of the memory cell is an n-channel type and is formed in the active region L of the p-type well 2. As shown in FIGS. 2 and 3, the active region L is configured by an elongated island-like pattern extending straight along the horizontal direction (X direction) in the figure, and the dimension in the X direction is 1.16 μm, The dimension in the vertical direction (Y direction) in the figure is 0.24 μm. When the active region L is configured with such a simple linear pattern, a fine pattern that is difficult to resolve is not generated even if the dimension is reduced to the resolution limit of photolithography, thus ensuring good dimensional accuracy. can do. Note that the dimensions of the active region L and the dimensions of each component of the memory cell described below are exemplary and are not intended to limit the present invention.

図４に示すように、上記活性領域Ｌを囲む素子分離領域は、ｐ型ウエル２に開孔した浅い溝に酸化シリコン膜４を埋め込んで形成した素子分離溝５によって構成されている。素子分離溝５に埋め込まれた酸化シリコン膜４は、その表面が活性領域Ｌの表面とほぼ同じ高さになるように平坦化されている。素子分離溝５で構成された素子分離領域は、活性領域の端部にバーズビーク(bird’s beak)が存在しないので、ＬＯＣＯＳ法（選択酸化法）で形成された同一寸法の素子分離領域（フィールド酸化膜）に比べて活性領域Ｌの実効的な面積を大きくすることができる。 As shown in FIG. 4, the element isolation region surrounding the active region L is constituted by an element isolation groove 5 formed by embedding a silicon oxide film 4 in a shallow groove opened in the p-type well 2. The silicon oxide film 4 embedded in the element isolation trench 5 is flattened so that the surface thereof is almost the same height as the surface of the active region L. The element isolation region formed by the element isolation trench 5 has no bird's beak at the end of the active region, so that the element isolation region (field oxide film) of the same size formed by the LOCOS method (selective oxidation method) is used. ), The effective area of the active region L can be increased.

上記活性領域Ｌのそれぞれには、ソース、ドレインの一方を互いに共有する２個のメモリセル選択用ＭＩＳＦＥＴＱｓがＸ方向に隣接して形成されている。メモリセル選択用ＭＩＳＦＥＴＱｓは、主としてゲート酸化膜６と、ゲート電極７と、ソース、ドレインを構成する一対のｎ型半導体領域８、８とによって構成されている。 In each of the active regions L, two memory cell selection MISFETs Qs that share one of the source and the drain are formed adjacent to each other in the X direction. The memory cell selection MISFET Qs is mainly composed of a gate oxide film 6, a gate electrode 7, and a pair of n-type semiconductor regions 8 and 8 constituting a source and a drain.

図２および図３に示すように、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７は、ワード線ＷＬと一体に構成され、同一の幅、同一の間隔でＹ方向に沿ってメモリアレイの端部まで真っ直ぐに（直線的に）延在している。このゲート電極７（ワード線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用ＭＩＳＦＥＴＱｓの短チャネル効果を抑制して、しきい値電圧を一定値以上に確保できる寸法（例えば０.２４μｍ）で構成されている。また、隣接する２本のゲート電極７（ワード線ＷＬ）の間隔は、フォトリソグラフィの解像限界で決まる最小寸法（例えば０.２２μｍ）で構成され、ゲート電極７（ワード線ＷＬ）のゲート長よりも短くなっている。ゲート電極７（ワード線ＷＬ）をこのような単純な直線パターンで構成した場合には、その間隔をフォトリソグラフィの解像限界まで微細化しても、良好な寸法精度を確保することができる。 As shown in FIGS. 2 and 3, the gate electrode 7 of the memory cell selecting MISFET Qs is formed integrally with the word line WL, and is straight to the end of the memory array along the Y direction with the same width and the same interval. Extend (linearly). The width of the gate electrode 7 (word line WL), that is, the gate length is a dimension (for example, 0.24 μm) that can suppress the short channel effect of the memory cell selection MISFET Qs and can secure a threshold voltage above a certain value. It is configured. The interval between two adjacent gate electrodes 7 (word lines WL) is a minimum dimension determined by the resolution limit of photolithography (for example, 0.22 μm), and the gate length of the gate electrode 7 (word line WL). Is shorter. In the case where the gate electrode 7 (word line WL) is configured in such a simple linear pattern, good dimensional accuracy can be ensured even if the interval is reduced to the resolution limit of photolithography.

上記ゲート電極７（ワード線ＷＬ）は、例えばＰ（リン）などのｎ型不純物がドープされた低抵抗多結晶シリコン膜の上部にＴｉＮ膜を介してＷ（タングステン）膜を積層した多層構造（ポリメタル構造）で構成されている。ゲート電極５（ワード線ＷＬ）の一部を低抵抗の金属（Ｗ）で構成した場合には、そのシート抵抗を２Ω／□程度にまで低減できるので、ワード線遅延を低減することができる。また、ゲート電極５（ワード線ＷＬ）を低抵抗のメタル配線で裏打ちしなくともワード線遅延を低減できるので、メモリセルの上部に形成される配線層の数を１層減らすことができる。 The gate electrode 7 (word line WL) has, for example, a multilayer structure in which a W (tungsten) film is stacked on a low resistance polycrystalline silicon film doped with an n-type impurity such as P (phosphorus) via a TiN film. Polymetal structure). When a part of the gate electrode 5 (word line WL) is made of a low-resistance metal (W), the sheet resistance can be reduced to about 2Ω / □, so that the word line delay can be reduced. Further, since the word line delay can be reduced without lining the gate electrode 5 (word line WL) with a low-resistance metal wiring, the number of wiring layers formed on the memory cell can be reduced by one.

上記ゲート電極７（ワード線ＷＬ）の上部は窒化シリコン膜９で覆われており、この窒化シリコン膜９とゲート電極７（ワード線ＷＬ）の側壁および素子分離溝５の表面には、窒化シリコン膜１０が形成されている。ゲート電極７（ワード線ＷＬ）を覆う窒化シリコン膜９の上部には２層の酸化シリコン膜１１、１２が形成されており、上層の酸化シリコン膜１２は、その表面が半導体基板１の全域でほぼ同じ高さになるように平坦化されている。 The upper portion of the gate electrode 7 (word line WL) is covered with a silicon nitride film 9, and the silicon nitride film 9, the side walls of the gate electrode 7 (word line WL), and the surface of the element isolation trench 5 are covered with silicon nitride. A film 10 is formed. Two layers of silicon oxide films 11 and 12 are formed on the silicon nitride film 9 covering the gate electrode 7 (word line WL). The surface of the upper silicon oxide film 12 is the entire surface of the semiconductor substrate 1. It is flattened so that it is almost the same height.

メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成する一対のｎ型半導体領域８の上部には、酸化シリコン膜１２、１１およびゲート酸化膜６を貫通してｎ型半導体領域８に達するコンタクトホール１３、１４が形成されている。これらのコンタクトホール１３、１４の内部には、ｎ型不純物（例えばＰ（リン））がドープされた低抵抗多結晶シリコン膜からなるプラグ（導体層）１５が埋め込まれている。 Contact holes 13 that reach the n-type semiconductor region 8 through the silicon oxide films 12 and 11 and the gate oxide film 6 are formed above the pair of n-type semiconductor regions 8 constituting the source and drain of the memory cell selection MISFET Qs. 14 is formed. A plug (conductor layer) 15 made of a low-resistance polycrystalline silicon film doped with an n-type impurity (for example, P (phosphorus)) is embedded in the contact holes 13 and 14.

上記コンタクトホール１３、１４およびプラグ（導体層）１５は、ゲート電極７（ワード線ＷＬ）に対して自己整合で形成されている。すなわち、コンタクトホール１３、１４の底部のＸ方向の径は、隣接する２本のゲート電極７（ワード線ＷＬ）の一方の側壁の窒化シリコン膜１０と他方の側壁の窒化シリコン膜１０との間隔に等しい寸法となっている。窒化シリコン膜１０のＸ方向の膜厚は、少なくともコンタクトホール１３、１４内のプラグ（導体層）１５とゲート電極７（ワード線ＷＬ）とのリークを防止できる膜厚（例えば０.０５μｍ）とする必要がある。従って、ゲート電極７（ワード線ＷＬ）の間隔をフォトリソグラフィの解像限界の寸法（０.２２μｍ）とした場合、コンタクトホール１３、１４の底部のＸ方向の径は、最大でも解像限界以下の０.１２（＝０.２２−（０.０５×２））μｍとなる。なお、コンタクトホール１３、１４の上端部のＸ方向の径は、０.２４μｍ程度である。このように、コンタクトホール１３、１４をゲート電極７（ワード線ＷＬ）に対して自己整合で形成した場合には、ゲート電極７（ワード線ＷＬ）の間隔をフォトリソグラフィの解像限界まで微細化した場合でも、コンタクトホール１３、１４とゲート電極７（ワード線ＷＬ）とのショートを確実に防止することができる。言い換えると、コンタクトホール１３、１４およびプラグ（導体層）１５をゲート電極７（ワード線ＷＬ）に対して自己整合で形成しているので、ワード線ＷＬの間隔をフォトリソグラフィの解像限界で決まる最小寸法にすることができる。 The contact holes 13 and 14 and the plug (conductor layer) 15 are formed in self-alignment with the gate electrode 7 (word line WL). That is, the X-direction diameter of the bottoms of the contact holes 13 and 14 is the distance between the silicon nitride film 10 on one side wall of the two adjacent gate electrodes 7 (word lines WL) and the silicon nitride film 10 on the other side wall. The dimensions are equal to The film thickness in the X direction of the silicon nitride film 10 is a film thickness (for example, 0.05 μm) at least capable of preventing leakage between the plug (conductor layer) 15 in the contact holes 13 and 14 and the gate electrode 7 (word line WL). There is a need to. Therefore, when the distance between the gate electrodes 7 (word lines WL) is the resolution limit dimension (0.22 μm) of photolithography, the diameter in the X direction at the bottom of the contact holes 13 and 14 is at most the resolution limit or less. Of 0.12 (= 0.22− (0.05 × 2)) μm. Note that the diameters in the X direction of the upper end portions of the contact holes 13 and 14 are about 0.24 μm. Thus, when the contact holes 13 and 14 are formed in a self-aligned manner with respect to the gate electrode 7 (word line WL), the distance between the gate electrodes 7 (word line WL) is reduced to the resolution limit of photolithography. Even in this case, a short circuit between the contact holes 13 and 14 and the gate electrode 7 (word line WL) can be reliably prevented. In other words, since the contact holes 13 and 14 and the plug (conductor layer) 15 are formed in self alignment with the gate electrode 7 (word line WL), the interval between the word lines WL is determined by the resolution limit of photolithography. It can be the smallest dimension.

上記コンタクトホール１３、１４のうち、コンタクトホール１４のＹ方向の径は、活性領域ＬのＹ方向の寸法と同じ（０.２４μｍ）である。これに対し、もう一方のコンタクトホール（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有されたｎ型半導体領域８上のコンタクトホール）１３のＹ方向の径は、活性領域ＬのＹ方向の寸法（０.２４μｍ）よりも大きい（例えば０.４８μｍ）。すなわち、コンタクトホール１３は、Ｙ方向の径がＸ方向の（上端部の）径よりも大きい略長方形の平面パターンで構成され、その一部は活性領域Ｌから外れて素子分離溝５の上部にまで延在している。 Of the contact holes 13 and 14, the diameter of the contact hole 14 in the Y direction is the same as the dimension of the active region L in the Y direction (0.24 μm). On the other hand, the diameter in the Y direction of the other contact hole 13 (contact hole on the n-type semiconductor region 8 shared by the two memory cell selection MISFETs Qs) 13 is the dimension in the Y direction of the active region L (0 (For example, 0.48 μm). That is, the contact hole 13 is constituted by a substantially rectangular plane pattern in which the diameter in the Y direction is larger than the diameter in the X direction (at the upper end), and a part of the contact hole 13 is separated from the active region L and is formed above the element isolation trench 5. It extends to.

上記コンタクトホール１３、１４が形成された酸化シリコン膜１２の上部には酸化シリコン膜１６が形成され、さらにその上部にはビット線ＢＬが形成されている。図２および図３に示すように、ビット線ＢＬは素子分離溝５の上部に配置され、同一の幅、同一の間隔でＸ方向に沿ってメモリアレイの端部まで真っ直ぐに（直線的に）延在している。隣接する２本のビット線ＢＬのピッチは、メモリセルのＹ方向の寸法（０.４６μｍ）と同じである。 A silicon oxide film 16 is formed on the silicon oxide film 12 in which the contact holes 13 and 14 are formed, and a bit line BL is formed on the silicon oxide film 16. As shown in FIGS. 2 and 3, the bit line BL is arranged above the element isolation trench 5 and straight (linearly) to the end of the memory array along the X direction with the same width and the same interval. It is extended. The pitch between two adjacent bit lines BL is the same as the dimension (0.46 μm) of the memory cell in the Y direction.

ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減して情報の読み出しおよび書き込みの速度を向上させるため、その間隔をその幅よりも長くしてある。すなわち、ビット線ＢＬは、その幅を小さくして隣接するビット線ＢＬとの間隔を広くすることにより、その寄生容量を低減することができる。ビット線ＢＬの間隔は、例えば０.３２μｍである。この場合、ビット線ＢＬの幅は、フォトリソグラフィの解像限界で決まる最小寸法よりも微細な０.１４μｍ（＝０.４６−０.３２）となる。ビット線ＢＬを単純な直線パターンで構成した場合には、その幅をフォトリソグラフィの解像限界まで微細化しても、良好な寸法精度を確保することができる。また、ビット線ＢＬの間隔をその幅よりも長くすることにより、メモリセルサイズを縮小した場合でも、後述するビット線ＢＬ間とゲート電極７間との交点に配置されるスルーホール（情報蓄積用容量素子Ｃとコンタクトホール１４とを接続するスルーホール）２１の開孔マージンを確保することができる。 The bit line BL is longer than its width in order to reduce the parasitic capacitance formed between the adjacent bit lines BL as much as possible to improve the speed of reading and writing information. That is, the parasitic capacitance of the bit line BL can be reduced by reducing the width thereof and increasing the distance between the adjacent bit lines BL. The interval between the bit lines BL is, for example, 0.32 μm. In this case, the width of the bit line BL is 0.14 μm (= 0.46−0.32) which is finer than the minimum dimension determined by the resolution limit of photolithography. In the case where the bit line BL is configured with a simple linear pattern, good dimensional accuracy can be ensured even if the width is reduced to the resolution limit of photolithography. Further, even when the memory cell size is reduced by making the interval between the bit lines BL longer than the width thereof, through holes (for storing information) arranged at the intersections between the bit lines BL and the gate electrodes 7 described later. An opening margin of a through hole 21 connecting the capacitor element C and the contact hole 14 can be secured.

上記ビット線ＢＬは、例えばＴｉＮ膜の上部にＷ膜を積層した多層構造で構成されている。ビット線ＢＬの一部を低抵抗の金属（Ｗ）で構成した場合には、そのシート抵抗を２Ω／□程度にまで低減できるので、情報の読み出し、書き込みを高速で行うことができる。また、ビット線ＢＬを形成する工程でＤＲＡＭの周辺回路の配線を同時に形成することができるので、ＤＲＡＭの製造工程を簡略化することができる。さらに、ビット線ＢＬをエレクトロマイグレーション耐性の大きい材料（Ｗ、ＴｉＮ）で構成した場合には、ビット線ＢＬの幅をフォトリソグラフィの解像限界以下にまで微細化しても、断線不良率を低減することができる。 For example, the bit line BL has a multilayer structure in which a W film is stacked on a TiN film. When a part of the bit line BL is made of a low-resistance metal (W), the sheet resistance can be reduced to about 2Ω / □, so that information can be read and written at a high speed. Further, since the peripheral circuit wiring of the DRAM can be simultaneously formed in the process of forming the bit line BL, the manufacturing process of the DRAM can be simplified. Further, when the bit line BL is made of a material having high electromigration resistance (W, TiN), the disconnection failure rate is reduced even if the width of the bit line BL is made smaller than the resolution limit of photolithography. be able to.

上記ビット線ＢＬは、酸化シリコン膜１６に形成されたスルーホール１７を通じて前記コンタクトホール１３内のプラグ（導体層）１５と電気的に接続され、さらにこのプラグ（導体層）１５を介して２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有されるｎ型半導体領域８（ソース、ドレインの一方）と電気的に接続されている。ビット線ＢＬとコンタクトホール１３内のプラグ（導体層）１５とを接続するためのスルーホール１７は、素子分離溝５の上部に配置されたビット線ＢＬの直下に形成され、ビット線ＢＬの幅よりも大きい径で構成されている。このように、コンタクトホール１３のＹ方向の径をＸ方向の径よりも大きくしてその一部を素子分離溝５の上部まで延在することにより、ビット線ＢＬの幅を一部で太くして活性領域Ｌの上部まで延在したり、活性領域Ｌの一部をビット線ＢＬ方向に折り曲げたりしなくとも、ビット線ＢＬとｎ型半導体領域８とを電気的に接続することができる。 The bit line BL is electrically connected to a plug (conductor layer) 15 in the contact hole 13 through a through hole 17 formed in the silicon oxide film 16, and two more via the plug (conductor layer) 15. Are electrically connected to the n-type semiconductor region 8 (one of the source and the drain) shared by the memory cell selection MISFETQs. A through hole 17 for connecting the bit line BL and the plug (conductor layer) 15 in the contact hole 13 is formed immediately below the bit line BL arranged above the element isolation trench 5 and has a width of the bit line BL. It is configured with a larger diameter. As described above, the diameter of the contact hole 13 is made larger than the diameter in the X direction and a part thereof extends to the upper part of the element isolation trench 5, thereby partially increasing the width of the bit line BL. Thus, the bit line BL and the n-type semiconductor region 8 can be electrically connected without extending to the upper portion of the active region L or bending part of the active region L in the direction of the bit line BL.

上記ビット線ＢＬの上部は酸化シリコン膜１８、１９で覆われており、さらにその上部は窒化シリコン膜２０で覆われている。酸化シリコン膜１９は、その表面が半導体基板１の全域でほぼ同じ高さになるように平坦化されている。窒化シリコン膜２０の上部には、情報蓄積用容量素子Ｃが形成されている。情報蓄積用容量素子Ｃは、下層から順に下部電極（蓄積電極）２２、容量絶縁膜２３および上部電極（プレート電極）２４を積層したスタックド構造で構成されている。下部電極２２と上部電極２４は、例えばＰ（リン）がドープされた低抵抗多結晶シリコン膜で構成され、容量絶縁膜２３は、例えばＴａ_２Ｏ_５（酸化タンタル）などの高誘電体膜で構成されている。 The upper portion of the bit line BL is covered with silicon oxide films 18 and 19, and the upper portion thereof is covered with a silicon nitride film 20. The silicon oxide film 19 is planarized so that the surface thereof is almost the same height throughout the semiconductor substrate 1. An information storage capacitor element C is formed on the silicon nitride film 20. The information storage capacitive element C has a stacked structure in which a lower electrode (storage electrode) 22, a capacitor insulating film 23, and an upper electrode (plate electrode) 24 are stacked in order from the lower layer. The lower electrode 22 and the upper electrode 24 are made of, for example, a low-resistance polycrystalline silicon film doped with P (phosphorus), and the capacitor insulating film 23 is made of a high dielectric film such as Ta ₂ O ₅ (tantalum oxide). It is configured.

図２および図３に示すように、情報蓄積用容量素子Ｃの下部電極２２は、図のＸ方向に沿って真っ直ぐに延在する細長いパターンで構成され、その寸法は、例えばＸ方向が０.７７μｍ、Ｙ方向が０.３１μｍである。また、隣接する下部電極２２同士の間隔は、例えばＸ方向、Ｙ方向共に０.１５μｍである。下部電極２２をこのような単純な直線パターンで構成した場合には、その間隔をフォトリソグラフィの解像限界まで微細化しても解像困難な微細なパターンが生じないので、良好な寸法精度を確保することができる。 As shown in FIG. 2 and FIG. 3, the lower electrode 22 of the information storage capacitor C is formed in an elongated pattern extending straight along the X direction in the figure, and its dimensions are, for example, 0 in the X direction. 77 μm, Y direction is 0.31 μm. The interval between the adjacent lower electrodes 22 is, for example, 0.15 μm in both the X direction and the Y direction. When the lower electrode 22 is configured in such a simple linear pattern, a fine pattern that is difficult to resolve is not generated even if the interval is reduced to the resolution limit of photolithography, so that good dimensional accuracy is ensured. can do.

情報蓄積用容量素子Ｃの下部電極２２は、窒化シリコン膜２０、酸化シリコン膜１９、１８およびその下層の酸化シリコン膜１６を貫通して形成されたスルーホール２１を通じて前記コンタクトホール１４内のプラグ（導体層）１５と電気的に接続され、さらにこのプラグ（導体層）１５を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの他方と電気的に接続されている。下部電極２２とコンタクトホール１４内のプラグ（導体層）１５とを接続するスルーホール２１は、ビット線ＢＬとビット線ＢＬとの間に配置されるので、スルーホール２１の開孔面積は、ビット線ＢＬの間隔によって規定される。前記のように、ビット線ＢＬを同一の幅、同一の間隔でＸ方向に沿って真っ直ぐに延在し、その間隔をその幅よりも大きくした場合には、メモリセルサイズを縮小してもスルーホール２１の開孔マージンを確保することができるので、スルーホール２１内の下部電極２２とビット線ＢＬとのショートを確実に防止することができる。 The lower electrode 22 of the information storage capacitor C is connected to a plug (in the contact hole 14 through a through hole 21 formed through the silicon nitride film 20, the silicon oxide films 19 and 18 and the silicon oxide film 16 thereunder. It is electrically connected to the conductor layer 15, and further electrically connected to the other of the source and drain of the memory cell selection MISFET Qs via the plug (conductor layer) 15. The through hole 21 that connects the lower electrode 22 and the plug (conductor layer) 15 in the contact hole 14 is disposed between the bit line BL and the bit line BL. It is defined by the distance between the lines BL. As described above, when the bit line BL extends straight along the X direction with the same width and the same interval, and the interval is larger than the width, the bit line BL is reduced even if the memory cell size is reduced. Since the opening margin of the hole 21 can be ensured, a short circuit between the lower electrode 22 in the through hole 21 and the bit line BL can be reliably prevented.

上記情報蓄積用容量素子Ｃの上部には層間絶縁膜が形成され、さらにその上部には１〜２層のメタル配線が形成されているが、それらの図示は省略する。 An interlayer insulating film is formed on the information storage capacitive element C, and one or two layers of metal wirings are further formed on the interlayer insulating film.

次に、上記のように構成されたメモリセルの製造方法の一例を図５〜図３０を用いて工程順に説明する。なお、以下の説明において示されるイオン打ち込みの条件や熱処理温度などの数値は例示的なものであって、本発明を限定するためのものではない。 Next, an example of a method for manufacturing the memory cell configured as described above will be described in the order of steps with reference to FIGS. The numerical values such as ion implantation conditions and heat treatment temperature shown in the following description are illustrative and are not intended to limit the present invention.

まず、図５に示すように、ｐ型の半導体基板１を熱処理してその表面に酸化シリコン膜３０を形成した後、この酸化シリコン膜３０上にＣＶＤ（Chemical Vapor Deposition）法で窒化シリコン膜３１を堆積する。次に、活性領域を覆い、素子分離領域が開孔されたフォトレジスト膜３２を窒化シリコン膜３１上に形成し、このフォトレジスト膜３２をマスクにして窒化シリコン膜３１をパターニングする。 First, as shown in FIG. 5, a p-type semiconductor substrate 1 is heat-treated to form a silicon oxide film 30 on the surface, and then a silicon nitride film 31 is formed on the silicon oxide film 30 by a CVD (Chemical Vapor Deposition) method. To deposit. Next, a photoresist film 32 covering the active region and having an element isolation region is formed on the silicon nitride film 31, and the silicon nitride film 31 is patterned using the photoresist film 32 as a mask.

次に、フォトレジスト膜３２を除去した後、図６に示すように、窒化シリコン膜３１をマスクにして酸化シリコン膜３０と半導体基板１とをエッチングして半導体基板１に深さ３００〜４００nm程度の溝５ａを形成する。 Next, after removing the photoresist film 32, as shown in FIG. 6, the silicon oxide film 30 and the semiconductor substrate 1 are etched using the silicon nitride film 31 as a mask to form a depth of about 300 to 400 nm in the semiconductor substrate 1. The groove 5a is formed.

次に、図７および図８に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜４を堆積し、約１０００℃の熱処理を施してデンシファイ（焼き締め）した後、この酸化シリコン膜４を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨して溝５ａの内部に残すことにより、素子分離溝５および活性領域Ｌを形成する。 Next, as shown in FIGS. 7 and 8, a silicon oxide film 4 is deposited on the semiconductor substrate 1 by a CVD method, subjected to heat treatment at about 1000 ° C. and densified (baked), and then the silicon oxide film 4 The element isolation trench 5 and the active region L are formed by polishing the substrate by chemical mechanical polishing (CMP) and leaving it inside the trench 5a.

次に、熱リン酸を用いたウェットエッチングで活性領域Ｌの半導体基板１上に残った窒化シリコン膜３１を除去した後、図９に示すように、半導体基板１にｎ型半導体領域３を形成し、続いてこのｎ型半導体領域３の浅い部分にｐ型ウエル２を形成する。ｎ型半導体領域３は、半導体基板１に加速エネルギー５００〜１０００ｋｅＶ、ドーズ量約１×１０^１２atoms/cm^２の条件でＰ（リン）をイオン打ち込みした後、約１０００℃の熱処理でＰ（リン）を活性化して形成する。ｎ型半導体領域３は、複数のメモリセルの下部に連続的に形成される。また、ｐ型ウエル２は、ｎ型半導体領域３に加速エネルギー２００〜３００ｋｅＶ、ドーズ量約１×１０^１３atoms/cm^２の条件でＢ（ホウ素）をイオン打ち込みした後、９５０℃程度の熱処理でＢ（ホウ素）を活性化して形成する。このとき同時に、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値電圧を調整するための不純物（例えばＢＦ_２(フッ化ホウ素)）を加速エネルギー約４０ｋｅＶ、ドーズ量約２×１０^１２/cm^２の条件でイオン打ち込みする。 Next, after removing the silicon nitride film 31 remaining on the semiconductor substrate 1 in the active region L by wet etching using hot phosphoric acid, an n-type semiconductor region 3 is formed on the semiconductor substrate 1 as shown in FIG. Subsequently, a p-type well 2 is formed in a shallow portion of the n-type semiconductor region 3. In the n-type semiconductor region 3, P (phosphorus) is ion-implanted into the semiconductor substrate 1 under the conditions of acceleration energy of 500 to 1000 keV and a dose of about 1 × 10 ¹² atoms / cm ² , and then P (phosphorus) is heat-treated at about 1000 ° C. ) Is activated. The n-type semiconductor region 3 is continuously formed below the plurality of memory cells. In the p-type well 2, B (boron) is ion-implanted into the n-type semiconductor region 3 under conditions of an acceleration energy of 200 to 300 keV and a dose of about 1 × 10 ¹³ atoms / cm ² , and then a heat treatment at about 950 ° C. It is formed by activating B (boron). At the same time, an impurity (for example, BF ₂ (boron fluoride)) for adjusting the threshold voltage of the memory cell selection MISFET Qs is ionized under the conditions of an acceleration energy of about 40 keV and a dose of about 2 × 10 ¹² / cm ^2. Type in.

次に、活性領域Ｌの表面の酸化シリコン膜３０をウェット洗浄で除去した後、図１０および図１１に示すように、活性領域Ｌのｐ型ウエル２の表面にメモリセル選択用ＭＩＳＦＥＴＱｓのゲート酸化膜６を形成し、さらにその上部にゲート電極７（ワード線ＷＬ）を形成する。ゲート酸化膜６は、ｐ型ウエル２の表面を８００〜９００℃で湿式酸化して形成する。ゲート電極７（ワード線ＷＬ）は、半導体基板１上にＰ（リン）をドープした多結晶シリコン膜３３をＣＶＤ法で堆積し、その上部にスパッタリング法でＴｉＮ膜３４およびＷ膜３５を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜９を堆積した後、フォトレジスト膜をマスクにしたエッチングでこれらの膜をパターニングして形成する。前記のようにゲート電極７（ワード線ＷＬ）は、同一の幅（０.２４μｍ）、同一の間隔（０.２２μｍ）でＹ方向に沿って真っ直ぐに（直線的に）メモリアレイの端部まで延在するように形成する。 Next, after the silicon oxide film 30 on the surface of the active region L is removed by wet cleaning, the gate oxidation of the MISFET Qs for memory cell selection is performed on the surface of the p-type well 2 in the active region L as shown in FIGS. A film 6 is formed, and a gate electrode 7 (word line WL) is further formed thereon. The gate oxide film 6 is formed by wet oxidation of the surface of the p-type well 2 at 800 to 900 ° C. For the gate electrode 7 (word line WL), a polycrystalline silicon film 33 doped with P (phosphorus) is deposited on the semiconductor substrate 1 by a CVD method, and a TiN film 34 and a W film 35 are deposited thereon by a sputtering method. Further, a silicon nitride film 9 is deposited thereon by CVD, and then these films are patterned by etching using a photoresist film as a mask. As described above, the gate electrode 7 (word line WL) has the same width (0.24 .mu.m) and the same interval (0.22 .mu.m) and extends straight along the Y direction (linearly) to the end of the memory array. It is formed to extend.

次に、図１２に示すように、活性領域Ｌのｐ型ウエル２にｎ型半導体領域８（ソース、ドレイン）を形成してメモリセル選択用ＭＩＳＦＥＴＱｓを形成した後、このメモリセル選択用ＭＩＳＦＥＴＱｓの上部にＣＶＤ法で窒化シリコン膜１０および２層の酸化シリコン膜１１、１２を堆積する。ｎ型半導体領域８は、ｐ型ウエル２に加速エネルギー約３０ｋｅＶ、ドーズ量約１×１０^１４atoms/cm^２の条件でＰ（リン）をイオン打ち込みした後、約９００℃の熱処理でＰ（リン）を活性化して形成する。上層の酸化シリコン膜１２は、その表面が半導体基板１の全域でほぼ同じ高さになるように化学的機械研磨法で平坦化する。 Next, as shown in FIG. 12, an n-type semiconductor region 8 (source, drain) is formed in the p-type well 2 of the active region L to form a memory cell selection MISFET Qs, and then the memory cell selection MISFET Qs is formed. A silicon nitride film 10 and two layers of silicon oxide films 11 and 12 are deposited on the top by CVD. In the n-type semiconductor region 8, P (phosphorus) is ion-implanted into the p-type well 2 under conditions of an acceleration energy of about 30 keV and a dose of about 1 × 10 ¹⁴ atoms / cm ² , and then a P (phosphorus) heat treatment at about 900 ° C. ) Is activated. The upper silicon oxide film 12 is flattened by a chemical mechanical polishing method so that the surface thereof has almost the same height throughout the semiconductor substrate 1.

次に、図１３に示すように、フォトレジスト膜３６をマスクにしたエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）の上部の酸化シリコン膜１２、１１を除去する。このエッチングは、窒化シリコン膜１０に対する酸化シリコン膜１２、１１のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域８および素子分離溝５の上部の窒化シリコン膜１０が除去されないようにする。 Next, as shown in FIG. 13, the silicon oxide films 12 and 11 above the n-type semiconductor region 8 (source and drain) of the memory cell selection MISFET Qs are removed by etching using the photoresist film 36 as a mask. This etching is performed under the condition that the etching rate of the silicon oxide films 12 and 11 with respect to the silicon nitride film 10 is increased, so that the silicon nitride film 10 above the n-type semiconductor region 8 and the element isolation trench 5 is not removed. .

次に、図１４および図１５に示すように、上記フォトレジスト膜３６をマスクにしたエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）の上部の窒化シリコン膜１０とゲート酸化膜６とを除去することにより、ソース、ドレインの一方の上部にコンタクトホール１３を形成し、他方の上部にコンタクトホール１４を形成する。前述したように、コンタクトホール１３は、Ｙ方向の径がＸ方向の径よりも大きくなるような略長方形のパターンで形成し、コンタクトホール１４は、Ｙ方向の径とＸ方向の径がほぼ同じになるようなパターンで形成する。このエッチングは、酸化シリコン膜（ゲート酸化膜６および素子分離溝５内の酸化シリコン膜４）に対する窒化シリコン膜１０のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域８や素子分離溝５が深く削れないようにする。また、このエッチングは、窒化シリコン膜１０が異方的にエッチングされるような条件で行い、ゲート電極７（ワード線ＷＬ）の側壁に窒化シリコン膜１０が残るようにする。これにより、コンタクトホール１３、１４がゲート電極７（ワード線ＷＬ）の側壁の窒化シリコン膜１０に対して自己整合で形成される。コンタクトホール１３、１４を窒化シリコン膜１０に対して自己整合で形成するには、あらかじめ窒化シリコン膜１０を異方性エッチングしてゲート電極７（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい。 Next, as shown in FIGS. 14 and 15, the silicon nitride film 10 and the gate oxide on the n-type semiconductor region 8 (source, drain) of the memory cell selection MISFET Qs are etched by etching using the photoresist film 36 as a mask. By removing the film 6, the contact hole 13 is formed on one of the source and drain, and the contact hole 14 is formed on the other. As described above, the contact hole 13 is formed in a substantially rectangular pattern in which the diameter in the Y direction is larger than the diameter in the X direction, and the contact hole 14 has substantially the same diameter in the Y direction as in the Y direction. It forms with the pattern which becomes. This etching is performed under the condition that the etching rate of the silicon nitride film 10 with respect to the silicon oxide film (the gate oxide film 6 and the silicon oxide film 4 in the element isolation trench 5) is increased, and the n-type semiconductor region 8 and the element isolation trench are Make sure that 5 is not sharply cut. This etching is performed under the condition that the silicon nitride film 10 is anisotropically etched so that the silicon nitride film 10 remains on the side wall of the gate electrode 7 (word line WL). As a result, the contact holes 13 and 14 are formed in self-alignment with the silicon nitride film 10 on the side wall of the gate electrode 7 (word line WL). In order to form the contact holes 13 and 14 in self-alignment with the silicon nitride film 10, the silicon nitride film 10 is anisotropically etched in advance to form side wall spacers on the side walls of the gate electrode 7 (word line WL). You may keep it.

次に、フォトレジスト膜３６を除去した後、図１６に示すように、コンタクトホール１３、１４の内部にプラグ（導体層）１５を形成する。プラグ（導体層）１５は、酸化シリコン膜１２の上部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積し、その後、この多結晶シリコン膜を化学的機械研磨法で研磨してコンタクトホール１３、１４の内部に残すことにより形成する。プラグ（導体層）１５を構成する多結晶シリコン膜中のｎ型不純物は、後の高温熱処理でコンタクトホール１３、１４の底部からｎ型半導体領域８（ソース、ドレイン）に拡散し、ｎ型半導体領域８を低抵抗化する。 Next, after removing the photoresist film 36, plugs (conductor layers) 15 are formed in the contact holes 13 and 14, as shown in FIG. The plug (conductor layer) 15 is formed by depositing a polycrystalline silicon film doped with an n-type impurity (for example, P (phosphorus)) on the silicon oxide film 12 by a CVD method. It is formed by being polished by a polishing method and remaining inside the contact holes 13 and 14. The n-type impurity in the polycrystalline silicon film constituting the plug (conductor layer) 15 is diffused from the bottom of the contact holes 13 and 14 into the n-type semiconductor region 8 (source and drain) by the high-temperature heat treatment later, and the n-type semiconductor The resistance of the region 8 is reduced.

次に、図１７および図１８に示すように、酸化シリコン膜１２の上部にＣＶＤ法で酸化シリコン膜１６を堆積した後、フォトレジスト膜３７をマスクにして酸化シリコン膜１６をエッチングすることにより、コンタクトホール１３の上部にスルーホール１７を形成する。前記のようにスルーホール１７は、活性領域Ｌから外れた素子分離溝５の上部に形成する。このスルーホール１７の内部には、多結晶シリコン膜やＷ膜などの導電膜からなるプラグを埋め込んでもよい。 Next, as shown in FIGS. 17 and 18, after the silicon oxide film 16 is deposited on the silicon oxide film 12 by the CVD method, the silicon oxide film 16 is etched using the photoresist film 37 as a mask. A through hole 17 is formed above the contact hole 13. As described above, the through hole 17 is formed in the upper portion of the element isolation trench 5 that is out of the active region L. A plug made of a conductive film such as a polycrystalline silicon film or a W film may be embedded in the through hole 17.

次に、フォトレジスト膜３７を除去した後、図１９および図２０に示すように、酸化シリコン膜１２の上部にビット線ＢＬを形成し、上記スルーホール１７を通じてビット線ＢＬとコンタクトホール１３とを電気的に接続する。ビット線ＢＬは、酸化シリコン膜１２の上部にスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、次いでフォトレジスト膜をマスクにしたエッチングでこれらの膜をパターニングして形成する。前記のようにビット線ＢＬは、同一の幅（０.１４μｍ）、同一の間隔（０.３２μｍ）でＸ方向に沿って真っ直ぐに延在するように形成する。 Next, after removing the photoresist film 37, as shown in FIGS. 19 and 20, the bit line BL is formed on the silicon oxide film 12, and the bit line BL and the contact hole 13 are formed through the through hole 17. Connect electrically. The bit line BL is formed by depositing a TiN film and a W film on the silicon oxide film 12 by sputtering and then patterning these films by etching using a photoresist film as a mask. As described above, the bit lines BL are formed to extend straight along the X direction with the same width (0.14 μm) and the same interval (0.32 μm).

次に、図２１に示すように、ビット線ＢＬの上部にＣＶＤ法で酸化シリコン膜１８、１９および窒化シリコン膜２０を堆積する。酸化シリコン膜１９は、その表面が半導体基板１の全域でほぼ同じ高さになるように化学的機械研磨法で平坦化する。 Next, as shown in FIG. 21, silicon oxide films 18 and 19 and a silicon nitride film 20 are deposited on the bit line BL by the CVD method. The silicon oxide film 19 is planarized by a chemical mechanical polishing method so that the surface of the silicon oxide film 19 has almost the same height throughout the semiconductor substrate 1.

次に、図２２に示すように、窒化シリコン膜２０の上部にＣＶＤ法で酸化シリコン膜３８とＰ（リン）をドープした多結晶シリコン膜３９とを堆積した後、フォトレジスト膜４０をマスクにしたエッチングで前記コンタクトホール１４の上部の多結晶シリコン膜３９に開孔２５を形成する。この開孔２５は、フォトリソグラフィの解像限界で決まる最小寸法で形成する。 Next, as shown in FIG. 22, a silicon oxide film 38 and a polycrystalline silicon film 39 doped with P (phosphorus) are deposited on the silicon nitride film 20 by CVD, and then the photoresist film 40 is used as a mask. By performing the etching, an opening 25 is formed in the polycrystalline silicon film 39 above the contact hole 14. The opening 25 is formed with a minimum dimension determined by the resolution limit of photolithography.

次に、図２３に示すように、上記開孔２５の側壁に多結晶シリコンからなるサイドウォールスペーサ４１を形成する。サイドウォールスペーサ４１は、後の工程で開孔２５の下部に形成されるスルーホール２１の開孔マージンを確保して、ビット線ＢＬとスルーホール２１内の下部電極２２とのショートを防止するために形成される。サイドウォールスペーサ４１は、多結晶シリコン膜３９の上部にＰ（リン）をドープした多結晶シリコン膜をＣＶＤ法で堆積し、次いでこの多結晶シリコン膜を異方性エッチングで加工して形成する。 Next, as shown in FIG. 23, side wall spacers 41 made of polycrystalline silicon are formed on the side walls of the openings 25. The side wall spacer 41 secures an opening margin of the through hole 21 formed in the lower portion of the opening 25 in a later process, and prevents a short circuit between the bit line BL and the lower electrode 22 in the through hole 21. Formed. The sidewall spacer 41 is formed by depositing a polycrystalline silicon film doped with P (phosphorus) on the polycrystalline silicon film 39 by a CVD method and then processing the polycrystalline silicon film by anisotropic etching.

次に、図２４および図２５に示すように、上記多結晶シリコン膜３９およびサイドウォールスペーサ４１をマスクにして開孔２５の下部の酸化シリコン膜３８、窒化シリコン膜２０、酸化シリコン膜１９、１８、１６を順次エッチングすることにより、コンタクトホール１４の上部にスルーホール２１を形成する。開孔２５の側壁にサイドウォールスペーサ４１を形成したことにより、このスルーホール２１の径は、開孔２５の径、すなわちフォトリソグラフィの解像限界で決まる最小寸法よりも微細となる。 Next, as shown in FIGS. 24 and 25, using the polycrystalline silicon film 39 and the sidewall spacer 41 as a mask, the silicon oxide film 38, the silicon nitride film 20, and the silicon oxide films 19, 18 below the opening 25 are used. , 16 are sequentially etched to form a through hole 21 in the upper portion of the contact hole 14. By forming the sidewall spacer 41 on the side wall of the opening 25, the diameter of the through hole 21 becomes smaller than the diameter of the opening 25, that is, the minimum dimension determined by the resolution limit of photolithography.

次に、図２６に示すように、多結晶シリコン膜３９の上部およびスルーホール２１の内部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜４２をＣＶＤ法で堆積した後、この多結晶シリコン膜４２の上部にＣＶＤ法で酸化シリコン膜４３を堆積する。 Next, as shown in FIG. 26, after depositing a polycrystalline silicon film 42 doped with an n-type impurity (for example, P (phosphorus)) on the upper part of the polycrystalline silicon film 39 and inside the through hole 21, a CVD method is performed. A silicon oxide film 43 is deposited on the polycrystalline silicon film 42 by the CVD method.

次に、図２７に示すように、フォトレジスト膜をマスクにしたエッチングでスルーホール２１の上部以外の領域の酸化シリコン膜４３を除去した後、酸化シリコン膜４３の上部および側壁を含む多結晶シリコン膜４２の上部にＰ（リン）をドープした多結晶シリコン膜４４をＣＶＤ法で堆積する。 Next, as shown in FIG. 27, after removing the silicon oxide film 43 in the region other than the upper part of the through hole 21 by etching using the photoresist film as a mask, the polycrystalline silicon including the upper part of the silicon oxide film 43 and the side wall is formed. A polycrystalline silicon film 44 doped with P (phosphorus) is deposited on the film 42 by a CVD method.

次に、図２８に示すように、多結晶シリコン膜４４、４２、３９を異方性エッチングで加工して酸化シリコン膜４３の側壁に多結晶シリコン膜４４を残し、酸化シリコン膜４３の下部に多結晶シリコン膜４２、３９を残す。 Next, as shown in FIG. 28, the polycrystalline silicon films 44, 42, and 39 are processed by anisotropic etching to leave the polycrystalline silicon film 44 on the sidewalls of the silicon oxide film 43, and below the silicon oxide film 43. The polycrystalline silicon films 42 and 39 are left.

次に、図２９に示すように、酸化シリコン膜４３および酸化シリコン膜３８をウェットエッチングで除去することにより、情報蓄積用容量素子Ｃの下部電極２２を形成する。このエッチングは、窒化シリコン膜２０に対する酸化シリコン膜４３、３８のエッチングレートが大きくなるような条件で行い、窒化シリコン膜２０の下層の酸化シリコン膜１９がエッチングされないようにする。 Next, as shown in FIG. 29, the silicon oxide film 43 and the silicon oxide film 38 are removed by wet etching, so that the lower electrode 22 of the information storage capacitive element C is formed. This etching is performed under conditions that increase the etching rate of the silicon oxide films 43 and 38 with respect to the silicon nitride film 20 so that the silicon oxide film 19 under the silicon nitride film 20 is not etched.

次に、図３０に示すように、下部電極２２の表面にＴａ_２Ｏ_５（酸化タンタル）などの高誘電体膜をＣＶＤ法で堆積することにより、情報蓄積用容量素子Ｃの容量絶縁膜２３を形成する。その後、容量絶縁膜２３の上部にＰ（リン）をドープした多結晶シリコン膜を堆積して情報蓄積用容量素子Ｃの上部電極２４を形成することにより、前記図２〜図４に示すＤＲＡＭのメモリセルが完成する。 Next, as shown in FIG. 30, a high dielectric film such as Ta ₂ O ₅ (tantalum oxide) is deposited on the surface of the lower electrode 22 by the CVD method, so that the capacitive insulating film 23 of the information storage capacitive element C is obtained. Form. Thereafter, a polycrystalline silicon film doped with P (phosphorus) is deposited on the capacitor insulating film 23 to form the upper electrode 24 of the information storage capacitor element C, whereby the DRAM shown in FIGS. A memory cell is completed.

（実施の形態２）
メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８とビット線ＢＬとの接続は、次のような方法で行うこともできる。 (Embodiment 2)
The connection between the n-type semiconductor region 8 of the memory cell selection MISFET Qs and the bit line BL can also be performed by the following method.

まず、前記実施の形態１の図５〜図１２に示す工程に従って、メモリセル選択用ＭＩＳＦＥＴＱｓを形成の上部に窒化シリコン膜１０および酸化シリコン膜１１、１２を堆積した後、図３１および図３２に示すように、フォトレジスト膜４５をマスクにしたエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレインの一方）の上部にスルーホール４６を形成する。このスルーホール４６は、前記実施の形態１のコンタクトホール１３と同様、Ｙ方向の径がＸ方向の径よりも大きくなるような略長方形のパターンで形成するが、その底部がゲート電極７（ワード線ＷＬ）よりも上方に位置するように浅く形成する。 First, according to the steps shown in FIGS. 5 to 12 of the first embodiment, after depositing the silicon nitride film 10 and the silicon oxide films 11 and 12 on the upper part of the formation of the memory cell selecting MISFET Qs, FIG. 31 and FIG. As shown, a through hole 46 is formed above the n-type semiconductor region 8 (one of the source and the drain) of the memory cell selection MISFET Qs by etching using the photoresist film 45 as a mask. The through hole 46 is formed in a substantially rectangular pattern such that the diameter in the Y direction is larger than the diameter in the X direction, like the contact hole 13 in the first embodiment, but the bottom is the gate electrode 7 (word It is shallowly formed so as to be located above the line WL).

次に、上記フォトレジスト膜４５を除去した後、図３３および図３４に示すように、第２のフォトレジスト膜４７をマスクにしたエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方の上部にコンタクトホール４８を形成し、他方の上部にコンタクトホール４９を形成する。コンタクトホール４８、４９は、いずれもＹ方向の径とＸ方向の径がほぼ同じになるようなパターンで形成する。また、コンタクトホール４８、４９は、前記実施の形態１でコンタクトホール１３、１４を形成した時と同様、窒化シリコン膜１０をエッチングストッパに用いた２段階エッチングで形成し、ｎ型半導体領域８や素子分離溝５が深く削れないようにする。 Next, after the photoresist film 45 is removed, as shown in FIGS. 33 and 34, the etching is performed using the second photoresist film 47 as a mask, so that the top of one of the source and drain of the memory cell selection MISFET Qs is formed. A contact hole 48 is formed, and a contact hole 49 is formed on the other upper portion. The contact holes 48 and 49 are both formed in a pattern in which the diameter in the Y direction is substantially the same as the diameter in the X direction. Further, the contact holes 48 and 49 are formed by two-step etching using the silicon nitride film 10 as an etching stopper, as in the case of forming the contact holes 13 and 14 in the first embodiment, and the n-type semiconductor region 8 and The element isolation groove 5 is prevented from being deeply cut.

次に、上記フォトレジスト膜４７を除去した後、図３５に示すように、前記実施の形態１と同様の方法でスルーホール４６およびコンタクトホール４８、４９の内部にプラグ（導体層）１５を形成する。 Next, after removing the photoresist film 47, as shown in FIG. 35, plugs (conductor layers) 15 are formed in the through holes 46 and the contact holes 48 and 49 by the same method as in the first embodiment. To do.

次に、図３６に示すように、前記実施の形態１と同様の方法で酸化シリコン膜１２の上部に酸化シリコン膜１６を形成し、スルーホール４６の上部の酸化シリコン膜１６をエッチングしてスルーホール１７を形成した後、酸化シリコン膜１６の上部にビット線ＢＬを形成する。スルーホール１７の内部には、多結晶シリコン膜やＷ膜などの導電膜からなるプラグを埋め込んでもよい。その後の工程は、前記実施の形態１と同じである。 Next, as shown in FIG. 36, a silicon oxide film 16 is formed on the silicon oxide film 12 by the same method as in the first embodiment, and the silicon oxide film 16 above the through hole 46 is etched to pass through. After the hole 17 is formed, the bit line BL is formed on the silicon oxide film 16. A plug made of a conductive film such as a polycrystalline silicon film or a W film may be embedded in the through hole 17. The subsequent steps are the same as those in the first embodiment.

上記した本実施の形態の製造方法によれば、Ｙ方向の径がＸ方向の径よりも大きいスルーホール４６をゲート電極７（ワード線ＷＬ）の上方に形成し、このスルーホール４６の下部にＹ方向の径とＸ方向の径がほぼ等しいコンタクトホール４８を形成することにより、コンタクトホール４８に埋め込まれたプラグ（導体層）１５とゲート電極７（ワード線ＷＬ）の側壁とが対向する面積が前記実施の形態１のそれよりも小さくなる。これにより、プラグ（導体層）１５とゲート電極７（ワード線ＷＬ）との間に形成される寄生容量を低減することができるので、その分、ワード線遅延を低減することができる。 According to the manufacturing method of the present embodiment described above, the through hole 46 having a diameter in the Y direction larger than the diameter in the X direction is formed above the gate electrode 7 (word line WL) and is formed below the through hole 46. By forming the contact hole 48 whose diameter in the Y direction is substantially equal to the diameter in the X direction, the area where the plug (conductor layer) 15 embedded in the contact hole 48 and the side wall of the gate electrode 7 (word line WL) face each other. Is smaller than that of the first embodiment. Thereby, the parasitic capacitance formed between the plug (conductor layer) 15 and the gate electrode 7 (word line WL) can be reduced, and accordingly, the word line delay can be reduced accordingly.

（実施の形態３）
メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８の上部に形成したスルーホール１４と情報蓄積用容量素子Ｃの下部電極２２とを接続するスルーホールは、ビット線ＢＬに対して自己整合で形成することもできる。 (Embodiment 3)
A through hole connecting the through hole 14 formed in the upper portion of the n-type semiconductor region 8 of the memory cell selecting MISFET Qs and the lower electrode 22 of the information storage capacitive element C is formed in a self-aligned manner with respect to the bit line BL. You can also.

この場合は、まず図３７（メモリアレイの一部を示す半導体基板の概略平面図）、および図３８（左側は図３７のＡ−Ａ’線に沿った断面図、右側は同じくＣ−Ｃ’線に沿った断面図）に示すように、前記実施の形態１と同じ方法でメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの上部に略長方形のコンタクトホール１３と略正方形のコンタクトホール１４とを形成し、次いでそれらの内部にプラグ（導体層）１５を形成した後、コンタクトホール１３、１４の上部に堆積した酸化シリコン膜１２をエッチングして活性領域Ｌから外れた素子分離溝５の上部にスルーホール１７を形成する。 In this case, first, FIG. 37 (schematic plan view of a semiconductor substrate showing a part of the memory array) and FIG. 38 (the left side is a cross-sectional view along the line AA ′ in FIG. 37, and the right side is the same as CC ′. As shown in the sectional view along the line), a substantially rectangular contact hole 13 and a substantially square contact hole 14 are formed on the source and drain of the memory cell selecting MISFET Qs by the same method as in the first embodiment. Then, after a plug (conductor layer) 15 is formed in them, the silicon oxide film 12 deposited on the contact holes 13 and 14 is etched, and a through hole is formed on the upper part of the element isolation trench 5 that is out of the active region L. 17 is formed.

続いて、酸化シリコン膜１２の上部にビット線ＢＬを形成し、スルーホール１７を通じてビット線ＢＬとコンタクトホール１３内のプラグ（導体層）１５とを電気的に接続する。ビット線ＢＬは、酸化シリコン膜１２の上部にスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、次いでＷ膜の上部にＣＶＤ法で窒化シリコン膜５０を堆積した後、フォトレジスト膜をマスクにしたエッチングでこれらの膜をパターニングして形成する。ビット線ＢＬは、同一の幅、同一の間隔でＸ方向に沿って真っ直ぐに延在するように形成する。 Subsequently, a bit line BL is formed on the silicon oxide film 12, and the bit line BL and the plug (conductor layer) 15 in the contact hole 13 are electrically connected through the through hole 17. For the bit line BL, a TiN film and a W film are deposited on the silicon oxide film 12 by sputtering, and then a silicon nitride film 50 is deposited on the W film by CVD, and then a photoresist film is used as a mask. These films are formed by patterning by etching. The bit lines BL are formed so as to extend straight along the X direction with the same width and the same interval.

上記ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減して情報の読み出し速度および書き込み速度を向上させるために、その間隔をその幅よりも長くする。ビット線ＢＬの間隔は、例えば０.２４μｍとする。このとき、隣接する２本のビット線ＢＬのピッチ、すなわちメモリセルのＹ方向の寸法を０.４６μｍとすると、ビット線ＢＬの幅は、フォトリソグラフィの解像限界で決まる最小寸法と同程度の０.２２μｍ（＝０.４６−０.２４）となる。 The bit line BL has a longer interval than the width in order to reduce the parasitic capacitance formed between adjacent bit lines BL as much as possible to improve the information reading speed and writing speed. The interval between the bit lines BL is, for example, 0.24 μm. At this time, if the pitch of two adjacent bit lines BL, that is, the dimension of the memory cell in the Y direction is 0.46 μm, the width of the bit line BL is about the same as the minimum dimension determined by the resolution limit of photolithography. 0.22 μm (= 0.46−0.24).

次に、図３９に示すように、ビット線ＢＬの側壁に窒化シリコン膜からなるサイドウォールスペーサ５１を形成した後、ビット線ＢＬの上部にＣＶＤ法で酸化シリコン膜１９、窒化シリコン膜２０およびを酸化シリコン膜３８を順次堆積する。サイドウォールスペーサ５１は、ビット線ＢＬの上部にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングで加工して形成する。酸化シリコン膜３８は、その表面が半導体基板１の全域でほぼ同じ高さになるように化学的機械研磨法で平坦化する。 Next, as shown in FIG. 39, a sidewall spacer 51 made of a silicon nitride film is formed on the side wall of the bit line BL, and then a silicon oxide film 19, a silicon nitride film 20 and the like are formed on the bit line BL by a CVD method. A silicon oxide film 38 is sequentially deposited. The side wall spacer 51 is formed by processing a silicon nitride film deposited by the CVD method on the bit line BL by anisotropic etching. The silicon oxide film 38 is planarized by a chemical mechanical polishing method so that the surface thereof is almost the same height over the entire area of the semiconductor substrate 1.

次に、図４０に示すように、フォトレジスト膜５２をマスクにしたエッチングで前記コンタクトホール１４の上部の酸化シリコン膜３８をエッチングする。このエッチングは、窒化シリコン膜２０に対する酸化シリコン膜３８のエッチングレートが大きくなるような条件で行い、窒化シリコン膜２０が除去されないようにする。 Next, as shown in FIG. 40, the silicon oxide film 38 above the contact hole 14 is etched by etching using the photoresist film 52 as a mask. This etching is performed under the condition that the etching rate of the silicon oxide film 38 with respect to the silicon nitride film 20 is increased so that the silicon nitride film 20 is not removed.

次に、図４１に示すように、上記フォトレジスト膜５２をマスクにしたエッチングで窒化シリコン膜２０を除去した後、ビット線ＢＬの上部の窒化シリコン膜５０および側壁の窒化シリコン膜からなるサイドウォールスペーサ５１に対するエッチングレートが小さくなるような条件で酸化シリコン膜１９および酸化シリコン膜１６をエッチングすることにより、コンタクトホール１４の上部のスルーホール５３をビット線ＢＬに対して自己整合で形成する。 Next, as shown in FIG. 41, after the silicon nitride film 20 is removed by etching using the photoresist film 52 as a mask, a side wall made of the silicon nitride film 50 above the bit line BL and the silicon nitride film on the side wall is formed. By etching the silicon oxide film 19 and the silicon oxide film 16 under the condition that the etching rate with respect to the spacer 51 is reduced, the through hole 53 above the contact hole 14 is formed in a self-alignment with the bit line BL.

その後、図４２に示すように、前記実施の形態１と同じ方法でスルーホール５３の上部に下部電極（蓄積電極）２２、容量絶縁膜２３および上部電極（プレート電極）２４からなるスタックド構造の情報蓄積用容量素子Ｃを形成する。 Thereafter, as shown in FIG. 42, information on the stacked structure including the lower electrode (storage electrode) 22, the capacitor insulating film 23, and the upper electrode (plate electrode) 24 on the through hole 53 in the same manner as in the first embodiment. A storage capacitor element C is formed.

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、ＤＲＡＭを有する半導体集積回路装置に利用されるものである。 The present invention is used for a semiconductor integrated circuit device having a DRAM.

本発明の実施の形態１であるＤＲＡＭの等価回路図である。1 is an equivalent circuit diagram of a DRAM according to a first embodiment of the present invention. 本発明の実施の形態１であるＤＲＡＭのメモリアレイの一部を示す半導体基板の概略平面図である。1 is a schematic plan view of a semiconductor substrate showing a part of a memory array of a DRAM that is a first embodiment of the present invention; 図２の一部を拡大して示す平面図である。It is a top view which expands and shows a part of FIG. 図３のＡ−Ａ’線およびＢ−Ｂ’線に沿った半導体基板の断面図である。FIG. 4 is a cross-sectional view of the semiconductor substrate along the lines A-A ′ and B-B ′ of FIG. 3. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。It is a principal part top view of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。It is a principal part top view of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。It is a principal part top view of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。It is a principal part top view of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。It is a principal part top view of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。It is a principal part top view of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 1 of this invention. 本発明の実施の形態２であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。It is a principal part top view of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 2 of this invention. 本発明の実施の形態２であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 2 of this invention. 本発明の実施の形態２であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。It is a principal part top view of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 2 of this invention. 本発明の実施の形態２であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 2 of this invention. 本発明の実施の形態２であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 2 of this invention. 本発明の実施の形態２であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 2 of this invention. 本発明の実施の形態３であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。It is a principal part top view of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 3 of this invention. 本発明の実施の形態３であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 3 of this invention. 本発明の実施の形態３であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 3 of this invention. 本発明の実施の形態３であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 3 of this invention. 本発明の実施の形態３であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 3 of this invention. 本発明の実施の形態３であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the memory cell of DRAM which is Embodiment 3 of this invention.

符号の説明Explanation of symbols

１半導体基板
２ｐ型ウエル
３ｎ型半導体領域
４酸化シリコン膜
５素子分離溝
５ａ溝
６ゲート酸化膜
７ゲート電極
８ｎ型半導体領域
９、１０窒化シリコン膜
１１、１２酸化シリコン膜
１３、１４コンタクトホール
１５プラグ
１６酸化シリコン膜
１７スルーホール
１８、１９酸化シリコン膜
２０窒化シリコン膜
２１スルーホール
２２下部電極
２３容量絶縁膜
２４上部電極
２５開孔
３０酸化シリコン膜
３１窒化シリコン膜
３２フォトレジスト膜
３３多結晶シリコン膜
３４ＴｉＮ膜
３５Ｗ膜
３６、３７フォトレジスト膜
３８酸化シリコン膜
３９多結晶シリコン膜
４０フォトレジスト膜
４１サイドウォールスペーサ
４２多結晶シリコン膜
４３酸化シリコン膜
４４多結晶シリコン膜
４５フォトレジスト膜
４６スルーホール
４７フォトレジスト膜
４８、４９コンタクトホール
５０窒化シリコン膜
５１サイドウォールスペーサ
５２フォトレジスト膜
５３スルーホール
ＢＬビット線
Ｃ情報蓄積用容量素子
ＭＣメモリセル
Ｑｓメモリセル選択用ＭＩＳＦＥＴ
ＳＡセンスアンプ
ＷＤワードドライバ
ＷＬワード線 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 P-type well 3 N-type semiconductor region 4 Silicon oxide film 5 Element isolation trench 5a Groove 6 Gate oxide film 7 Gate electrode 8 N-type semiconductor region 9, 10 Silicon nitride film 11, 12 Silicon oxide film 13, 14 Contact Hole 15 Plug 16 Silicon oxide film 17 Through hole 18, 19 Silicon oxide film 20 Silicon nitride film 21 Through hole 22 Lower electrode 23 Capacitance insulating film 24 Upper electrode 25 Opening 30 Silicon oxide film 31 Silicon nitride film 32 Photoresist film 33 Crystalline silicon film 34 TiN film 35 W films 36 and 37 Photoresist film 38 Silicon oxide film 39 Polycrystalline silicon film 40 Photoresist film 41 Side wall spacer 42 Polycrystalline silicon film 43 Silicon oxide film 44 Polycrystalline silicon film 45 Photoresist film 46 Through hole 47 Photoresist films 48 and 49 Contact hole 50 Silicon nitride film 51 Side wall spacer 52 Photoresist film 53 Through hole BL Bit line C Information storage capacitor MC Memory cell Qs Memory cell selection MISFET
SA sense amplifier WD word driver WL word line

Claims

半導体基板の主面の第１方向に沿って延在する複数のワード線と、前記第１方向と直交する第２方向に沿って延在する複数のビット線との交点に配置され、前記ワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とで構成されるＤＲＡＭのメモリセルを有する半導体集積回路装置であって、前記ビット線は、前記半導体基板の主面の第２方向に沿って同一の幅で直線的に延在し、互いに隣接するビット線同士の間隔は、前記ワード線の幅よりも広く、前記ビット線の幅は、フォトリソグラフィの解像限界で決まる最小寸法以下の寸法で構成されていることを特徴とする半導体集積回路装置。 A plurality of word lines extending along a first direction of a main surface of the semiconductor substrate and a plurality of bit lines extending along a second direction orthogonal to the first direction; A semiconductor integrated circuit device having a DRAM memory cell comprising a memory cell selection MISFET having a gate electrode configured integrally with a line and an information storage capacitor connected in series therewith, The bit lines extend linearly with the same width along the second direction of the main surface of the semiconductor substrate, and the interval between the bit lines adjacent to each other is wider than the width of the word line. The semiconductor integrated circuit device is characterized in that the width is less than the minimum dimension determined by the resolution limit of photolithography.

請求項１記載の半導体集積回路装置であって、前記ビット線は、少なくとも一部に金属膜を含んだ導電膜で構成されていることを特徴とする半導体集積回路装置。 2. The semiconductor integrated circuit device according to claim 1, wherein the bit line is composed of a conductive film including at least a part of a metal film.

半導体基板の主面の第１方向に沿って延在する複数のワード線と、前記第１方向と直交する第２方向に沿って延在する複数のビット線との交点に配置され、前記ワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とで構成されるＤＲＡＭのメモリセルを有する半導体集積回路装置であって、前記メモリセル選択用ＭＩＳＦＥＴが形成された活性領域は、前記半導体基板の主面の第２方向に沿って延在する、周囲が素子分離領域で囲まれた島状のパターンで構成され、前記複数のワード線は、前記半導体基板の主面の第１方向に沿って同一の幅および同一の間隔で延在し、互いに隣接するワード線同士の間隔は、前記ワード線の幅よりも狭く、前記ワード線の上に第１絶縁膜を介在して前記素子分離領域の上部に形成された前記ビット線は、前記半導体基板の主面の第２方向に沿って同一の幅および同一の間隔で延在し、前記活性領域に形成された前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と前記素子分離領域の上部に形成された前記ビット線とを電気的に接続する第１コンタクトホールは、第１方向の径が第２方向の径よりも大きく、その一部が前記素子分離領域上に延在していることを特徴とする半導体集積回路装置。 A plurality of word lines extending along a first direction of a main surface of the semiconductor substrate and a plurality of bit lines extending along a second direction orthogonal to the first direction; A semiconductor integrated circuit device having a DRAM memory cell comprising a memory cell selection MISFET having a gate electrode configured integrally with a line and an information storage capacitor connected in series therewith, The active region in which the memory cell selection MISFET is formed is configured by an island-shaped pattern that extends along the second direction of the main surface of the semiconductor substrate and is surrounded by an element isolation region. The word lines extend with the same width and the same interval along the first direction of the main surface of the semiconductor substrate, and the interval between adjacent word lines is narrower than the width of the word line. First on the line The bit line formed above the element isolation region with an edge film extending along the second direction of the main surface of the semiconductor substrate with the same width and the same interval, and extending into the active region The first contact hole that electrically connects one of the source and drain of the formed memory cell selection MISFET and the bit line formed above the element isolation region has a second diameter in the first direction. A semiconductor integrated circuit device, wherein the semiconductor integrated circuit device is larger than a diameter in a direction and a part thereof extends on the element isolation region.

請求項３記載の半導体集積回路装置であって、前記第１コンタクトホールの内部には、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインと同一導電型の不純物をドープした多結晶シリコン膜が埋め込まれており、前記ビット線と前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方とは、前記ビット線と前記第１絶縁膜との間に介在する第２絶縁膜に形成された第１スルーホールを通じて電気的に接続されており、前記ビット線の幅は、前記第１スルーホールの径よりも小さいことを特徴とする半導体集積回路装置。 4. The semiconductor integrated circuit device according to claim 3, wherein a polycrystalline silicon film doped with an impurity having the same conductivity type as the source and drain of the memory cell selection MISFET is embedded in the first contact hole. The bit line and one of the source and drain of the memory cell selection MISFET are electrically connected through a first through hole formed in a second insulating film interposed between the bit line and the first insulating film. And the bit line has a width smaller than the diameter of the first through hole.

請求項３記載の半導体集積回路装置であって、前記第１コンタクトホールは、第１方向の径が第２方向の径よりも大きく、その一部が前記素子分離領域上に延在している第１領域と、前記第１領域の下部に形成され、第１方向の径と第２方向の径がほぼ等しい第２領域とで構成され、前記第１領域は、前記メモリセル選択用ＭＩＳＦＥＴの上方に形成されていることを特徴とする半導体集積回路装置。 4. The semiconductor integrated circuit device according to claim 3, wherein the first contact hole has a diameter in the first direction larger than a diameter in the second direction, and a part thereof extends on the element isolation region. A first region and a second region formed below the first region and having a diameter in the first direction and a diameter in the second direction substantially equal to each other. The first region is formed of the MISFET for memory cell selection. A semiconductor integrated circuit device formed above.

請求項３記載の半導体集積回路装置であって、前記情報蓄積用容量素子は、第３絶縁膜を介在して前記ビット線の上方に形成され、前記第３絶縁膜に形成された第２スルーホールと、前記第２スルーホールの下部の前記第１絶縁膜に形成され、その内部には、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインと同一導電型の不純物をドープした多結晶シリコン膜が埋め込まれている第２コンタクトホールとを通じて、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に接続されていることを特徴とする半導体集積回路装置。 4. The semiconductor integrated circuit device according to claim 3, wherein the information storage capacitive element is formed above the bit line with a third insulating film interposed therebetween, and a second through formed in the third insulating film. A polycrystalline silicon film doped with an impurity having the same conductivity type as the source and drain of the memory cell selection MISFET is embedded in the hole and the first insulating film below the second through hole. A semiconductor integrated circuit device characterized in that it is electrically connected to the other of the source and drain of the memory cell selecting MISFET through the second contact hole.

ソース、ドレインおよびゲート電極を有するメモリセル選択用ＭＩＳＦＥＴと、第１電極、誘電体膜および第２電極を有する情報蓄積用容量素子とが直列に接続されたメモリセルを複数備えた半導体集積回路装置であって、
それぞれが半導体基板の主面上の第１方向に延在し、かつそれぞれの一部が前記メモリセル選択用ＭＩＳＦＥＴのゲート電極を構成する第１、第２および第３ワード線と、
それぞれが前記半導体基板の主面上の前記第１方向と直交する第２方向に延在し、かつ互いに隣接して配置された第１および第２ビット線とを備え、
前記第１、第２および第３ワード線は、それらの幅がほぼ同一であり、前記第１ワード線およびこれと隣接する前記第２ワード線の間隔と、前記第２ワード線およびこれと隣接する前記第３ワード線の間隔とは、ほぼ同一で、かつそれぞれ前記幅よりも小さくなるように構成されており、
前記第１および第２ビット線は、それらの幅がほぼ同一で、かつ互いの間隔が前記幅よりも大きくなるように構成されていることを特徴とする半導体集積回路装置。 Semiconductor integrated circuit device comprising a plurality of memory cells in which a memory cell selecting MISFET having a source, a drain and a gate electrode and an information storage capacitor having a first electrode, a dielectric film and a second electrode are connected in series Because
First, second and third word lines each extending in a first direction on the main surface of the semiconductor substrate, and a part of each constituting a gate electrode of the memory cell selecting MISFET;
Each including first and second bit lines extending in a second direction perpendicular to the first direction on the main surface of the semiconductor substrate and disposed adjacent to each other;
The widths of the first, second and third word lines are substantially the same, the interval between the first word line and the second word line adjacent thereto, the second word line and the adjacent word line. The intervals of the third word lines are substantially the same and are configured to be smaller than the width,
The semiconductor integrated circuit device according to claim 1, wherein the first and second bit lines are configured so that their widths are substantially the same and a distance between them is larger than the width.

請求項７記載の半導体集積回路装置であって、
前記メモリセル選択用ＭＩＳＦＥＴの前記ソース、ドレインの一方と前記第１ビット線とを接続し、かつ前記第１ワード線と前記第２ワード線との間に位置する第１導体層と、
前記メモリセル選択用ＭＩＳＦＥＴの前記ソース、ドレインの他方と前記情報蓄積用容量素子の前記第１電極とを接続し、かつ前記第２ワード線と前記第３ワード線との間に位置する第２導体層とをさらに備え、
前記メモリセル選択用ＭＩＳＦＥＴの前記ソース、ドレインの一方と前記第１導体層とは、前記第１ワード線と前記第２ワード線とに対して自己整合で接続されており、
前記メモリセル選択用ＭＩＳＦＥＴの前記ソース、ドレインの他方と前記第２導体層とは、前記第２ワード線と前記第３ワード線とに対して自己整合で接続されていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 7,
A first conductor layer connecting one of the source and drain of the memory cell selection MISFET and the first bit line and positioned between the first word line and the second word line;
A second one connected between the other of the source and drain of the memory cell selection MISFET and the first electrode of the information storage capacitive element and located between the second word line and the third word line; A conductor layer;
One of the source and drain of the memory cell selection MISFET and the first conductor layer are connected in a self-aligned manner to the first word line and the second word line,
The other of the source and drain of the memory cell selecting MISFET and the second conductor layer are connected in self-alignment with the second word line and the third word line. Integrated circuit device.

半導体基板の主面の第１方向に沿って延在する複数のワード線と、前記第１方向と直交する第２方向に沿って延在する複数のビット線との交点に配置され、前記ワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とで構成されるＤＲＡＭのメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）第１導電型の半導体基板の主面に、素子分離領域と、周囲が前記素子分離領域で囲まれ、前記半導体基板の主面の第２方向に沿って延在する島状のパターンで構成された活性領域とを形成する工程、
（ｂ）前記半導体基板の主面上に形成した第１導電膜をパターニングすることにより、前記半導体基板の主面の第１方向に沿って延在し、それらの間隔がその幅よりも狭くそれらの間隔がフォトリソグラフィの解像限界で決まる最小寸法となるワード線を形成する工程、
（ｃ）前記半導体基板の主面に第２導電型の不純物を導入することにより、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインを形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 A plurality of word lines extending along a first direction of a main surface of the semiconductor substrate and a plurality of bit lines extending along a second direction orthogonal to the first direction; A method of manufacturing a semiconductor integrated circuit device having a DRAM memory cell comprising a memory cell selection MISFET having a gate electrode integrated with a line and an information storage capacitor connected in series with the memory cell selection MISFET. And
(A) An island-shaped pattern in which the element isolation region and the periphery are surrounded by the element isolation region on the main surface of the first conductivity type semiconductor substrate and extend along the second direction of the main surface of the semiconductor substrate Forming an active region comprising:
(B) By patterning the first conductive film formed on the main surface of the semiconductor substrate, the first conductive film extends along the first direction of the main surface of the semiconductor substrate, and their interval is narrower than the width thereof. Forming a word line having a minimum dimension determined by the resolution limit of photolithography,
(C) forming a source and a drain of the memory cell selecting MISFET by introducing a second conductivity type impurity into the main surface of the semiconductor substrate;
A method for manufacturing a semiconductor integrated circuit device, comprising:

請求項９記載の半導体集積回路装置の製造方法であって、前記（ｃ）工程の後、
（ｄ）前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成し、次いで前記第１絶縁膜の上部に前記第１絶縁膜とはエッチングレートが異なる第２絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜に対する前記第２絶縁膜のエッチングレートが大きくなる条件で前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの上部の前記第２絶縁膜をエッチングした後、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの上部の前記第１絶縁膜をエッチングすることにより、前記ソース、ドレインの一方の上部に第１方向の径が第２方向の径よりも大きく、その一部が前記素子分離領域に延在する第１コンタクトホールを前記ゲート電極に対して自己整合で形成し、他方の上部に第１方向の径と第２方向の径がほぼ同じ第２コンタクトホールを前記ゲート電極に対して自己整合で形成する工程、
（ｆ）前記第１コンタクトホールおよび前記第２コンタクトホールの内部に導電膜を埋め込んだ後、前記第２絶縁膜の上部に第３絶縁膜を形成し、次いで前記第１コンタクトホールの前記素子分離領域に延在する領域上の前記第３絶縁膜に第１スルーホールを形成する工程、
（ｇ）前記第３絶縁膜の上部に形成した第２導電膜をパターニングすることにより、前記半導体基板の主面の第２方向に沿って同一の幅で延在し、かつそれらの間隔が前記幅よりも広いビット線を形成し、前記第３絶縁膜に形成した前記第１スルーホールを通じて前記ビット線と前記第１コンタクトホールを電気的に接続する工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。 10. The method of manufacturing a semiconductor integrated circuit device according to claim 9, wherein after the step (c),
(D) forming a first insulating film on the memory cell selection MISFET and then forming a second insulating film having an etching rate different from that of the first insulating film on the first insulating film;
(E) After etching the second insulating film above the source and drain of the memory cell selecting MISFET under the condition that the etching rate of the second insulating film with respect to the first insulating film is increased, the memory cell selecting By etching the first insulating film above the source and drain of the MISFET, the diameter in the first direction is larger than the diameter in the second direction at one upper part of the source and drain, and a part thereof is the element isolation. A first contact hole extending in a region is formed in a self-aligned manner with respect to the gate electrode, and a second contact hole having substantially the same diameter in the first direction and the second direction is formed on the other upper portion with respect to the gate electrode. A self-aligning process,
(F) After a conductive film is embedded in the first contact hole and the second contact hole, a third insulating film is formed on the second insulating film, and then the element isolation of the first contact hole Forming a first through hole in the third insulating film on the region extending to the region;
(G) By patterning the second conductive film formed on the third insulating film, the second conductive film extends with the same width along the second direction of the main surface of the semiconductor substrate, and the interval therebetween Forming a bit line wider than the width, and electrically connecting the bit line and the first contact hole through the first through hole formed in the third insulating film;
A method for manufacturing a semiconductor integrated circuit device, further comprising:

請求項１０記載の半導体集積回路装置の製造方法であって、前記（ｇ）工程の後、
（ｈ）前記ビット線の上部に第４絶縁膜を形成し、次いで前記第４絶縁膜の上部に前記第４絶縁膜とはエッチングレートが異なる第５絶縁膜を形成する工程、
（ｉ）前記第４絶縁膜に対する前記第５絶縁膜のエッチングレートが大きくなる条件で前記第２コンタクトホールの上部の前記第５絶縁膜をエッチングした後、前記第２コンタクトホールの上部の前記第４絶縁膜をエッチングすることにより、前記第２コンタクトホールの上部に前記ビット線に対して自己整合で第２スルーホールを形成する工程、
（ｊ）前記第５絶縁膜の上部に形成した第３導電膜をパターニングすることにより、前記第２スルーホールを通じて前記第２コンタクトホールと電気的に接続される情報蓄積用容量素子の下部電極を形成する工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。 11. The method of manufacturing a semiconductor integrated circuit device according to claim 10, wherein after the step (g),
(H) forming a fourth insulating film on the bit line and then forming a fifth insulating film having an etching rate different from that of the fourth insulating film on the fourth insulating film;
(I) After etching the fifth insulating film above the second contact hole under a condition that an etching rate of the fifth insulating film with respect to the fourth insulating film is increased, the first insulating film is formed above the second contact hole. (4) forming a second through hole in a self-aligned manner with respect to the bit line above the second contact hole by etching the insulating film;
(J) The third conductive film formed on the fifth insulating film is patterned to form a lower electrode of the information storage capacitive element electrically connected to the second contact hole through the second through hole. Forming step,
A method for manufacturing a semiconductor integrated circuit device, further comprising: