JPH0546487A - フアイル盤誤実装検出装置 - Google Patents

フアイル盤誤実装検出装置

Info

Publication number
JPH0546487A
JPH0546487A JP3203066A JP20306691A JPH0546487A JP H0546487 A JPH0546487 A JP H0546487A JP 3203066 A JP3203066 A JP 3203066A JP 20306691 A JP20306691 A JP 20306691A JP H0546487 A JPH0546487 A JP H0546487A
Authority
JP
Japan
Prior art keywords
data
address
cpu
eeprom
checksum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3203066A
Other languages
English (en)
Inventor
Katsumi Onuki
克己 大貫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3203066A priority Critical patent/JPH0546487A/ja
Publication of JPH0546487A publication Critical patent/JPH0546487A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【目的】 ファイル盤の誤実装を検出する。 【構成】 CPU107はアドレスおよび装置番号をそ
れぞれアドレスバス100および信号線105に出力す
る。アドレス変換回路21は、CPU107からのアド
レスを装置番号にもとづいて所定のアドレスに変換し、
PROM20に与える。CPU107はPROM20か
らデータを受け取ると、そのチェックサムを計算し、そ
の結果がPROM20から読み出したチェックサムデー
タの値と一致すれば、読み出したデータは正常であると
判断する。しかし、ファイル盤が誤実装されている場合
にはCPU107が変換回路21に与える装置番号は、
誤って実装されたファイル盤に対応していないので、R
OM20からは正しいアドレス領域からデータが読み出
されず、チェックサム検査の結果、データは不正常と判
断することになり、その結果、ファイル盤の誤実装を検
出することが可能となる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、伝送装置などに用いら
れるEEPROMにより構成されたファイル盤が誤実装
されたとき、そのことを検出する装置に関するものであ
る。
【0002】
【従来の技術】EEPROMは装置への電源供給が止ま
った場合でも、書き込まれているデータが保持されると
いう特徴を持っているため、装置で必要な情報をバック
アップするためにしばしば使用される。そして、伝送装
置などでは装置の状態を保持する機能を、このEEPR
OMを用いたファイル盤により実現している。
【0003】ファイル盤はEEPROMの寿命を考慮し
て通常、装置に対して容易に着脱できるようになってお
り、しばしば一つのパッケージとして扱われている。ま
た、ファイル盤に搭載されるEEPROMは、EEPR
OMに格納されたデータの正常性を確認できるようにす
るため、通常、EEPROMに書き込まれるデータの定
められたブロックごとにチェックサムが計算され、デー
タと共にEEPROMに書き込まれる。
【0004】このようなファイル盤を用いた装置の一例
を図3に示す。この装置は、CPU盤1とファイル盤2
とを備え、CPU盤1にはCPU10が、ファイル盤2
にはEEPROM20がそれぞれ設けられている。そし
て、CPU10とEEPROM20とはアドレスバス1
00、データバス101、書き込み信号線102、読み
出し信号線103、ならびにEEPROMのチップイネ
ーブル信号線104によって接続されている。
【0005】CPU10がEEPROM20にデータを
書き込む場合、CPU10はまずアドレスバス100に
アドレスデータを出力し、次にデータバス101に書き
込むべきデータを出力すると共に信号線102に書き込
み信号を出力し、また信号線104にチップイネーブル
信号を出力する。これによりEEPROM20のアドレ
スデータにより指定されたアドレスにデータバス101
に出力されたデータが書き込まれる。
【0006】一方、CPU10がEEPROM20から
データを読み出す場合には、CPU10はアドレスバス
100にアドレスデータを出力し、同時に読み出し信号
とチップイネーブル信号とをそれぞれ信号線103,1
04に出力する。EEPROM20はこれらのデータお
よび信号を受け取ると、アドレスデータにより指定され
たアドレスのデータをデータバス101に出力し、CP
U10に送る。
【0007】図4にEEPROM20に格納されるデー
タのフォーマットを示す。EEPROM20の記憶領域
は図に示すように、ブロック200、ブロック200の
チェックサム領域201、ブロック202、ならびにブ
ロック202のチェックサム領域203に分割されてお
り、それぞれにデータ300、データ300のチェック
サムデータ301、データ302、データ302のチェ
ックサムデータ303が格納される。
【0008】従って、CPU10はEEPROM20か
ら例えばデータ300を読み出してそのチェックサムを
計算し、その結果がEEPROM20から読み出してチ
ェックサムデータ301の値と一致すれば、読み出した
データ300は正常であると判断する。データ302に
ついても同様にチェックサムデータ303を用いて正常
性を判断する。
【0009】
【発明が解決しようとする課題】しかし、このような従
来のファイル盤を用いた装置では、別の装置のためのフ
ァイル盤が誤って実装された場合でも、そのことを検出
することはできない。すなわち上述のようにしてEEP
ROMから読み出したデータのチェックサムを計算し、
その結果とEEPROMから読み出したチェックサムデ
ータの値とを比較しても、データが正常でありさえすれ
ば、ファイル盤が別の装置のためのものであっても2つ
の値は一致し、誤って実装されたファイル盤は本来のフ
ァイル盤と同じように扱われてしまう。
【0010】本発明の目的は、このような問題を解決
し、ファイル盤の誤実装を検出するファイル盤誤実装検
出装置を提供することにある。
【0011】
【課題を解決するための手段】本発明は、データとその
チェックサムデータがそれぞれ所定のアドレスに格納さ
れたEEPROMからなるファイル盤の誤実装を検出す
る装置において、アドレスデータと、前記ファイル盤に
対応する所定のデータとを出力するアドレス生成手段
と、このアドレス生成手段が出力する前記アドレスデー
タと前記所定のデータとにもとづいて前記PROMにア
ドレスデータを与えるアドレス変換回路と、前記PRO
Mから読み出されたデータとそのチェックサムデータと
にもとづいて、前記PROMから読み出されたデータを
検査するデータ検査手段とを備えたことを特徴とする。
【0012】
【実施例】次に本発明の実施例について図面を参照して
説明する。図1に本発明によるファイル盤誤実装検出装
置の一例を示す。この装置は、CPU盤108とファイ
ル盤222とを備え、CPU盤108にはCPU107
が、ファイル盤200にはEEPROM20とアドレス
変換回路21とがそれぞれ設けられている。そして、C
PU107とEEPROM20とはデータバス101、
書き込み信号線102、読み出し信号線103、ならび
にEEPROMのチップイネーブル信号線104によっ
て接続されている。また、CPU101とアドレス変換
回路21とはアドレスバス100および装置番号信号線
105によって接続され、アドレス変換回路21とEE
PROM20とはアドレスバス106によって接続され
ている。
【0013】アドレス変換回路21は、CPU107か
らのアドレスデータを、CPU107からの装置番号信
号にもとづいて所定のアドレスに変換するための回路で
あり、与えられる装置番号信号が表す装置番号が異なる
場合には、CPU107からのアドレスデータが同一で
あっても異なるアドレスデータに変換する。そして、E
EPROM20には、アドレス変換回路21が出力する
アドレスデータに応じて、ファイル盤ごとに異なるアド
レスにデータおよびチェックサムが格納されている。図
2にEEPROM20に格納されるデータのフォーマッ
トを示す。EEPROM20の記憶領域は図に示すよう
に、ブロック210、ブロック210のチェックサム領
域220、ブロック211、ならびにブロック211の
チェックサム領域221に分割されており、それぞれに
データ300、データ300のチェックサムデータ30
1、データ302、データ302のチェックサムデータ
303が格納される。そして、ブロック210,211
および領域220,221の幅はどのファイル盤でも同
じであるが、アドレスは上述のようにファイル盤ごとに
異なっている。なお、アドレス変換回路21は、様々な
方式でアドレス変換を行うようにできるが、ここでは一
例として装置番号信号が表す装置番号をCPUからのア
ドレスに加算して、アドレス変換を行うものとする。
【0014】次に、CPU107がEEPROM20に
対してデータの書き込みおよび読み出しを行う場合の動
作について説明する。CPU107がEEPROM20
にデータを書き込む場合、CPU107はまずアドレス
バス100にアドレスデータを出力し、信号線105
に、正しく実装されているファイル盤222に対応する
装置番号を表す装置番号信号を出力する。CPU107
は次にデータバス101に書き込むべきデータを出力す
ると共に信号線102に書き込み信号を出力し、また信
号線104にチップイネーブル信号を出力する。そし
て、アドレス変換回路21は、アドレスバス100を通
じてアドレスデータを受け取ると、それを信号線105
から与えられる装置番号信号にもとづいて所定のアドレ
スに変換し、EEPROM20にアドレスバス106を
通じて与える。これによりアドレス変換回路21が出力
するアドレスデータにより指定されたEEPROM20
のアドレスにデータバス101に出力されたデータが書
き込まれる。
【0015】一方、CPU107がEEPROM20か
らデータを読み出す場合には、CPU107はアドレス
バス100にアドレスデータを、信号線105に装置番
号信号をそれぞれ出力し、同時に読み出し信号とチップ
イネーブル信号とをそれぞれ信号線103,104に出
力する。そして、アドレス変換回路21は、アドレスバ
ス100を通じてアドレスデータを受け取ると、それを
信号線105から与えられる装置番号信号にもとづいて
所定のアドレスに変換し、EEPROM20にアドレス
バス106を通じて与える。EEPROM20はこれら
のデータおよび信号を受け取ると、アドレスデータによ
り指定されたアドレスのデータをデータバス101に出
力し、CPU107に送る。
【0016】このように本実施例においては、EEPR
OM20に対するデータの書き込みおよび読み出しは、
何の制約も受けずに従来どおりに行うことができる。
【0017】次に、別の装置のファイル盤が実装された
場合の動作を説明する。CPU107はデータをEEP
ROM20から読み出す場合、上述の場合と同様にアド
レスデータおよび装置番号信号をそれぞれアドレスバス
100および信号線105に出力する。アドレス変換回
路21は、CPU107からのアドレスデータを装置番
号信号にもとづいて所定のアドレスデータに変換し、E
EPROM20に与える。そして、CPU107はEE
PROM20から例えばデータ300を受け取り、その
チェックサムを計算し、その結果がEEPROM20か
ら読み出したチェックサムデータ301の値と一致すれ
ば、読み出したデータ300は正常であると判断する。
しかし、この場合にはCPU107がアドレス変換回路
21に与える装置番号は、この誤って実装されたファイ
ル盤に対応していないので、EEPROM20からは正
しいアドレス領域からデータが読み出されず、従って、
計算で求めたチェックサムと、読み出したチェックサム
データの値とは一致せず、データは不正常と判断するこ
とになる。すなわち、ファイル盤が誤実装された場合に
は、EEPROMから読み出したデータは不正常と判断
され、その結果、ファイル盤の誤実装を検出することが
可能となる。
【0018】
【発明の効果】以上説明したように本発明のファイル誤
実装検出装置では、EEPROMに与えられるアドレス
は、アドレス変換回路により所定のデータにもとづいて
変換される。従って、上記所定のデータをファイル盤ご
とに異なるものとすることにより、ファイル盤が誤って
実装された場合には、正しいアドレスからデータおよび
チェックサムデータが読み出されなくなり、その結果、
チェックサムにもとづく検査によってファイル盤の誤実
装を検出することが可能となる。
【図面の簡単な説明】
【図1】本発明によるファイル盤誤実装検出装置の一例
を示すブロック図である。
【図2】図1のファイル盤誤実装検出装置を構成するE
EPROMのデータフォーマットを示す図である。
【図3】従来のファイル盤誤実装検出装置の一例を示す
ブロック図である。
【図4】図3のファイル盤誤実装検出装置を構成するE
EPROMのデータフォーマットを示す図である。
【符号の説明】
20 EEPROM 21 アドレス変換回路 100,106 アドレスバス 101 データバス 102 書き込み信号線 103 読み出し信号線 104 チップイネーブル信号 105 装置番号信号線 107 CPU 108 CPU盤 210,211 データブロック 220,221 チェックサム領域 300,302 データ 301,303 チェックサム

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】データとそのチェックサムデータがそれぞ
    れ所定のアドレスに格納されたEEPROMからなるフ
    ァイル盤の誤実装を検出する装置において、 アドレスデータと、前記ファイル盤に対応する所定のデ
    ータとを出力するアドレス生成手段と、 このアドレス生成手段が出力する前記アドレスデータと
    前記所定のデータとにもとづいて前記PROMにアドレ
    スデータを与えるアドレス変換回路と、 前記PROMから読み出されたデータとそのチェックサ
    ムデータとにもとづいて、前記PROMから読み出され
    たデータを検査するデータ検査手段とを備えたことを特
    徴とするファイル盤誤実装検出装置。
JP3203066A 1991-08-14 1991-08-14 フアイル盤誤実装検出装置 Pending JPH0546487A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3203066A JPH0546487A (ja) 1991-08-14 1991-08-14 フアイル盤誤実装検出装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3203066A JPH0546487A (ja) 1991-08-14 1991-08-14 フアイル盤誤実装検出装置

Publications (1)

Publication Number Publication Date
JPH0546487A true JPH0546487A (ja) 1993-02-26

Family

ID=16467780

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3203066A Pending JPH0546487A (ja) 1991-08-14 1991-08-14 フアイル盤誤実装検出装置

Country Status (1)

Country Link
JP (1) JPH0546487A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012221413A (ja) * 2011-04-13 2012-11-12 Nec Access Technica Ltd 情報処理装置、情報処理装置のデータアクセス方法およびデータアクセスプログラム
CN108121615A (zh) * 2016-11-28 2018-06-05 中国科学院沈阳自动化研究所 一种基于冗余容错机制的数据存储方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012221413A (ja) * 2011-04-13 2012-11-12 Nec Access Technica Ltd 情報処理装置、情報処理装置のデータアクセス方法およびデータアクセスプログラム
CN108121615A (zh) * 2016-11-28 2018-06-05 中国科学院沈阳自动化研究所 一种基于冗余容错机制的数据存储方法

Similar Documents

Publication Publication Date Title
JPS63317787A (ja) デイジタル回路の検査装置
US4924465A (en) Memory with function test of error detection/correction device
JPH0546487A (ja) フアイル盤誤実装検出装置
JP2010117994A (ja) 検査システム
JPH0257676B2 (ja)
JP2002366505A (ja) 実装位置検出方法及び装置
JPS6016996Y2 (ja) 入出力インタフエイス装置のアドレス選択装置
JP2704062B2 (ja) 情報処理装置
JP2609768B2 (ja) 制御情報読出しデータの誤り検出方式
JPH04341998A (ja) メモリ回路
JPS636642A (ja) カ−ド実装状態検出装置
JP2976621B2 (ja) 半導体集積回路
JPH04350745A (ja) 記憶判定回路
KR100401542B1 (ko) 피씨비(pcb) 테스트 장치
JPH01205357A (ja) メモリエラー検出回路テスト方式
KR20000009118A (ko) 리드/라이트 데이터 에러 검증장치 및 방법
JPH0573437A (ja) メモリパリテイ回路
JPH01169648A (ja) 誤り検出回路
JPS60186951A (ja) メモリチエツク方式
JPH02137045A (ja) アドレスチェック方式
JPS58134343A (ja) 検査ビツト生成方式
JPH05241868A (ja) メモリエラー訂正・検出回路の試験システム
JPS63285654A (ja) メモリモジュ−ル実装誤り検出方式
JPH0398129A (ja) パリティエラー検出方式
JPH04125751A (ja) パリティチェック回路